JP4866158B2 - レギュレータ回路 - Google Patents
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Description
内部電源電圧VDDの変動に伴い、出力信号DIVO1の電圧値が変動する。内部電源電圧VDDの変動によって出力信号DIVO1の電圧値が基準電圧Vbgrの電圧値より大きくなると、オペアンプ回路AMP1の出力信号AMPO1の電圧値は大きくなる。その結果、PMOSトランジスタMPBのソース電位、つまりPMOSトランジスタMPP1のゲートに入力される信号PPG1の電圧値は大きくなって、ソース−ドレイン間を流れる電流は減少し、内部電源電圧VDDの電位は低下する。その低下によって、出力信号DIVO1の電位も低下する。
その第2の従来例では、出力信号AMPO1を増幅回路AMP2により同相で増幅し、その増幅後の信号を信号PPG1としてPMOSトランジスタMPP1のゲートに入力するようになっている。このため、各信号AMPO1、PPG1、VDD、及びDIVO1は信号VbgrとDIVO1間の電位の関係に応じて、図1に示す第1の従来例とほほ同じ形で変化する。それにより、第2の従来例が有するフィードバック回路の働きは第1の従来例と同じく、出力信号DIVO1の電圧値が基準電圧Vbgrの電圧値と一致するように内部電源電圧VDDの電圧値を制御するためのものとなっている。
この第3の従来例では、フィードバック回路はオペアンプ回路AMPF1とレプリカアンプAMPLD1Rとで構成される。そのフィードバック回路は、基準電圧Vrefの電圧値がドレイン電圧VDDRの電圧値と一致するように働く。例えば基準電圧Vrefの電圧値が1.8Vであれば、ドレイン電圧VDDRの電圧値が1.8Vとなるように働く。
バイポーラトランジスタのベース−エミッタ間電圧、或いはpn接合の順方向電圧のVbeで表すと、その順方向電圧と絶対温度Tの関係は以下のようになることが知られている。
ここで、Veg:シリコンのバンドギャップ電圧(約1.2V)、a:バンドギャップ電圧Vegの温度依存性を表す係数である。その温度依存性は、バイアス電流によって異なるが、実用領域で概略2mV/℃程度となることが知られている。
IE=IOexp(q・Vbe/k・T) (2)
ここで、IO:面積に比例する定数、q:電子の電荷、k:ボルツマン定数である。
10×I=IOexp(q・Vbe1/k・T) (3)
I=10・IOexp(q・Vbe2/k・T) (4)
両辺でそれぞれ割り算して整理すると、式(5)が得られ、Vbe1−Vbe2=ΔVbeと表して整理すると、式(6)が得られる。
ΔVbe=(k・T/q)ln(100) (6)
式(6)から明らかなように、pnpトランジスタQ1、Q2の各ベース−エミッタ間電圧の差であるΔVbeは、それらトランジスタQ1、Q2の電流密度比(=100)の対数(=ln(100))と熱電圧(k・T/q)で表される。この電圧差ΔVbeが抵抗R3の両端の電位差に等しいので、抵抗R2、R3にはΔVbe/R3の電流が流れる。このため、抵抗R2の両端の電位差VR2は、次のように表される。
ノードIAP、IAMの各電位は電圧Vbe1と等しいので、バンドギャップ電圧Vbgrは次式で表される。
順方向電圧Vbe1は、温度の上昇に伴って減少する負の温度依存性を持ち(式(1))、電圧差ΔVbeは式(6)に示すように、温度に比例して大きくなる。このことから、適切に定数を選ぶことにより、バンドギャップ電圧Vbgrの電圧値が温度に依存しないように設計することができる。その電圧値は、シリコンのバンドギャップ電圧に相当する約1.2Vとなる。
図5に示すバンドギャップ回路は、図4に示すものと同様に、オペアンプ回路AMP5によるフィードバックにより、ノードIAM、IAPの電位が(ほぼ)等しくなって安定する。ここでは説明を簡単にするために、PMOSトランジスタMP2、MP3のサイズは等しい、つまりそれらには同じ大きさの電流が流れると想定する。また図4と同じく、pnpトランジスタQ2のエミッタ面積はpnpトランジスタQ1のそれの10倍とする。ここでもpnpトランジスタQ1、Q2の各ベース−エミッタ間電圧はそれぞれVbe1、Vbe2で表す。
I=IOexp(q・Vbe1/k・T) (9)
I=10・IOexp(q・Vbe2/k・T) (10)
両辺でそれぞれ割り算して整理すると、式(11)が得られ、Vbe1−Vbe2=ΔVbeと表して整理すると、式(12)が得られる。
ΔVbe=(k・T/q)ln(10) (12)
式(12)から明らかなように、pnpトランジスタQ1、Q2の各ベース−エミッタ間の電圧差ΔVbeは、それらトランジスタQ1、Q2の電流密度比(=10)の対数(=ln(10))と熱電圧(k・T/q)で表される。この電圧差ΔVbeが抵抗R3の両端の電位差に等しいので、抵抗R3にはΔVbe/R3の電流が流れる。このため、抵抗R3に流れる電流IR3は次のように表される。
ノードIAP、IAMの各電位は電圧Vbe1と等しいので、抵抗R6、R7には同じ抵抗値のものが選ばれる。その抵抗値をR67、各抵抗R6、R7に流れる電流をIR67とすると、その電流IR67は以下のようになる。
説明を簡単にするためにPMOSトランジスタMP2、MP3のサイズは等しいと想定しているため、各トランジスタMP2、MP3に流れる電流は、式(13)、(14)でそれぞれ求まる電流の和となる。従って、この電流をIMP23とすると次式で表すことができる。
順方向電圧Vbe1は、温度の上昇に伴って減少する負の温度依存性を持ち(式(1))、電圧差ΔVbeは式(12)に示すように、温度に比例して大きくなる。このことから、適切に定数を選ぶことにより、PMOSトランジスタMP2、MP3に流れる電流IMP23の電流値が温度に依存しないように設計することができる。その電流IMP23と等しい電流を抵抗R8に流すことにより、温度に依存しない基準電圧Vrefを発生させることができる。仮にPMOSトランジスタMP2−MP4のサイズが全て等しく、同じ大きさの電流がそれらに流れるとすると、基準電圧Vrefは次式で表される。
式(16)から明らかなように、抵抗R8の抵抗値により、基準電圧Vrefの電圧値を任意に選択することができる。このため、オペアンプ回路を用いることなく、任意の電圧値の基準電圧Vrefを直接、発生させることができる。
また、本発明は、安定性、高速応答性、及び確実に高い精度での内部電源電圧の発生をより簡単な構成で実現させたレギュレータ回路を提供することを第2の目的とする。
本発明の第2の態様のレギュレータ回路は、少なくとも1つの増幅回路を備えていることを前提とし、基準となる第1の信号を入力する第1のトランジスタ、及び予め定めた一定の電源電圧の第2の信号を出力することで生成される第3の信号を入力する第2のトランジスタで構成される差動対を備えた負荷電流を供給するための負荷駆動アンプと、第2の信号から第3の信号を生成する抵抗分圧回路と、を具備する。
第3の態様のレギュレータ回路は、上記第1、或いは第2の態様における構成に加え、負荷駆動アンプに第2の信号を安定化するために接続された静電容量手段を充電するための充電用アンプ、を更に具備する。
図7は、第1の実施の形態によるレギュレータ回路の構成を説明する図である。図7において、AMPF1はフィードバック制御用のオペアンプ回路、LDAREFはそのオペアンプ回路AMPF1の出力信号、Vbgrはオペアンプ回路AMPF1の非反転入力端子に印加されるバンドギャップ電圧、C1、COUT、CC1はコンデンサ、RF1,RF2、RF1R、RF2Rは抵抗、DIVO1Rは抵抗RF1R、RF2Rで構成される分圧回路からの出力信号、AMPLD2は内部電源電圧VDD発生用の負荷駆動アンプ、AMPLD2Rはその負荷駆動アンプと同じ構成のレプリカ回路(レプリカアンプ)である。
出力信号DIVO1Rの電圧値がバンドギャップ電圧Vbgrの電圧値より大きくなると、オペアンプ回路AMPF1の出力信号LDAREFの電圧値は小さくなる。その電圧値が小さくなることにより、NMOSトランジスタMND1Rに流れる電流は減少する。そのNMOSとMND1R、MND2Rは差動回路を構成し、NMOSトランジスタMNB2Rは差動回路のテイル電流源として働く。そのNMOSトランジスタMNB2Rに流れる電流は信号NB1によって決まる一定量である。NMOSトランジスタMND1Rに流れる電流が減少することにより、信号PPG1Rの電位が上昇する。このため、PMOSトランジスタMPP1Rを流れる電流は減少し、ドレイン電圧VDDRの電位は低くなる。ドレイン電圧VDDRの電位が低くなることにより、出力信号DIVO1Rの電位が低下、つまりバンドギャップ電圧Vbgrの電位と等しくなる方向に変化する。
図7の容量C1は負荷駆動アンプの基準電圧LDAREFの安定化容量として働く。容量CC1は位相補償容量として働く。
図7では、図を単純にするために、負荷駆動アンプが1つの場合を図示している。しかし、実際の応用では、異なる制御単位ごとに複数の電源、電源回路を用意することが望ましい場合がある。例えば、チップ内部回路を2つに分割して、常に電源を供給して、レジスタ、メモリ等の内容を保持する回路部分と、動作時以外は電源を遮断して、リーク電流を削減するような回路部分を設ける場合が考えられる。
図8は、本実施の形態の第1の変形例の回路構成を説明する図である。
その第1の変形例は、負荷駆動アンプAMPLD2、AMPLD3の2つを備えたものである。それらは基本的に同じ構成であり、図7と同様に、負荷駆動アンプAMPLD3を構成する素子、及び素子から出力される信号等には符号として、負荷駆動アンプAMPLD2で対応するものの符号の最後に位置する数字を変更したものを付している。ここでは、その数字はそれまでの値に1、或いは2を加えた値の数字としている。例えばPMOSトランジスタMPL1に対応するPMOSトランジスタにはMPL2を符号として付し、NMOSトランジスタMND2に対応するNMOSトランジスタにはMND4を付している。そのようにして対応関係を明確にしているため、詳細な説明は省略する。
その第2の変形例は、負荷駆動アンプAMPLD2、AMPLD3のそれぞれに内部電源電圧VDDB、VDDAの安定化用のコンデンサCOUTB、COUTAを用意したものである。それにより第2の変形例では、各負荷駆動アンプAMPLD2、AMPLD3から異なる回路ブロックに負荷電流を供給することを想定している。なお、負荷駆動アンプの数は3つ以上であっても良い。また、複数の負荷駆動アンプから同一の回路ブロックに負荷電流を供給する構成を採用しても良い。
電圧VDDAとVDDBが別の内部電源点となっている点を除いて、基本的な動作は図7、図8の回路と同じなので、他の部分の詳細な動作説明は省略する。
その第3の変形例は、各アンプを独立的に動作できるように第2の変形例を更に変形したものである。それにより、第2の実施例と同じ、或いは基本的に同じものには同一の符号を付している。図10において、PDAX、PDBX、及びPDRXは、そのための制御信号(パワーダウン制御信号)である。第2の変形例から異なるのは、それら制御信号に係わる部分なので、その部分についてのみ具体的に説明する。
図11は、バンドギャップ回路の構成を説明する図である。その回路は、バンドギャップ電圧Vbgrを供給するためのものである。図11において、Q1、Q2はpnp形バイポーラトランジスタ(以降「pnpトランジスタ」)、R1−R3は抵抗、AMP3はオペアンプ回路、IAM、IAPは内部のノード、MP5〜MP7はPMOSトランジスタ、MN18〜MN20はNMOSトランジスタ、STUP1はスタートアップ回路、をそれぞれ示している。pnpトランジスタQ1、Q2にそれぞれ付された「×1」「×10」は、それらの間の相対的な面積の比、つまりトランジスタQ1の面積はトランジスタQ2の面積の1/10であることを示している。また、同様に、第1の実施の形態、或いはその変形例に用いられる信号には同一の符号を付している。これは以降でも同様である。
図14は、上記オペアンプ回路AMPF1の構成例を説明する図である。図14において、MP18〜MP21はPMOSトランジスタ、MN28〜MN32はNMOSトランジスタ、をそれぞれ示している。
<第2の実施の形態>
図7の回路では、レプリカアンプ(AMPLD2R)と負荷駆動アンプ(AMPLD2)がそれぞれ1つの場合の回路例を示した。原理的な動作の説明のために、もっとも単純な回路構成を示したが、図7の回路では、電源投入時に、内部電源VDDの電位が上昇しすぎる場合がある。このような場合には、図15のような回路として、電源投入時にも内部電源VDDの電位が高くなりすぎないようにすることができる。この電源投入時の動作について図15の回路と図7の回路の違いを説明する。
信号RSTLXとして出力する。
PMOSトランジスタMPP1は、デジタル回路の動作時の最大電流を供給できなければならないので、そのサイズは大きい。このトランジスタMPP1でコンデンサCOUTを充電すると、内部電源電圧VDDが規定の1.8Vを大きく越えてオーバーシュートしてしまうことがある。そこで、よりサイズの小さいPMOSトランジスタを用いて電源投入時におけるコンデンサCOUTの充電を行い、その投入時にはPMOSトランジスタMPP1を強制的にオフさせることにより、オーバーシュートを防止している。電源投入時用アンプAMPLDS2は、電源投入時専用のものとして用意している。
PMOSトランジスタMPPS1のサイズは、その抵抗値が最大となる条件でも、信号RSTLがHとなっている一定期間内にコンデンサCOUTを充電できるものであることが望ましい。その抵抗値が最大となる条件は、外部電源電圧VCCが最小、しきい電圧Vthが最大、温度が最大といった条件となる。このような条件でサイズを決定すると、例えば外部電源電圧VCCが最大の場合には、PMOSトランジスタMPPS1の抵抗値はその電圧VCCが最小の場合と比較して小さくなる。
次に、PMOSトランジスタMP23、MP24、NMOSトランジスタMN33、及び抵抗RSF1の働きについて説明する。それらの素子は、コンデンサCOUTの電位が内部電源電圧VDDの定められた電圧値を越えるのを抑えるためのものである。
さらに、NMOSトランジスタMN34を制御し、内部電源電圧VDDの電荷を放電することでも、電源投入時に、内部電源電圧VDDの電位が高くなりすぎることを防ぐ効果が得られる。
ノードRST1の電位がLとなると、NMOSトランジスタMN44がオフし、抵抗R17によりコンデンサC3の充電が始まる。ノードRSTL2の電位は、コンデンサC3と抵抗R17の時定数で決まる期間Lに保たれる。その後、電位はHに変化する。ノードSTL2、RSTLの各電位を、インバータ回路INV4、INV5、及びNAND回路NAND3で構成される回路で加工することにより、信号NISTは生成される。インバータ回路INV4からNAND回路NAND3への信号はノードRSTLXを介して出力される。
図18(b)は、内部電源電圧VDD、及びバンドギャップ電圧Vbgrの動作波形例を示すグラフ、図18(c)は負荷電流の動作波形例を示すグラフである。電源電圧VCCがステップ状に立ち上がってから時間1msが経過した後、約50mAの負荷電流が流れ、時間2msが経過した後、その負荷電流の供給が終了している。バンドギャップ電圧Vbgrは、電源投入直後、1.5Vを越えるほど上昇し、その後1.2Vで安定している。
図19(b)は、信号DIVO1Rの動作波形例を示すグラフ、図19(c)は、信号LDAREFの動作波形例を示すグラフ、図19(d)は、ドレイン電圧VDDRの動作波形例を示すグラフ、図19(f)は、信号DIVO1の動作波形例を示すグラフである。それらの信号、及び電圧VDDRは何れも、電源投入後、直ちに安定している。ドレイン電圧VDDRは1.8Vで安定し、信号DIVO1Rは1.2Vで安定している。
<第3の実施の形態>
上記第1、及び第2の実施の形態では、オペアンプ回路AMPF1を用いてフィードバック回路を構成させている。そのような回路構成とすると、PMOSトランジスタMPP1を線形領域(そのゲート−ソース間電圧が、ドレイン−ソース間電圧より十分大きい場合)で動作しているときでも、オペアンプ回路AMPF1とレプリカアンプとで構成されるフィードバック回路の利得を十分、大きくできる利点がある。これは、トランジスタMPP1の利得は線形領域では急激に小さくなるが、フィードバック回路全体の利得は、その利得とレプリカアンプの利得の積になるからである。それにより、電源電圧VCC、VDDの電位差が小さい場合でも、電源電圧VDDを高精度に発生させることができる。
複数の増幅回路を備えたレギュレータ回路において、
前記複数の増幅回路として、予め定めた一定の電源電圧を発生させて負荷電流を供給するための負荷駆動アンプ、該負荷駆動アンプと基本的に同じ構成のレプリカアンプ、及び該レプリカアンプとフィードバック回路を構成するオペアンプを備え、
前記負荷駆動アンプ、及びレプリカアンプは、前記オペアンプが出力する第1の信号を入力する第1のトランジスタ、及び前記電源電圧の第2の信号を抵抗分圧回路により分圧して生成される第3の信号を入力する第2のトランジスタで構成される差動対を備え、
前記オペアンプは、基準となる第4の信号と前記レプリカアンプから出力される第3の信号の電位差に応じて前記第1の信号を生成して出力する、
ことを特徴とするレギュレータ回路。
前記負荷駆動アンプ、及びレプリカアンプは、前記差動対から供給される電流の和を一定にする電流源を備えた構成である、
ことを特徴とする付記1記載のレギュレータ回路。
少なくとも1つの増幅回路を備えたレギュレータ回路において、
基準となる第1の信号を入力する第1のトランジスタ、及び予め定めた一定の電源電圧の第2の信号を出力することで生成される第3の信号を入力する第2のトランジスタで構成される差動対を備えた負荷電流を供給するための負荷駆動アンプと、
前記第2の信号から前記第3の信号を生成する抵抗分圧回路と、
を具備することを特徴とするレギュレータ回路。
前記負荷駆動アンプに前記第2の信号を安定化するために接続された静電容量手段を充電するための充電用アンプ、
を更に具備することを特徴とする付記1、2、または3記載のレギュレータ回路。
前記充電用アンプによる前記静電容量手段の充電が行われる期間、前記負荷駆動アンプによる前記第2の信号の出力を停止させる出力停止手段、
を更に具備することを特徴とする付記4記載のレギュレータ回路。
前記期間は、電源投入直後の期間である、
ことを特徴とする付記5記載のレギュレータ回路。
前記充電用アンプは、前記負荷駆動アンプと基本的に同じ構成に、前記第2のトランジスタに流れる電流を制御するための電流制御手段を付加した構成である、
ことを特徴とする付記4記載のレギュレータ回路。
前記電流制御手段は、前記第2のトランジスタに流れる電流が該第2のトランジスタに印加される電圧に応じて増大するのを抑制する、
ことを特徴とする付記7記載のレギュレータ回路。
前記充電用アンプによる充電が終了した後、前記静電容量手段に充電された電荷を放電させることにより、該静電容量手段への過充電に対応する放電手段、
を更に具備することを特徴とする付記4記載のレギュレータ回路。
前記第1の信号は、バンドギャップ電圧の信号である、
ことを特徴とする付記1、または3記載のレギュレータ回路。
前記負荷駆動アンプは、前記差動対から供給される電流の和を一定にする電流源を備えた構成である、
ことを特徴とする付記3記載のレギュレータ回路。
AMPLD2〜5 負荷駆動アンプ
AMPLDS2 電源投入時用アンプ
AMPF1、AMP3 オペアンプ回路
STUP1、STUP2 スタートアップ回路
VCC 外部電源電圧
VDD 内部電源電圧
VDDR ドレイン電圧(レプリカ内部電源電圧)
Vbgr バンドギャップ電圧
COUT、COUTA、COUTB、C1、CC1〜3 コンデンサ
MPP1〜2、MPP1R、MPL1R、MPl1、MP5〜35 PMOSトランジスタ
MND1R、MNB2R、MND2R、MND1〜2、MN18〜45 NMOSトランジスタ
Claims (8)
- 複数の増幅回路を備えたレギュレータ回路において、
前記複数の増幅回路として、予め定めた一定の電源電圧を発生させて負荷電流を供給するための負荷駆動アンプ、該電源電圧を別に発生させるレプリカアンプ、及び該レプリカアンプとフィードバック回路を構成するオペアンプを備え、
前記負荷駆動アンプは、前記オペアンプが出力する第1の信号を入力する第1のトランジスタ、及び前記電源電圧の第2の信号を抵抗分圧回路により分圧して生成される第3の信号を入力する第2のトランジスタで構成される差動対を備え、
前記レプリカアンプは、前記オペアンプが出力する前記第1の信号を入力する第3のトランジスタ、及び前記レプリカアンプが発生した前記電源電圧の第4の信号を他の抵抗分圧回路により分圧して生成される第5の信号を入力する第4のトランジスタで構成される差動対を備え、
前記オペアンプは、基準となる第6の信号と前記レプリカアンプから前記他の抵抗分圧回路を介して出力される前記第5の信号の電位差に応じて前記第1の信号を生成して出力する、
ことを特徴とするレギュレータ回路。 - 前記負荷駆動アンプ、及びレプリカアンプは、前記差動対から供給される電流の和を一定にする電流源を備えた構成である、
ことを特徴とする請求項1記載のレギュレータ回路。 - 前記負荷駆動アンプに前記第2の信号を安定化するために接続された静電容量手段を充電するための充電用アンプ、
を更に具備することを特徴とする請求項1、または2記載のレギュレータ回路。 - 前記充電用アンプによる前記静電容量手段の充電が行われる期間、前記負荷駆動アンプによる前記第2の信号の出力を停止させる出力停止手段、
を更に具備することを特徴とする請求項3記載のレギュレータ回路。 - 前記充電用アンプは、前記オペアンプが出力する前記第1の信号を入力する第5のトランジスタ、及び前記第3の信号を入力する第6のトランジスタで構成される差動対と、前記第6のトランジスタと接続された第7のトランジスタと、前記第7のトランジスタのゲートの電位を制限して、前記第6のトランジスタに流れる電流を制御するための電流制御手段と、を備えた構成である、
ことを特徴とする請求項3記載のレギュレータ回路。 - 前記電流制御手段は、前記第6のトランジスタに流れる電流が該第6のトランジスタに印加される電圧に応じて増大するのを抑制する、
ことを特徴とする請求項5記載のレギュレータ回路。 - 前記充電用アンプによる充電が終了した後、前記静電容量手段に充電された電荷を放電させることにより、該静電容量手段への過充電に対応する放電手段、
を更に具備することを特徴とする請求項3記載のレギュレータ回路。 - 前記第1の信号は、バンドギャップ電圧の信号である、
ことを特徴とする請求項1記載のレギュレータ回路。
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