JP2005202781A

JP2005202781A - 電圧レギュレータ

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Publication number: JP2005202781A
Application number: JP2004009584A
Authority: JP
Inventors: Seizo Hata; 清三畑
Original assignee: ARTLOGIC Inc
Current assignee: ARTLOGIC Inc
Priority date: 2004-01-16
Filing date: 2004-01-16
Publication date: 2005-07-28

Abstract

【課題】出力電圧の高周波変動の補償に向けた設計と低周波変動の補償に向けた設計とをそれぞれ毎に最適化することができるようにし、低周波領域から高周波領域にかけて最適な設計を短時間で容易に行うことができるようにする。
【解決手段】第１の増幅器１、第２の増幅器２、Ｐ−ＭＯＳＦＥＴ４および位相補償用キャパシタＣ_f1によってメインループ１０を形成し、第３の増幅器３、直流成分カット用キャパシタＣ_f2およびＰ−ＭＯＳＦＥＴ４によってサブループ２０を形成することにより、サブループ２０の高周波的動作がメインループ１０の直流的動作に影響を与えないようにし、メインループ１０は主にＤＣゲインと精度を確保することに主眼を置いて最適に設計し、サブループ２０は主に高周波特性に主眼を置いて最適に設計することができるようにする。
【選択図】図１

Description

本発明は電圧レギュレータに関し、特に、出力段から帰還された出力電圧と基準電圧とを入力して差動増幅動作を行う差動増幅器を入力段に有し、当該入力段と出力段との間を位相補償用のキャパシタで接続した電圧レギュレータに用いて好適なものである。

図６は、従来の電圧レギュレータの構成例を示す図である。図６に示すように、電圧レギュレータの入力段は、差動増幅器１により構成されている。この差動増幅器１は、基準電圧Ｖ_refをマイナス端に入力するとともに、出力端子ＯＵＴへの出力電圧が抵抗Ｒ_f1，Ｒ_f2で分割された電圧をプラス端にフィードバック入力し、これらの差電圧に応じて差動増幅する。

電圧レギュレータの出力段は、電源Ｖ_DDとグランドとの間にＰ−ＭＯＳＦＥＴ４と負荷５とが直列に接続されている。Ｐ−ＭＯＳＦＥＴ４のソースは電源Ｖ_DDに接続され、ドレインは負荷５および出力端子ＯＵＴに接続され、ゲートは差動増幅器１の出力に接続されている。Ｐ−ＭＯＳＦＥＴ４のドレインとグランドとの間には、負荷５と並列に帰還用の分圧抵抗Ｒ_f1，Ｒ_f2が接続されている。

負荷５にはＰ−ＭＯＳＦＥＴ４を介して電源電圧Ｖ_DDが供給されている。すなわち、この図６に示す電圧レギュレータは、電源電圧Ｖ_DDを用いて出力段のＰ−ＭＯＳＦＥＴ４を駆動する構成となっている。そして、電源電圧Ｖ_DDを用いて負荷５に安定した電力を供給するために、出力端子ＯＵＴの電圧を抵抗Ｒ_f1，Ｒ_f2で分圧して入力段の差動増幅器１に帰還している。

例えば、出力電圧が何らかの原因で一定電圧から上昇すると、差動増幅器１への帰還電圧も上昇して基準電圧Ｖ_refよりも大きくなるため、差動増幅器１の差動増幅動作によってＰ−ＭＯＳＦＥＴ４のゲート電圧が上昇する。この結果、Ｐ−ＭＯＳＦＥＴ４のドレイン電流が減少し、出力電圧が降下するので一定電圧に安定化する。逆に、出力電圧が何らかの原因で一定電圧から下降すると、差動増幅器１への帰還電圧も下降して基準電圧Ｖ_refよりも小さくなるため、差動増幅器１の差動増幅動作によってＰ−ＭＯＳＦＥＴ４のゲート電圧が下降する。この結果、Ｐ−ＭＯＳＦＥＴ４のドレイン電流が増大し、出力電圧が上昇するので一定電圧に安定化する。

差動増幅器１の出力と出力端子ＯＵＴとの間には、位相補償用のキャパシタＣ_f1が接続されている。差動増幅器１の内部はＭＯＳトランジスタのカレントミラー回路を備えて構成されているので、その実効的な抵抗の値は大きく、入力段において高いゲインが得られる。そのため、ＭＯＳトランジスタの入力容量や配線容量などが移相回路を形成して、増幅に伴って位相のずれを生じてしまう。差動増幅器１には負帰還をかけているので、例えば１８０度の位相回転が起こると、その周波数で発振することになる。この発振を防止するのが位相補償用のキャパシタＣ_f1の役割である。すなわち、キャパシタＣ_f1の容量を適当な値とすることにより、発振が起こらないように位相を調整する。

このように、出力段のＰ−ＭＯＳＦＥＴ４から負荷５に供給される出力電圧の分圧を入力段の差動増幅器１に負帰還するフィードバックループを有し、かつ、入力段と出力段との間に位相補償用のキャパシタＣ_f1を接続して成る電圧レギュレータの構成は、例えば特許文献１，２にも開示されている。
特開２０００−３９９２３号公報米国特許第６，１５７，１７６号明細書

一般に、この種の電圧レギュレータでは、負荷電流の高速な変動に伴う出力電圧の変動に対する応答の高速化が要求される。上述の特許文献１には、位相補償用のキャパシタのために高周波領域では電圧の変動がそのまま出力に現れてしまうという問題を解消するために、入力段と出力段との間に位相補償用のキャパシタを含む位相反転段を設け、負荷に供給されている出力電圧の高周波変動を、位相補償用のキャパシタを介して位相反転段の入力に戻すように構成することにより、出力電圧の高周波変動を高速に補償することが記載されている。

また、上述の特許文献２には、負荷に供給されている出力電圧の高周波変動成分のみを増幅する増幅器を出力段に設け、当該増幅器の出力を入力段における差動増幅器のバイアスとしてフィードバックすることにより、差動増幅器の動作を高速化することが記載されている。

しかしながら、上記特許文献１に記載の従来技術では、出力電圧の高周波変動を補償するために位相補償用のキャパシタの容量値が決定される。すなわち、位相補償を行うための構成として１つのキャパシタしか備えていないにもかかわらず、これが主に高周波変動の補償のために用いられる。そのため、低周波領域を含めた位相補償の設計を行うのが困難であるという問題があった。

さらに、上記特許文献１において出力電圧は入力段の差動増幅器に帰還しているだけなので、出力電圧に高周波変動が生じているときも低周波変動が生じているときも、同じバイアス電流で増幅動作が行われてしまう。そのため、低周波領域から高周波領域の全ての周波数領域にわたる出力電圧の変動を高精度に補償するように差動増幅器を設計することは極めて困難であるという問題があった。

つまり、上記特許文献１に記載の技術では、出力電圧の変動に応じた増幅動作は１つの差動増幅器で行わなければならず、位相補償は１つのキャパシタで行わなければならない構成となっている。そのため、増幅器のゲインや位相補償のための設計の自由度が極めて低く、高周波領域にも低周波領域にも最適な設計をすることは極めて困難であった。

また、上記特許文献２に記載の従来技術では、位相補償のことは何も記載されていない。さらに、この特許文献２においてもフィードバックループは全て入力段の差動増幅器に帰還されている。つまり、出力電圧の高周波変動も低周波変動も全て同じ差動増幅器で補償する構成となっている。このとき、差動増幅器のバイアス電流は高周波変動成分に応じて制御されるため、出力電圧の低周波変動が生じたときには必ずしも適切なゲインで増幅が行われるとは限らない。したがって、この特許文献２でも特許文献１と同様に、高周波領域にも低周波領域にも最適な設計をすることは極めて困難であった。

本発明は、このような問題を解決するために成されたものであり、負荷電流の高速な変動に伴う出力電圧の高周波変動に対して高速に応答できるようにするだけでなく、出力電圧の高周波変動の補償に向けた設計と低周波変動の補償に向けた設計とをそれぞれ毎に最適化することができるようにし、低周波領域から高周波領域にかけて最適な電圧レギュレータの設計を短時間で容易に行うことができるようにすることを目的とする。

上記した課題を解決するために、本発明の電圧レギュレータでは、出力端子への出力電圧またはその分圧と基準電圧とを入力として差動増幅する第１の増幅器と、第１の増幅器の出力にゲートが接続されるとともに、ソースが電源、ドレインが上記出力端子に接続されたパワートランジスタと、第１の増幅器の出力と出力端子との間に接続された位相補償用のキャパシタと、出力端子とパワートランジスタのゲートとの間に接続され、出力電圧の高速な変動成分のみを増幅する第３の増幅器とを備え、第１の増幅器、第２の増幅器、パワートランジスタおよび位相補償用のキャパシタによって第１のフィードバックループを形成し、第３の増幅器およびパワートランジスタによって第２のフィードバックループを形成している。第１の増幅器の出力とパワートランジスタのゲートとの間にゲイン増幅用の第２の増幅器を更に接続しても良い。

本発明の他の態様では、第３の増幅器とパワートランジスタのゲートとの間に直流成分カット用のキャパシタを更に接続している。
本発明の他の態様では、第３の増幅器は、その入力部に直流成分および低周波成分カット用のフィルタ回路を有している。

上記のように構成した本発明によれば、高速な出力電圧の変動成分のみを増幅する第３の増幅器による第２のフィードバックループを加えたことにより、負荷電流の高速な変動に伴う出力電圧の変動を大幅に抑えることができる。また、第１のフィードバックループと第２のフィードバックループとを独立させることにより、一方のフィードバックループの動作が他方のフィードバックループの動作に影響を与えないようにすることができ、増幅器のゲインやキャパシタの容量値などを、それぞれのフィードバックループごとに最適化して設計することができる。これにより、出力電圧の高周波変動の補償に向けた設計と低周波変動の補償に向けた設計とをそれぞれ毎に最適化することができ、低周波領域から高周波領域にかけて最適な電圧レギュレータの設計を短時間で容易に行うことができる。

以下、本発明の一実施形態を図面に基づいて説明する。図１は、本実施形態による電圧レギュレータの構成例を示す図である。なお、この図１において、図６に示した構成要素と同一の機能を有する構成要素には同一の符号を付している。

図１に示すように、本実施形態による電圧レギュレータの入力段は、差動増幅器（第１の増幅器）１により構成されている。この第１の増幅器１は、基準電圧Ｖ_refをマイナス端に入力するとともに、出力端子ＯＵＴへの出力電圧が抵抗Ｒ_f1，Ｒ_f2で分割された電圧をプラス端にフィードバック入力し、これらの差電圧に応じて差動増幅する。

第１の増幅器１の出力側には、ゲイン増幅用の第２の増幅器２が接続されている。この第２の増幅器２は、本発明において必須の構成ではなく、省略することも可能である。ただし、第１の増幅器１で増幅された信号のゲインを更に上げたいときは、このように第２の増幅器２を接続すると良い。

電圧レギュレータの出力段は、電源Ｖ_DDとグランドとの間に、パワートランジスタとしてのＰ−ＭＯＳＦＥＴ４と負荷５とが直列に接続されている。Ｐ−ＭＯＳＦＥＴ４のソースは電源Ｖ_DDに接続され、ドレインは負荷５および出力端子ＯＵＴに接続され、ゲートは第２の増幅器２の出力に接続されている。また、Ｐ−ＭＯＳＦＥＴ４のドレインとグランドとの間には、負荷５と並列に帰還用の分圧抵抗Ｒ_f1，Ｒ_f2が接続されている。

負荷５にはＰ−ＭＯＳＦＥＴ４を介して電源電圧Ｖ_DDが供給されている。すなわち、本実施形態の電圧レギュレータは、電源電圧Ｖ_DDを基準として出力段のＰ−ＭＯＳＦＥＴ４を駆動する構成となっている。そして、負荷５に安定した電源電圧Ｖ_DDを供給するために、出力端子ＯＵＴの電圧を抵抗Ｒ_f1，Ｒ_f2で分圧して入力段の第１の増幅器１に帰還している。

例えば、出力電圧が何らかの原因で一定電圧から上昇すると、第１の増幅器１への帰還電圧も上昇して基準電圧Ｖ_refよりも大きくなるため、第１の増幅器１の差動増幅動作によってＰ−ＭＯＳＦＥＴ４のゲート電圧が上昇する。この結果、Ｐ−ＭＯＳＦＥＴ４のドレイン電流が減少し、出力電圧が降下するので一定電圧に安定化する。逆に、出力電圧が何らかの原因で一定電圧から下降すると、第１の増幅器１への帰還電圧も下降して基準電圧Ｖ_refよりも小さくなるため、第１の増幅器１の差動増幅動作によってＰ−ＭＯＳＦＥＴ４のゲート電圧が下降する。この結果、Ｐ−ＭＯＳＦＥＴ４のドレイン電流が増大し、出力電圧が上昇するので一定電圧に安定化する。

なお、ここでは抵抗Ｒ_f1，Ｒ_f2により出力電圧を分圧して第１の増幅器１に帰還しているが、抵抗Ｒ_f1，Ｒ_f2を省略し、出力電圧そのものを第１の増幅器１に帰還するようにしても良い。

第１の増幅器１の出力と出力端子ＯＵＴとの間には、位相補償用のキャパシタＣ_f1が接続されている。この位相補償用キャパシタＣ_f1は、主に低周波領域での位相補償を行うためのものであり、出力電圧の低速な変動（出力電圧の低周波変動）が生じたときに位相がずれて発振することを防止するために設けられる。したがって、この位相補償用キャパシタＣ_f1の容量値は、低周波領域において発振が起こらないような適当な値に決められる。この位相補償用キャパシタＣ_f1は、第２の増幅器２の出力と出力端子ＯＵＴとの間に接続しても良い。

本実施形態の電圧レギュレータでは更に、出力端子ＯＵＴとＰ−ＭＯＳＦＥＴ４のゲートとの間に、出力電圧の高速な変動成分のみを増幅する第３の増幅器３と、直流成分カット用のキャパシタＣ_f2とを直列に接続している。すなわち、本実施形態では負荷５に安定した電源電圧Ｖ_DDを供給するために、出力電圧の高周波変動成分のみを第３の増幅器３および直流成分カット用キャパシタＣ_f2により抽出して、Ｐ−ＭＯＳＦＥＴ４のゲートに帰還している。直流成分カット用キャパシタＣ_f2は、本発明の必須の構成ではないが、直流成分をより確実にカットするために設けるのが好ましい。

上記のように構成した第１の増幅器１、第２の増幅器２、第３の増幅器３、Ｐ−ＭＯＳＦＥＴ４、位相補償用キャパシタＣ_f1、直流成分カット用キャパシタＣ_f2、分圧抵抗Ｒ_f1，Ｒ_f2は、例えばＣＭＯＳの半導体チップ上に集積されて構成されている。

図２は、上記第３の増幅器３の構成例を示す図である。図２に示すように、第３の増幅器３は、その入力部に直流成分および低周波成分カット用のフィルタ回路３０を備えている。このフィルタ回路３０は、抵抗Ｒ_psおよびキャパシタＣ_psから成るハイパスフィルタであり、このハイパスフィルタ３０を通過した高周波成分のみが増幅されて出力されるようになっている。

以上のように、本実施形態の電圧レギュレータでは、第１の増幅器１、第２の増幅器２、Ｐ−ＭＯＳＦＥＴ４および位相補償用キャパシタＣ_f1によって第１のフィードバックループ１０を形成し、第３の増幅器３、直流成分カット用キャパシタＣ_f2およびＰ−ＭＯＳＦＥＴ４によって第２のフィードバックループ２０を形成している。第１のフィードバックループ１０は、出力電圧に低速な変動が生じたときにこれを安定化させるためのフィードバックループである。第２のフィードバックループ２０は、出力電圧に高速な変動が生じたときにこれを安定化させるためのフィードバックループである。

主に高速な出力電圧の変動成分のみを増幅する第３の増幅器３による第２のフィードバックループ２０を加えることにより、負荷電流の高速な変動に伴う出力電圧の変動を大幅に抑えることができる。これにより、一般的な電圧レギュレータの出力に必要なデカップリングコンデンサを省略、若しくは、容量の極めて小さいもので済ませることができる。また、負荷電流の高速な変動に伴う出力電圧の変動に対して高速に応答することができる。

図３は、負荷電流の高速な変動に対する出力電圧の応答特性を示す図である。図３に示すように、負荷電流が高速に上昇した場合、第３の増幅器３による第２のフィードバックループ２０がないと出力電圧は大きく落ち込み、一定電圧（例えば１．８Ｖ）に戻るまでの応答時間が長くなる（点線）。これに対して、第３の増幅器３による第２のフィードバックループ２０が存在する場合は、負荷電流が高速に上昇しても出力電圧の変動量は小さくなる（実線）。

また、本実施形態では第１のフィードバックループ１０と第２のフィードバックループ２０とを独立させ、第２のフィードバックループ２０の帰還先をＰ−ＭＯＳＦＥＴ４の直前（第１の増幅器１および第２の増幅器２よりも出力側）としている。さらに、第３の増幅器３の入力部にハイパスフィルタ３０を設けるだけでなく、出力側にキャパシタＣ_f2を接続することによって直流成分をカットしている。これにより、第２のフィードバックループ２０の高周波的動作が第１のフィードバックループ１０の直流的動作に影響を与えないようにしている。また、第１の増幅器１および第２の増幅器２と、第３の増幅器３とは独立にバイアス電流を設定できるように構成している。これにより、第１のフィードバックループ１０における第１の増幅器１および第２の増幅器２は、主にＤＣゲインと精度を確保することに主眼を置いて設計し、第２のフィードバックループ２０における第３の増幅器３は主に高周波特性に主眼を置いて設計することができる。

また、第１のフィードバックループ１０における位相補償用キャパシタＣ_f1については、低周波領域の位相補償を主眼に容量値を調整し、より高周波領域の位相補償については、第２のフィードバックループ２０における第３の増幅器３の入力部に設けられたハイパスフィルタ３０の時定数と、第３の増幅器３の出力に設けられた直流成分カット用キャパシタＣ_f2の容量値とを調整することで適切に設計することが可能である。

このように、第１のフィードバックループ１０と第２のフィードバックループ２０とにそれぞれの機能を分けることにより、それぞれのフィードバックループを低周波領域用および高周波領域用に最適化して設計することができる。これにより、電圧レギュレータの使用目的に応じた設計を短期間で容易に行うことが可能となる。

なお、上記実施形態では、パワートランジスタとしてＰ−ＭＯＳＦＥＴ４を用いる例について説明したが、Ｎ−ＭＯＳＦＥＴを用いても良い。この場合の電圧レギュレータの構成を図４に示す。図４に示すように、パワートランジスタとしてＮ−ＭＯＳＦＥＴ１４を用いた場合、図１で示した第２の増幅器２および第３の増幅器３の代わりに位相反転型の増幅器１２，１３が用いられる。その他の構成は図１と同様である。

また、パワートランジスタとしてＰＮＰトランジスタを用いても良い。この場合の電圧レギュレータの構成を図５に示す。図５に示すように、パワートランジスタとしてＰ−ＭＯＳＦＥＴ４の代わりにＰＮＰトランジスタ２４が用いられること以外は、図１と同様の構成である。また、パワートランジスタとしてＮＰＮトランジスタを用いても良い。この場合は、図４に示したＮ−ＭＯＳＦＥＴ１４の代わりにＮＰＮトランジスタが用いられる。それ以外の構成は、図４と同様である。

その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明は、出力段から帰還された出力電圧と基準電圧とを入力して差動増幅動作を行う差動増幅器を入力段に有し、当該入力段と出力段との間を位相補償用のキャパシタで接続した電圧レギュレータに有用である。

本実施形態による電圧レギュレータの構成例を示す図である。本実施形態による第３の増幅器の構成例を示す図である。負荷電流の高速な変動に対する出力電圧の応答特性を示す図である。本実施形態による電圧レギュレータの他の構成例を示す図である。本実施形態による電圧レギュレータの更に別の構成例を示す図である。従来の電圧レギュレータの構成例を示す図である。

符号の説明

１第１の増幅器（差動増幅器）
２第２の増幅器
３第３の増幅器
４Ｐ−ＭＯＳＦＥＴ（パワートランジスタ）
５負荷
１０第１のフィードバックループ
２０第２のフィードバックループ
３０ハイパスフィルタ
１２位相反転型の第２の増幅器
１３位相反転型の第３の増幅器
１４Ｎ−ＭＯＳＦＥＴ（パワートランジスタ）
２４ＰＮＰトランジスタ（パワートランジスタ）
Ｃ_f1 位相補償用キャパシタ
Ｃ_f2 直流成分カット用キャパシタ
Ｒ_f1，Ｒ_f2 分圧抵抗
Ｒ_ps ハイパスフィルタを構成する抵抗
Ｃ_ps ハイパスフィルタを構成するキャパシタ
ＯＵＴ出力端子

Claims

出力端子への出力電圧またはその分圧と基準電圧とを入力として差動増幅する第１の増幅器と、
上記第１の増幅器の出力にゲートが接続されるとともに、ソースが電源、ドレインが上記出力端子に接続されたパワートランジスタと、
上記第１の増幅器の出力と上記出力端子との間に接続された位相補償用のキャパシタと、
上記出力端子と上記パワートランジスタのゲートとの間に接続され、上記出力電圧の高速な変動成分のみを増幅する第３の増幅器とを備え、
上記第１の増幅器、上記パワートランジスタおよび上記位相補償用のキャパシタによって第１のフィードバックループを形成し、上記第３の増幅器および上記パワートランジスタによって第２のフィードバックループを形成したことを特徴とする電圧レギュレータ。
上記第１の増幅器の出力と上記パワートランジスタのゲートとの間にゲイン増幅用の第２の増幅器を更に接続したことを特徴とする請求項１に記載の電圧レギュレータ。
上記第３の増幅器と上記パワートランジスタのゲートとの間に直流成分カット用のキャパシタを更に接続したことを特徴とする請求項１に記載の電圧レギュレータ。
上記第３の増幅器は、その入力部に直流成分および低周波成分カット用のフィルタ回路を有することを特徴とする請求項１に記載の電圧レギュレータ。