JP4867066B2 - 増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力信号を増幅して出力する増幅回路に関し、特に、入力差動電流に応じた差動電圧を出力するトランスインピーダンス増幅回路に関するものである。
【０００２】
【従来の技術】
比較的大きな利得を有する増幅回路の出力信号の一部が増幅回路の入力側へ負帰還されることにより、元の利得より小さい利得（閉ループ利得）で増幅動作が行なわれる負帰還増幅回路には、利得安定度や信号歪率、出力インピーダンスなど、増幅回路における種々の性能を向上させる利点がある。一般にこれらの性能は、増幅回路の入力から帰還回路を経て再び増幅回路の入力に負帰還される点までの系（開ループ系）における利得（開ループ利得）が大きいほど向上する。
【０００３】
しかし、通常の増幅回路には幾つかの寄生的な容量成分が含まれているため、信号の周波数が高くなるとこれらの容量成分によって開ループ利得が低下するとともに、開ループ系において信号に位相の遅れが生じてしまう。この位相遅れがあるため、開ループ利得をあまり高くしてしまうと、負帰還の系が不安定となり発振してしまう場合がある。
【０００４】
開ループ利得の低下と信号の位相遅れを生じさせるこの容量成分は、負帰還増幅回路の伝達関数における極に対応させることができ、１つの極によって開ループ系に（π／２）の位相遅れが生じる。また負帰還増幅回路では、開ループ利得が１より大きい周波数の範囲において、開ループ系における位相遅れがπを越えてしまうと、正帰還となって発振してしまう。したがって、２つ以上の極がある増幅回路においては、開ループ利得や極の周波数が適切に設定される必要がある。
【０００５】
【発明が解決しようとする課題】
図７は、従来の負帰還増幅回路の基本的な構成を示す回路図である。
図７の負帰還増幅回路は、ＭＯＳトランジスタＭ１０１およびＭＯＳトランジスタＭ１０２、定電流回路Ｉ１０１および定電流回路Ｉ１０２、帰還抵抗Ｒf により構成されている。また図７において、キャパシタＣ１０１およびキャパシタＣ１０２は、ＭＯＳトランジスタＭ１０１およびＭＯＳトランジスタＭ１０２のゲート寄生容量をそれぞれ示している。キャパシタＣＬは、次段に接続される回路の入力容量を示している。抵抗Ｒｓ１０１は、ＭＯＳトランジスタＭ１０２のソースにおける等価的な抵抗を示している。
【０００６】
ＭＯＳトランジスタＭ１０１は、例えばｎチャンネル型のＭＯＳトランジスタであり、ソースが接地電位に接続され、ドレインが定電流回路Ｉ１０１を介して電源電圧Ｖｃｃに接続されている。また、ゲートが帰還抵抗Ｒf を介してＭＯＳトランジスタＭ１０２のソースと接続されている。
定電流回路Ｉ１０１は、例えばカレントミラー回路などのＭＯＳトランジスタによって構成される定電流回路であり、電源電圧Ｖｃｃから一定電流をＭＯＳトランジスタＭ１０１のドレインに出力している。
ＭＯＳトランジスタＭ１０２は、例えばｎチャンネル型のＭＯＳトランジスタであり、定電流回路Ｉ１０１とＭＯＳトランジスタＭ１０１のドレインとの接続点にゲートが接続され、ドレインが電源電圧Ｖｃｃに接続されている。また、ソースが定電流回路Ｉ１０２を介して接地電位に接続されているとともに、帰還抵抗Ｒf を介してＭＯＳトランジスタＭ１０１のゲートに接続されている。
定電流回路Ｉ１０２は、例えばカレントミラー回路などのＭＯＳトランジスタによって構成される定電流回路であり、ＭＯＳトランジスタＭ１０２のソースおよび帰還抵抗Ｒf から一定の電流を接地電位に流している。
【０００７】
ＭＯＳトランジスタＭ１０１および定電流回路Ｉ１０１は、大きい電圧利得を有する反転増幅回路を構成している。ＭＯＳトランジスタＭ１０１のゲート電圧ｖｉは、ＭＯＳトランジスタＭ１０１の相互コンダクタンスｇｍ101 によってドレイン電流（ｇｍ101 ×ｖｉ）に変換され、このドレイン電流が定電流回路Ｉ１０１の出力インピーダンスによりドレイン電圧に変換されてＭＯＳトランジスタＭ１０２のゲートに供給される。定電流回路Ｉ１０１の出力インピーダンスは、例えば数１００ｋΩと非常に大きいので、ＭＯＳトランジスタＭ１０１のゲート電圧に対するドレイン電圧の利得は大きい。
【０００８】
ＭＯＳトランジスタＭ１０２および定電流回路Ｉ１０２は、ソースフォロアによる電圧バッファ回路を構成している。電圧バッファであるため電圧の利得は無いが、ＭＯＳトランジスタＭ１０２のゲートに受けた信号が低い出力インピーダンスでソースから出力される。このソースから電圧ｖｏが出力される。
【０００９】
電圧ｖｏが帰還抵抗Ｒf を介してＭＯＳトランジスタＭ１０１に負帰還されることにより、電圧ｖｉに対する電圧ｖｏの利得は、ＭＯＳトランジスタＭ１０１および定電流回路Ｉ１０１による反転増幅回路の利得より小さくなる。電圧ｖｉに対する電圧ｖｏの閉ループ利得Ａｖは次式のように表される。
【００１０】
【数１】
Ａｖ ＝ ｖｏ／ｖｉ ＝ ｇｍ101 ×Ｒf ・・・（１）
【００１１】
図７に示す負帰還回路は、寄生容量Ｃ１０１および寄生容量Ｃ１０２、負荷容量ＣＬのそれぞれに対応する極Ｐ１、極Ｐ２および極Ｐ３を有している。極Ｐ１、極Ｐ２および極Ｐ３による位相遅れが（π／４）となる周波数ｆ１、周波数ｆ２および周波数ｆ３はそれぞれ次式のように表される。
【００１２】
【数２】
ｆ１ ＝ １／（Ｒf ×Ｃ１０１） ・・・・（２）
ｆ２ ＝ ｇｍ101 ／Ｃ１０２ ・・・・（３）
ｆ３ ＝ １／（Ｒｓ１０１×ＣＬ） ・・・・（４）
【００１３】
また、これらの極の周波数は、各定数の大きさから一般に次のような大小関係を有している。
【００１４】
【数３】
ｆ２ ＜ ｆ１ ＜ ｆ３ ・・・・（５）
【００１５】
上述のように３つの極を有する負帰還増幅回路を安定に動作させるためには、１つの極を低域に配置させ、他の２つの極を開ループ利得が十分に低下する高域に配置させる手法が一般に用いられる。したがって、式（５）に示す関係を有した極の場合において、極Ｐ２が低域に配置されるとともに、極Ｐ１および極Ｐ２が高域に配置されることによって、負帰還は安定になる。
【００１６】
一方、相互コンダクタンスｇｍ101 が小さくなると、ＭＯＳトランジスタＭ１０１および定電流回路Ｉ１０１による反転増幅回路の利得が小さくなって開ループ利得が低下し、利得安定度や信号歪率、出力インピーダンスなどの性能が劣化してしまうので、相互コンダクタンスｇｍ101 はあまり小さな値にはできない。
ところが、相互コンダクタンスｇｍ101 の値を大きくするために、ＭＯＳトランジスタＭ１０１のチャンネル幅を広くすると、寄生容量Ｃ１０１も大きくなるので、式（２）の関係から極Ｐ１が低域に移動するとともに、式（３）の関係から極Ｐ２が高域に移動する。極Ｐ１と極Ｐ２の周波数が接近すると、この２つの極による位相遅れが加わるために開ループ系の位相遅れがπに近づき、位相余裕が少なくなって負帰還の安定性が低下してしまう。
【００１７】
また、閉ループ利得Ａｖを大きくするために帰還抵抗Ｒf を大きくすると、式（２）の関係により極Ｐ１が低域に移動してしまうため、この場合にも負帰還の安定性が低下してしまう。
【００１８】
そこで、例えば寄生容量Ｃ１０２を増やすことよって、極Ｐ２を低域に配置させることもできるが、この場合には、極Ｐ２によって開ループ利得が減少し始める周波数が低域に移動するので、負帰還増幅回路の周波数帯域が狭くなってしまう。
【００１９】
このように、図７に示す負帰還増幅回路においては、開ループ利得を増やすために相互コンダクタンスｇｍ101 を増大させると、極Ｐ１と極Ｐ２が接近するためため、負帰還の安定性が低下してしまう。また、閉ループ利得Ａｖ増やすために帰還抵抗Ｒf を大きくする場合にも、極Ｐ１が低域に移動するため、負帰還の安定性が低下してしまう。
すなわち、閉ループ利得や開ループ利得を増やすことによって、負帰還が不安定になり易い問題があるので、大きな閉ループ利得や開ループ利得を得ながら、周波数帯域を広くすることが難しい。
【００２０】
本発明はかかる事情に鑑みてなされたものであり、その目的は、負帰還を安定に保ちながら大きな閉ループ利得や開ループ利得が得られ、周波数帯域を広くすることができる増幅回路を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明の増幅回路は、第１の電流と第２の電流との差動電流に応じた差動電圧である第１の電圧と第２の電圧とを出力するための増幅回路であって、上記第２の電圧に応じた第１の帰還電流を出力する第１の電流帰還回路と、上記第１の電流と上記第１の帰還電流との第１の合成電流を入力し、当該第１の合成電流に応じた第３の電流を出力する第１の電流バッファ回路と、上記第３の電流に応じた第１の電圧を出力する第１の電圧出力回路と、上記第１の電圧に応じた第２の帰還電流を出力する第２の電流帰還回路と、上記第２の電流と上記第２の帰還電流との第２の合成電流を入力し、当該第２の合成電流に応じた第４の電流を出力する第２の電流バッファ回路と、上記第４の電流に応じた第２の電圧を出力する第２の電圧出力回路とを有する。
【００２２】
また、上記第１の電圧出力回路は、上記第３の電流に応じた第３の電圧を発生する第１の負荷回路と、上記第３の電圧に応じた上記第１の電圧を出力する第１の電圧バッファ回路とを有し、上記第２の電圧出力回路は、上記第４の電流に応じた第４の電圧を発生する第２の負荷回路と、上記第４の電圧に応じた上記第２の電圧を出力する第２の電圧バッファ回路とを有する。
【００２３】
また、本発明の増幅回路は、上記第１の電圧と上記第２の電圧との同相電圧に応じた同相電圧帰還信号を出力する同相電圧帰還回路と、上記同相電圧帰還信号に応じた第５の電流を上記第１の電流バッファ回路に供給する第１の電流供給回路と、上記同相電圧帰還信号に応じた第６の電流を上記第２の電流バッファ回路に供給する第２の電流供給回路とを有する。
【００２４】
また、上記第１及び第２の電流帰還回路はそれぞれ抵抗素子を有し、上記第１及び第２の電流バッファ回路はそれぞれ制御端子が固定電位に接続されたトランジスタを有し、上記第１及び第２の負荷回路はそれぞれ電流を供給する電流源を有し、上記第１及び第２の電圧バッファ回路はそれぞれソースフォロア又はエミッタフォロアを構成するトランジスタを有する。
【００２５】
また、上記同相電圧帰還回路は上記第１の電圧の供給端子と上記第２の電圧の供給端子との間に直列接続された抵抗素子を有し、上記第１及び第２の電流供給回路はそれぞれ制御端子に上記同相電圧帰還信号を入力するトランジスタを有する。
【００２６】
また、本発明の増幅回路は、入力信号に応じた差動電流を生成して上記第１及び第２の電流として供給する差動電流供給回路を有する。
【００２７】
【発明の実施の形態】
以下図面を参照しながら、本発明の２つの実施形態について説明する。
【００２８】
＜第１の実施形態＞
図１は、本発明に係る増幅回路の第１の実施形態を示す回路図である。
図１に示す増幅回路は、増幅部１ａ、増幅部１ｂ、帰還抵抗Ｒf1、帰還抵抗Ｒf2、抵抗Ｒ１および抵抗Ｒ２により構成されている。
帰還抵抗Ｒf1および帰還抵抗Ｒf2は、本発明の増幅回路における第１の電流帰還回路および第２の電流帰還回路の一実施形態である。
抵抗Ｒ１および抵抗Ｒ２は、本発明の増幅回路における同相電圧帰還回路の一実施形態である。
【００２９】
増幅部１ａおよび増幅部１ｂは、入力電流を電圧に変換して出力するトランスインピーダンス増幅回路である。この回路の詳細については後で説明する。
増幅部１ａの入力には、端子Ａ１からの電流ｉ１と帰還抵抗Ｒf1に流れる電流との合成電流が入力され、この合成電流が増幅部１ａのトランスインピーダンスに応じて電圧ｖ１に変換されて、端子Ｖ１から出力されている。同様に、増幅部１ｂの入力には、端子Ａ２からの電流ｉ２と帰還抵抗Ｒf2に流れる電流との合成電流が入力され、この合成電流が増幅部１ｂのトランスインピーダンスに応じて電圧ｖ２に変換されて、端子Ｖ２に出力されている。
増幅部１ａの出力電圧ｖ１は、帰還抵抗Ｒf2において電流に変換されて増幅部１ｂの入力に帰還されている。また、増幅部１ｂの出力電圧ｖ２は、帰還抵抗Ｒf1において電流に変換されて増幅部１ａの入力に帰還されている。
また、増幅部１ａおよび増幅部１ｂの同相帰還端子ＣＭは、端子Ｖ１と端子Ｖ２との間に直列接続された抵抗Ｒ１と抵抗Ｒ２との接続中点に接続されている。
【００３０】
図２は、増幅部１ａおよび増幅部１ｂの構成を示す回路図である。
図２に示す増幅部１ａおよび増幅部１ｂは、ＭＯＳトランジスタＭ１１〜ＭＯＳトランジスタＭ１３、定電流回路Ｉ１１、定電流回路Ｉ１２、端子Ａ、端子Ｖおよび同相帰還端子ＣＭにより構成されている。また図２において、キャパシタＣ１１およびキャパシタＣ１２は、ＭＯＳトランジスタＭ１１およびＭＯＳトランジスタＭ１２のゲート寄生容量をそれぞれ示している。キャパシタＣＬは、次段に接続される回路の入力容量を示している。抵抗Ｒｓ１１および抵抗Ｒｓ１２は、ＭＯＳトランジスタＭ１１およびＭＯＳトランジスタＭ１２のソースにおける等価的な抵抗をそれぞれ示している。
ＭＯＳトランジスタＭ１１は、本発明の増幅回路における第１の電流バッファ回路または第２の電流バッファ回路の一実施形態である。
ＭＯＳトランジスタＭ１２および定電流回路Ｉ１２は、本発明の増幅回路における第１の電圧バッファ回路または第２の電圧バッファ回路の一実施形態である。
ＭＯＳトランジスタＭ１３は、本発明の増幅回路における第１の電流供給回路または第２の電流供給回路の一実施形態である。
定電流回路Ｉ１１は、本発明の増幅回路における第１の負荷回路または第２の負荷回路の一実施形態である。
【００３１】
ＭＯＳトランジスタＭ１１は、例えばｎチャンネル型のＭＯＳトランジスタであり、ソースが端子ＡおよびＭＯＳトランジスタＭ１３のドレインに接続され、ゲートが所定の電位、例えば電源電圧Ｖｃｃに接続されている。また、ドレインに定電流回路Ｉ１１による電流が入力されるとともに、ドレインとＭＯＳトランジスタＭ１２のゲートが接続されている。
定電流回路Ｉ１１は、例えばカレントミラー回路などのＭＯＳトランジスタによって構成される定電流回路であり、電源電圧Ｖｃｃから一定電流をＭＯＳトランジスタＭ１１のドレインに出力している。
ＭＯＳトランジスタＭ１２は、例えばｎチャンネル型のＭＯＳトランジスタであり、定電流回路Ｉ１１とＭＯＳトランジスタＭ１１のドレインとの接続点がゲートに接続され、ドレインが電源電圧Ｖｃｃに接続されている。また、ソースが端子Ｖおよび定電流回路Ｉ１２に接続されている。
定電流回路Ｉ１２は、例えばカレントミラー回路などのＭＯＳトランジスタによって構成される定電流回路であり、ＭＯＳトランジスタＭ１２のソースおよび端子Ｖから一定の電流を接地電位に流している。
ＭＯＳトランジスタＭ１３は、例えばｎチャンネル型のＭＯＳトランジスタであり、ドレインが端子ＡおよびＭＯＳトランジスタＭ１１のソースに接続され、ゲートが同相帰還端子ＣＭに接続されている。また、ソースが接地電位に接続されている。
【００３２】
次に上述した構成を有する増幅回路の動作について説明する。
【００３３】
図２のＭＯＳトランジスタＭ１１は、ゲート接地による電流バッファ回路を構成しており、ソース電流に応じたドレイン電流が出力される。したがって、例えば同相帰還端子ＣＭに印加される一定の電圧によってＭＯＳトランジスタＭ１３のドレインに一定の電流ｉ１３が流れ、さらに端子Ａから電流ｉａが流れ込んでいる場合には、ＭＯＳトランジスタＭ１１のドレイン電流は（ｉ１３−ｉａ）となる。このドレイン電流が、定電流回路Ｉ１１の高い出力インピーダンスによって電圧に変換されて、ＭＯＳトランジスタＭ１２のゲートに入力される。したがって、入力電流ｉａに対するＭＯＳトランジスタＭ１１のドレイン電圧のトランスインピーダンスは、定電流回路Ｉ１１の出力インピーダンスに応じた大きな値を有している。
【００３４】
端子Ａから流入する電流ｉａが増大すると、ＭＯＳトランジスタＭ１１のドレイン電流（ｉ１３−ｉａ）が減少するので、定電流回路Ｉ１１の出力インピーダンスによる電圧降下が減少し、ドレイン電圧が上昇する。逆に端子Ａから流入する電流ｉａが減少すると、ＭＯＳトランジスタＭ１１のドレイン電流（ｉ１３−ｉａ）が増大するので、定電流回路Ｉ１１の出力インピーダンスによる電圧降下が増大し、ドレイン電圧は低下する。すなわち、ＭＯＳトランジスタＭ１１のドレイン電圧は、電流ｉａが増大するときに上昇し、電流ｉａが減少するときに低下する。
【００３５】
また、ＭＯＳトランジスタＭ１２および定電流回路Ｉ１２は、ソースフォロアによる電圧バッファ回路を構成している。電圧バッファであるため電圧の利得は無いが、ＭＯＳトランジスタＭ１２のゲートに受けた信号が低い出力インピーダンスでソースから出力される。ソースフォロアによって信号の極性は反転しないので、端子Ｖの出力電圧は、端子Ａから流入する電流ｉａが増大するとき上昇し、電流ｉａが減少するときに低下する。
【００３６】
したがって、もし図７に示す負帰還回路と同様に出力端子Ｖから入力端子Ａへ帰還抵抗により電流が帰還されると、例えば出力端子Ｖの電圧上昇にともなって入力端子Ａに帰還抵抗から流入する電流が増大する場合に、この電流の増大に応じて出力端子Ｖの電圧がさらに上昇してしまう。すなわち、出力端子Ｖと入力端子Ａは同相であるので、直接帰還抵抗で接続されると正帰還になり発振を起こしてしまう。
【００３７】
図１に示す増幅回路においては、このような正帰還になることを避けるために、増幅部１ａおよび増幅部１ｂの出力から入力へ直接帰還は行なわれておらず、その代わりに、一方の増幅部の出力から他方の増幅部の入力へ帰還が行なわれている。そして、増幅部１ａおよび増幅部１ｂの入力には、それぞれ電流ｉ１および電流ｉ２が入力され、この電流に応じた電圧ｖ１および電圧ｖ２が出力されている。
【００３８】
例えば、電流ｉ１と電流ｉ２の間の差動電流が増大すると、電流ｉ１が増大することによって電圧ｖ１が増大するとともに電流ｉ２が減少することによって電圧ｖ２が減少するので、これにより、電圧ｖ１と電圧ｖ２の間の差動電圧が増大する。しかしその一方で、電圧ｖ１が増大することによって帰還抵抗Ｒf2から端子Ａ２の方向への帰還電流が増えるために電圧ｖ２の減少が抑えられ、また、電圧ｖ２が減少することによって端子Ａ１から帰還抵抗Ｒf1の方向への帰還電流が増えるために電圧ｖ１の増大も抑えられる。
また逆に、電流ｉ１と電流ｉ２の間の差動電流が減少すると、電流ｉ１が減少することによって電圧ｖ１が減少するとともに電流ｉ２が増大することによって電圧ｖ２が増大するので、これにより、電圧ｖ１と電圧ｖ２の間の差動電圧が減少する。しかしその一方で、電圧ｖ１が減少することによって端子Ａ２から帰還抵抗Ｒf2の方向への帰還電流が増えるために電圧ｖ２の増大が抑えられ、また、電圧ｖ２が増大することによって帰還抵抗Ｒf1から端子Ａ１の方向への帰還電流が増えるために電圧ｖ１の減少も抑えられる。
すなわち帰還抵抗Ｒf1および帰還抵抗Ｒf2によって、出力の差動信号が負帰還されている。
【００３９】
増幅部１ａおよび増幅部１ｂの利得は十分大きいので、負帰還の動作状態においては、増幅部１ａおよび増幅部１ｂの入力に電流がほとんど流れず、電流ｉ１は帰還抵抗Ｒf1に、電流ｉ２は帰還抵抗Ｒf2に流れる。ここで、電流ｉ１および電流ｉ２の平均が一定の電流Ｉであり、差動電流Ｉd によって電流ｉ１が（Ｉ＋Ｉd ）、電流ｉ２が（Ｉ−Ｉd ）で表されるとすると、端子Ａ１の電圧Ｖ1 および端子Ａ２の電圧Ｖ2 からの電圧降下によって、端子Ｖ１の電圧ｖ１と端子Ｖ２電圧ｖ２の間の差動電圧ｖｄは次式のように表される。
【００４０】
【数４】
ｖｄ＝ｖ１−ｖ２
＝｛Ｖ2 −（Ｉ−Ｉd ）×Ｒf1｝−｛Ｖ1 −（Ｉ＋Ｉd ）×Ｒf2｝
＝（Ｒf2−Ｒf1）×Ｉ＋（Ｒf1＋Ｒf2）×Ｉd ＋（Ｖ2 −Ｖ1 ）
・・・・（６）
【００４１】
式（１）において、電圧（Ｖ2 −Ｖ1 ）が電流Ｉd に応じて変動しないものとすると、差動電流Ｉd に対する差動電圧ｖｄのトランスインピーダンスＴＺは次式のように表される。
【００４２】
【数５】
ＴＺ ＝ ∂ｖｄ／∂Ｉd ＝ Ｒf1＋Ｒf2・・・（７）
【００４３】
ところで、抵抗Ｒ１と抵抗Ｒ２の抵抗値は、例えば等しい大きさに設定されており、この抵抗によって平均化された電圧が増幅部１ａおよび増幅部１ｂの同相帰還端子ＣＭを介してＭＯＳトランジスタＭ１３のゲートに印加されている。これらの構成は出力の同相電圧を負帰還するためのものである。
【００４４】
例えば端子Ａ１と端子Ａ２を接続し、この接続点に同相電圧を印加すると、この場合増幅部１ａの入出力間が帰還抵抗Ｒf1によって直接接続されるとともに、増幅部１ｂの入出力間が帰還抵抗Ｒf2によって直接接続されるので、各増幅部はいずれも正帰還となり、出力電圧は正または負の最大電圧で飽和してしまう。すなわち、端子Ａ１および端子Ａ２に入力される信号に同相電圧があると、同相の正帰還によって端子Ｖ１および端子Ｖ２の電圧が正または負に飽和してしまう。
【００４５】
抵抗Ｒ１、抵抗Ｒ２および各増幅部のＭＯＳトランジスタＭ１３は、出力の同相電圧を負帰還することによって、上述した同相の正帰還を相殺するための構成要素である。
例えば、端子Ｖ１および端子Ｖ２の同相電圧が上昇すると、これに応じて抵抗Ｒ１と抵抗Ｒ２の接続点の電圧も上昇し、これによりＭＯＳトランジスタＭ１３のゲート電圧が上昇する。すると、ＭＯＳトランジスタＭ１３のドレイン電流ｉ１３が増大するので、ＭＯＳトランジスタＭ１１のドレイン電流も増大し、定電流回路Ｉ１１の出力インピーダンスによる電圧降下によってＭＯＳトランジスタＭ１２のゲート電圧が低下する。これにより、各増幅部の出力電圧が低下して、端子Ｖ１および端子Ｖ２の同相電圧が低下する。
また逆に、端子Ｖ１および端子Ｖ２の同相電圧が低下すると、これに応じて抵抗Ｒ１と抵抗Ｒ２の接続点の電圧も低下し、これによりＭＯＳトランジスタＭ１３のゲート電圧が低下する。すると、ＭＯＳトランジスタＭ１３のドレイン電流ｉ１３が減少するので、ＭＯＳトランジスタＭ１１のドレイン電流も減少し、定電流回路Ｉ１１の出力インピーダンスによる電圧降下が減少するためにＭＯＳトランジスタＭ１２のゲート電圧が上昇する。これにより、各増幅部の出力電圧が上昇して、端子Ｖ１および端子Ｖ２の同相電圧が上昇する。
このような動作によって、同相の正帰還による出力電圧の飽和が防止される。
【００４６】
図３は、図１に示す増幅回路の同相信号に対する等価な２つの回路のうちの一方だけを示した図である。
図３と図２において同一の符号は同一の構成要素を示している。また、抵抗Ｒf は、図１の帰還抵抗Ｒf1または帰還抵抗Ｒf2を示している。
【００４７】
図３の回路は、図２の回路における接続関係に加えて、端子Ａと端子Ｖとの間に帰還抵抗Ｒf が接続されているとともに、ＭＯＳトランジスタＭ１３のゲートが端子Ｖに接続されている。
【００４８】
この回路は、例えば図１の回路の端子Ａ１と端子Ａ２を接続させることによって得られる。
なおこの場合、抵抗Ｒ１および抵抗Ｒ２がＭＯＳトランジスタＭ１３のゲートと端子Ｖとの間に接続されるが、ゲートのインピーダンスは抵抗Ｒ１や抵抗Ｒ２の抵抗値に比べて十分大きいので、図３の回路においてはこの抵抗Ｒ１および抵抗Ｒ２が省略されている。
【００４９】
ＭＯＳトランジスタＭ１１のソースには、入力電流ｘ、帰還抵抗Ｒf による電流ｉrfおよびＭＯＳトランジスタＭ１３による電流ｉ13が入力され、これに応じた電流がドレインに流れる。このドレイン電流と定電流回路Ｉ１１の出力インピーダンスによって発生する電圧がＭＯＳトランジスタＭ１２のゲートに入力され、このゲート電圧に応じた電圧ｙが端子Ｖに出力される。
例えば電圧ｙの増大に応じて帰還抵抗Ｒf による正帰還の電流ｉrfも増大するが、この電流ｉrfと逆極性の電流ｉ13も増大する。このように、正帰還の電流ｉrfがＭＯＳトランジスタＭ１３のドレイン電流ｉ13によって相殺されることによって、正帰還が防止される。
【００５０】
図４は、図３の回路のブロック図である。
図４のブロック図は、伝達要素ＴＥ１〜伝達要素ＴＥ３および加算点ＡＤＤにより構成されている。
【００５１】
伝達要素ＴＥ１は、図３のＭＯＳトランジスタＭ１３に対応する。電圧ｙが相互コンダクタンスμ13によって電流ｉ13に変換されて加算点ＡＤＤに入力される。
伝達要素ＴＥ２は、図３のＭＯＳトランジスタＭ１１、ＭＯＳトランジスタＭ１２、定電流回路Ｉ１１および定電流回路Ｉ１２からなる増幅回路に対応する。
加算点ＡＤＤからの電流ｘ、電流ｉrfおよび電流ｉ13は、トランスインピーダンスμ11によって電圧ｙに変換される。
伝達要素ＴＥ３は、図３の帰還抵抗Ｒｆに対応する。電圧ｙがコンダクタンスβに応じた電流ｉrfに変換されて、加算点ＡＤＤに入力される。
加算点ＡＤＤは、図３において、端子Ａ、帰還抵抗ＲｆおよびＭＯＳトランジスタＭ１３のドレインの接続点に対応する。この接続点からの電流がＭＯＳトランジスタＭ１１のソースに入力される。
【００５２】
図４に示すブロック図における入力電流ｘと出力電圧ｙとの間の伝達関数Ｔは次の式で表される。
【００５３】
【数６】
【００５４】
式（６）の分母において、コンダクタンスβは帰還抵抗Ｒf のコンダクタンスであり（１／Ｒf ）に等しいので、ＭＯＳトランジスタＭ１３の相互コンダクタンスμ13に比べて十分小さい。また、定電流回路Ｉ１２の出力インピーダンスにほぼ等しいトランスインピーダンスμ11は大きな値を有しているので、（１／μ11）も相互コンダクタンスμ13に比べて十分小さい。したがって、式（６）の分母において相互コンダクタンスμ13が支配的となり、伝達関数Ｔは零に近い値となる。これにより、図４のブロック図に示す系は安定となる。
【００５５】
また、図７に示す負帰還増幅回路と同様に、図１および図２に示す負帰還増幅回路の伝達関数も、寄生容量Ｃ１１および寄生容量Ｃ１２、負荷容量ＣＬのそれぞれに対応する極Ｐ１’、極Ｐ２’および極Ｐ３’を有している。極Ｐ１’、極Ｐ２’および極Ｐ３’による位相遅れが（π／４）となる周波数ｆ１’、周波数ｆ２’および周波数ｆ３’は、れぞれ次式のように表される。
【００５６】
【数７】
ｆ１’ ＝ １／（Ｒp ×Ｃ１１） ・・・・（９）
ｆ２’ ＝ １／（Ｒf ×Ｃ１２） ・・・・（１０）
ｆ３’ ＝ １／（Ｒｓ１２×ＣＬ） ・・・・（１１）
【００５７】
ただし抵抗値Ｒf は、抵抗値Ｒf1と抵抗値Ｒf2とが等しい場合の抵抗値である。また抵抗値Ｒp は、抵抗Ｒf と抵抗Ｒｓ１１が並列接続された抵抗値をであり、以下の式で表される。
【００５８】
【数８】
Ｒp ＝（Ｒf ×Ｒｓ１１）／（Ｒf ＋Ｒｓ１１） ・・・（１２）
【００５９】
抵抗値Ｒｓ１１は抵抗値Ｒf に比べて十分小さいので、抵抗値Ｒp は抵抗値Ｒｓ１１とほぼ等しい大きさを有している。よって式（９）〜式（１１）から分かるように、極Ｐ１’および極Ｐ３’が極Ｐ２’に対して高域に配置される。また、抵抗Ｒf の大きさに応じて極Ｐ２’は移動するが、極Ｐ１’および極Ｐ３’は移動しない。さらに、図２に示す増幅部の利得は主に定電流回路Ｉ１１の出力インピーダンスによって決まるが、この出力インピーダンスを可変しても極Ｐ１’〜極Ｐ３’は移動しない。
【００６０】
したがって、本発明の第１の実施形態によれば、開ループ利得や閉ループ利得を増やしても高域と低域の極が接近しないので、位相余裕を大きくすることができ、安定に負帰還できる。
また、安定に負帰還させながら開ループ利得を増大させることができるので、利得安定度や利得誤差、信号歪率、出力インピーダンスなどの性能を向上させることができる。
また、安定に負帰還させながら、大きい閉ループ利得を得ることができる。
また、安定に負帰還させながら抵抗値Ｒf を大きくできるので、消費電力を低減できる。
また、開ループ利得を増大させても高域の極が移動しないので、低域の極Ｐ２’をさらに低い周波数域に移動させる必要がない。すなわち、安定に負帰還させながら利得の周波数帯域を広くすることができる。
【００６１】
＜第２の実施形態＞
図５は、本発明に係る増幅回路の第２の実施形態を示す図である。
図５と図１において同一の符号は同一の構成要素を示している。その他、図５に示す増幅回路は、抵抗Ｒ３、増幅部２および増幅部３を有している。
増幅部２は、本発明の増幅回路における差動電流供給回路の一実施形態である。
増幅部３、抵抗Ｒ１、抵抗Ｒ２および抵抗Ｒ３は、本発明の増幅回路における同相電圧帰還回路の一実施形態である。
【００６２】
増幅部２は、差動電圧を差動電流に変換するトランスコンダクタンス増幅回路であり、入力差動電圧ｖｉを受けて、この電圧に応じた差動電流を有する電流ｉ１および電流ｉ２を増幅部１ａおよび増幅部１ｂに出力する。
増幅部１ａの入力には、増幅部２からの電流ｉ１と帰還抵抗Ｒf1に流れる電流との合成電流が入力され、この合成電流が増幅部１ａのトランスインピーダンスに応じて電圧ｖ１に変換されて、端子Ｖ１から出力されている。同様に、増幅部１ｂの入力には、増幅部２からの電流ｉ２と帰還抵抗Ｒf2に流れる電流との合成電流が入力され、この合成電流が増幅部１ｂのトランスインピーダンスに応じて電圧ｖ２に変換されて、端子Ｖ２に出力されている。
増幅部１ａの出力電圧ｖ１は、帰還抵抗Ｒf2において電流に変換されて増幅部１ｂの入力に帰還されている。また、増幅部１ｂの出力電圧ｖ２は、帰還抵抗Ｒf1において電流に変換されて増幅部１ａの入力に帰還されている。
また、増幅部１ａおよび増幅部１ｂの同相帰還端子ＣＭは、端子Ｖ１と端子Ｖ２との間に直列接続された抵抗Ｒ１と抵抗Ｒ２との接続中点に、抵抗Ｒ３を介して接続されている。
増幅部３は、端子Ｖ＋と端子Ｖ−の間の差動電圧を、出力端子Ａに流れる電流ｉ３に変換するトランスコンダクタンス増幅回路であり、端子Ｖ−が抵抗Ｒ１と抵抗Ｒ２の接続中点に接続され、端子Ｖ＋に所定の基準電圧Ｖｒｅｆが印加され、出力端子Ａが同相帰還端子ＣＭと抵抗Ｒ３の接続点に接続されている。
【００６３】
図６は、増幅部３の構成を示す回路図である。
図６に示す増幅部は、ＭＯＳトランジスタＭ３１〜ＭＯＳトランジスタＭ３５、および定電流回路Ｉ３１により構成されている。
【００６４】
ＭＯＳトランジスタＭ３１は、例えばｐチャンネル型のＭＯＳトランジスタであり、ゲートが端子Ｖ＋に接続され、ドレインがＭＯＳトランジスタＭ３３のドレインに接続されているとともに、ソースに定電流回路Ｉ３１からの電流が入力されている。
ＭＯＳトランジスタＭ３２は、例えばｐチャンネル型のＭＯＳトランジスタであり、ゲートが端子Ｖ−に接続され、ドレインがＭＯＳトランジスタＭ３４のドレインに接続されているとともに、ソースに定電流回路Ｉ３１からの電流が入力されている。
ＭＯＳトランジスタＭ３３は、例えばｎチャンネル型のＭＯＳトランジスタであり、ドレインがＭＯＳトランジスタＭ３１のドレインに接続され、ソースが接地電位に接続されているとともに、ゲートがドレインに接続されている。
ＭＯＳトランジスタＭ３４は、例えばｎチャンネル型のＭＯＳトランジスタであり、ドレインがＭＯＳトランジスタＭ３２のドレインに接続され、ソースが接地電位に接続されているとともに、ゲートがＭＯＳトランジスタＭ３３のゲートに接続されている。
ＭＯＳトランジスタＭ３５は、例えばｎチャンネル型のＭＯＳトランジスタであり、ゲートがＭＯＳトランジスタＭ３２とＭＯＳトランジスタＭ３４のドレインの接続中点に接続され、ソースが接地電位に接続されているとともに、ドレインが端子Ａに接続されている。
定電流回路Ｉ３１は、例えばＭＯＳトランジスタなどによって構成されるカレントミラー回路であり、電源電圧Ｖｃｃから一定の電流をＭＯＳトランジスタＭ３１およびＭＯＳトランジスタＭ３２のソースへ出力している。
【００６５】
上述した構成を有する増幅回路の動作について説明する。
【００６６】
図５に示す増幅回路は、図１に示す増幅回路の端子Ａ１および端子Ａ２に増幅部２を縦続接続し、入力差動電圧ｖｉに応じた差動電圧ｖｏを端子Ｖ１と端子Ｖ２との間に発生させる電圧入出力型の差動増幅回路である。
差動電圧ｖｉに対する差動電圧ｖｏの利得は、増幅部２の相互コンダクタンスｇｍおよび式（７）から、次式のように表される。
【００６７】
【数９】
ｖｏ／ｖｉ ＝ ｇｍ×（Ｒf1＋Ｒf2） ・・・（１３）
【００６８】
また図５において、増幅部３、抵抗Ｒ１、抵抗Ｒ２および抵抗Ｒ３は、出力の同相電圧を帰還させる回路を構成している。図１における同相電圧の帰還回路との違いは、同相電圧が所定の基準電圧Ｖｒｅｆと等しくなるように制御されることにある。
【００６９】
ＭＯＳトランジスタＭ３１およびＭＯＳトランジスタＭ３２のソースがともに定電流回路Ｉ３１に接続されているので、ＭＯＳトランジスタＭ３１のドレイン電流ｉ３１とＭＯＳトランジスタＭ３２のドレイン電流ｉ３２の和は、定電流回路Ｉ３１の出力電流に等しくなる。また、ＭＯＳトランジスタＭ３３とＭＯＳトランジスタＭ３４はカレントミラー回路を構成しているので、ドレイン電流ｉ３１とドレイン電流ｉ３２とが等しくなるように、ＭＯＳトランジスタＭ３４のドレイン−ソース間抵抗が変化する。
【００７０】
端子Ｖ＋の電圧が端子Ｖ−の電圧より高くなると、ＭＯＳトランジスタＭ３１のゲート−ソース間電圧が小さくなってドレイン電流ｉ３１が減少するとともに、ドレイン電流ｉ３２が増加する。ＭＯＳトランジスタＭ３４のドレイン−ソース間抵抗はドレイン電流ｉ３１とドレイン電流ｉ３２が近づく方向に変化するために大きくなり、これによりＭＯＳトランジスタＭ３５のゲート電圧が上昇して、出力電流ｉ３が増大する。
また逆に、端子Ｖ＋の電圧が端子Ｖ−の電圧より低くなると、ＭＯＳトランジスタＭ３１のゲート−ソース間電圧が大きくなってドレイン電流ｉ３１が増大するとともに、ドレイン電流ｉ３２が減少する。ＭＯＳトランジスタＭ３４のドレイン−ソース間抵抗はドレイン電流ｉ３１とドレイン電流ｉ３２が近づく方向に変化するために小さくなり、これによりＭＯＳトランジスタＭ３５のゲート電圧が低下して、出力電流ｉ３が減少する。
【００７１】
したがって、抵抗Ｒ１と抵抗Ｒ２の接続中点から検出される同相電圧が基準電圧Ｖｒｅｆより小さい場合には、端子Ｖ＋の電圧が端子Ｖ−の電圧より高くなるので出力電流ｉ３が増大し、抵抗Ｒ３による電圧降下が増大して同相帰還端子ＣＭの電圧が低下する。これにより、増幅部１ａおよび増幅部１ｂの出力電圧が共に上昇して、同相電圧が大きくなる。
また逆に、抵抗Ｒ１と抵抗Ｒ２の接続中点から検出される同相電圧が基準電圧Ｖｒｅｆより大きい場合には、端子Ｖ＋の電圧が端子Ｖ−の電圧より低くなるので出力電流ｉ３が減少し、抵抗Ｒ３による電圧降下が減少して同相帰還端子ＣＭの電圧が上昇する。これにより、増幅部１ａおよび増幅部１ｂの出力電圧が共に低下して、同相電圧が小さくなる。
このような負帰還の制御が行われることによって、抵抗Ｒ１と抵抗Ｒ２の接続中点における同相電圧が、基準電圧Ｖｒｅｆと等しくなるように制御される。
【００７２】
以上説明したように、本発明の第２の実施形態によれば、第１の実施形態において説明した増幅回路の入力側に適当なトランスコンダクタンス増幅回路を接続させることによって、電圧入出力型の差動増幅回路を構成できる。これにより、電流のみならず電圧の入力信号も増幅させることができる。
加えて、入力側のトランスコンダクタンス増幅回路が十分に広帯域であれば、第１の実施形態における効果と同様に、開ループ利得や閉ループ利得を大きくさせながら周波数帯域を広くできる電圧入出力型の差動増幅回路を構成させることができる。
【００７３】
また、本発明の第２の実施形態によれば、出力の同相電圧が所定の電圧と等しくなるように制御できる。これにより、増幅回路が出力する同相電圧を、出力に接続される他の回路のバイアスに合わせて任意に設定することができる。
【００７４】
なお、本発明において使用されるトランジスタはＭＯＳトランジスタに限定されるものではなく、例えばバイポーラトランジスタ等の他のトランジスタを適用させることも可能である。
【００７５】
【発明の効果】
本発明の増幅回路によれば、開ループ利得を増やしても低域と高域の極が接近しないので、安定に負帰還させながら大きな開ループ利得を有ることができる。
また、低域の極を低い周波数域に移動させずに開ループ利得を増やしても安定に負帰還できるので、利得の周波数帯域を広くすることができる。
【図面の簡単な説明】
【図１】本発明に係る増幅回路の第１の実施形態を示す回路図である。
【図２】増幅部１ａおよび増幅部１ｂの構成を示す回路図である。
【図３】図１に示す増幅回路の同相信号に対する等価な２つの回路のうちの一方だけを示した図である。
【図４】図３の回路のブロック図である。
【図５】本発明に係る増幅回路の第２の実施形態を示す図である。
【図６】増幅部３の構成を示す回路図である。
【図７】従来の負帰還増幅回路の基本的な構成を示す回路図である。
【符号の説明】
１ａ，１ｂ，２，３…増幅部、Ｒf ，Ｒf1，Ｒf2，Ｒ１，Ｒ２，Ｒ３，Ｒｓ１１，Ｒｓ１２，Ｒｓ１０１…抵抗、Ｃ１１，Ｃ１２，Ｃ１０１，Ｃ１０２…キャパシタ、Ｍ１１〜Ｍ１３，Ｍ３１〜Ｍ３５，Ｍ１０１，Ｍ１０２…ＭＯＳトランジスタ、Ｉ１１，Ｉ１２，Ｉ３１，Ｉ１０１，Ｉ１０２…定電流回路。
【発明の属する技術分野】
本発明は、入力信号を増幅して出力する増幅回路に関し、特に、入力差動電流に応じた差動電圧を出力するトランスインピーダンス増幅回路に関するものである。
【０００２】
【従来の技術】
比較的大きな利得を有する増幅回路の出力信号の一部が増幅回路の入力側へ負帰還されることにより、元の利得より小さい利得（閉ループ利得）で増幅動作が行なわれる負帰還増幅回路には、利得安定度や信号歪率、出力インピーダンスなど、増幅回路における種々の性能を向上させる利点がある。一般にこれらの性能は、増幅回路の入力から帰還回路を経て再び増幅回路の入力に負帰還される点までの系（開ループ系）における利得（開ループ利得）が大きいほど向上する。
【０００３】
しかし、通常の増幅回路には幾つかの寄生的な容量成分が含まれているため、信号の周波数が高くなるとこれらの容量成分によって開ループ利得が低下するとともに、開ループ系において信号に位相の遅れが生じてしまう。この位相遅れがあるため、開ループ利得をあまり高くしてしまうと、負帰還の系が不安定となり発振してしまう場合がある。
【０００４】
開ループ利得の低下と信号の位相遅れを生じさせるこの容量成分は、負帰還増幅回路の伝達関数における極に対応させることができ、１つの極によって開ループ系に（π／２）の位相遅れが生じる。また負帰還増幅回路では、開ループ利得が１より大きい周波数の範囲において、開ループ系における位相遅れがπを越えてしまうと、正帰還となって発振してしまう。したがって、２つ以上の極がある増幅回路においては、開ループ利得や極の周波数が適切に設定される必要がある。
【０００５】
【発明が解決しようとする課題】
図７は、従来の負帰還増幅回路の基本的な構成を示す回路図である。
図７の負帰還増幅回路は、ＭＯＳトランジスタＭ１０１およびＭＯＳトランジスタＭ１０２、定電流回路Ｉ１０１および定電流回路Ｉ１０２、帰還抵抗Ｒf により構成されている。また図７において、キャパシタＣ１０１およびキャパシタＣ１０２は、ＭＯＳトランジスタＭ１０１およびＭＯＳトランジスタＭ１０２のゲート寄生容量をそれぞれ示している。キャパシタＣＬは、次段に接続される回路の入力容量を示している。抵抗Ｒｓ１０１は、ＭＯＳトランジスタＭ１０２のソースにおける等価的な抵抗を示している。
【０００６】
ＭＯＳトランジスタＭ１０１は、例えばｎチャンネル型のＭＯＳトランジスタであり、ソースが接地電位に接続され、ドレインが定電流回路Ｉ１０１を介して電源電圧Ｖｃｃに接続されている。また、ゲートが帰還抵抗Ｒf を介してＭＯＳトランジスタＭ１０２のソースと接続されている。
定電流回路Ｉ１０１は、例えばカレントミラー回路などのＭＯＳトランジスタによって構成される定電流回路であり、電源電圧Ｖｃｃから一定電流をＭＯＳトランジスタＭ１０１のドレインに出力している。
ＭＯＳトランジスタＭ１０２は、例えばｎチャンネル型のＭＯＳトランジスタであり、定電流回路Ｉ１０１とＭＯＳトランジスタＭ１０１のドレインとの接続点にゲートが接続され、ドレインが電源電圧Ｖｃｃに接続されている。また、ソースが定電流回路Ｉ１０２を介して接地電位に接続されているとともに、帰還抵抗Ｒf を介してＭＯＳトランジスタＭ１０１のゲートに接続されている。
定電流回路Ｉ１０２は、例えばカレントミラー回路などのＭＯＳトランジスタによって構成される定電流回路であり、ＭＯＳトランジスタＭ１０２のソースおよび帰還抵抗Ｒf から一定の電流を接地電位に流している。
【０００７】
ＭＯＳトランジスタＭ１０１および定電流回路Ｉ１０１は、大きい電圧利得を有する反転増幅回路を構成している。ＭＯＳトランジスタＭ１０１のゲート電圧ｖｉは、ＭＯＳトランジスタＭ１０１の相互コンダクタンスｇｍ101 によってドレイン電流（ｇｍ101 ×ｖｉ）に変換され、このドレイン電流が定電流回路Ｉ１０１の出力インピーダンスによりドレイン電圧に変換されてＭＯＳトランジスタＭ１０２のゲートに供給される。定電流回路Ｉ１０１の出力インピーダンスは、例えば数１００ｋΩと非常に大きいので、ＭＯＳトランジスタＭ１０１のゲート電圧に対するドレイン電圧の利得は大きい。
【０００８】
ＭＯＳトランジスタＭ１０２および定電流回路Ｉ１０２は、ソースフォロアによる電圧バッファ回路を構成している。電圧バッファであるため電圧の利得は無いが、ＭＯＳトランジスタＭ１０２のゲートに受けた信号が低い出力インピーダンスでソースから出力される。このソースから電圧ｖｏが出力される。
【０００９】
電圧ｖｏが帰還抵抗Ｒf を介してＭＯＳトランジスタＭ１０１に負帰還されることにより、電圧ｖｉに対する電圧ｖｏの利得は、ＭＯＳトランジスタＭ１０１および定電流回路Ｉ１０１による反転増幅回路の利得より小さくなる。電圧ｖｉに対する電圧ｖｏの閉ループ利得Ａｖは次式のように表される。
【００１０】
【数１】
Ａｖ ＝ ｖｏ／ｖｉ ＝ ｇｍ101 ×Ｒf ・・・（１）
【００１１】
図７に示す負帰還回路は、寄生容量Ｃ１０１および寄生容量Ｃ１０２、負荷容量ＣＬのそれぞれに対応する極Ｐ１、極Ｐ２および極Ｐ３を有している。極Ｐ１、極Ｐ２および極Ｐ３による位相遅れが（π／４）となる周波数ｆ１、周波数ｆ２および周波数ｆ３はそれぞれ次式のように表される。
【００１２】
【数２】
ｆ１ ＝ １／（Ｒf ×Ｃ１０１） ・・・・（２）
ｆ２ ＝ ｇｍ101 ／Ｃ１０２ ・・・・（３）
ｆ３ ＝ １／（Ｒｓ１０１×ＣＬ） ・・・・（４）
【００１３】
また、これらの極の周波数は、各定数の大きさから一般に次のような大小関係を有している。
【００１４】
【数３】
ｆ２ ＜ ｆ１ ＜ ｆ３ ・・・・（５）
【００１５】
上述のように３つの極を有する負帰還増幅回路を安定に動作させるためには、１つの極を低域に配置させ、他の２つの極を開ループ利得が十分に低下する高域に配置させる手法が一般に用いられる。したがって、式（５）に示す関係を有した極の場合において、極Ｐ２が低域に配置されるとともに、極Ｐ１および極Ｐ２が高域に配置されることによって、負帰還は安定になる。
【００１６】
一方、相互コンダクタンスｇｍ101 が小さくなると、ＭＯＳトランジスタＭ１０１および定電流回路Ｉ１０１による反転増幅回路の利得が小さくなって開ループ利得が低下し、利得安定度や信号歪率、出力インピーダンスなどの性能が劣化してしまうので、相互コンダクタンスｇｍ101 はあまり小さな値にはできない。
ところが、相互コンダクタンスｇｍ101 の値を大きくするために、ＭＯＳトランジスタＭ１０１のチャンネル幅を広くすると、寄生容量Ｃ１０１も大きくなるので、式（２）の関係から極Ｐ１が低域に移動するとともに、式（３）の関係から極Ｐ２が高域に移動する。極Ｐ１と極Ｐ２の周波数が接近すると、この２つの極による位相遅れが加わるために開ループ系の位相遅れがπに近づき、位相余裕が少なくなって負帰還の安定性が低下してしまう。
【００１７】
また、閉ループ利得Ａｖを大きくするために帰還抵抗Ｒf を大きくすると、式（２）の関係により極Ｐ１が低域に移動してしまうため、この場合にも負帰還の安定性が低下してしまう。
【００１８】
そこで、例えば寄生容量Ｃ１０２を増やすことよって、極Ｐ２を低域に配置させることもできるが、この場合には、極Ｐ２によって開ループ利得が減少し始める周波数が低域に移動するので、負帰還増幅回路の周波数帯域が狭くなってしまう。
【００１９】
このように、図７に示す負帰還増幅回路においては、開ループ利得を増やすために相互コンダクタンスｇｍ101 を増大させると、極Ｐ１と極Ｐ２が接近するためため、負帰還の安定性が低下してしまう。また、閉ループ利得Ａｖ増やすために帰還抵抗Ｒf を大きくする場合にも、極Ｐ１が低域に移動するため、負帰還の安定性が低下してしまう。
すなわち、閉ループ利得や開ループ利得を増やすことによって、負帰還が不安定になり易い問題があるので、大きな閉ループ利得や開ループ利得を得ながら、周波数帯域を広くすることが難しい。
【００２０】
本発明はかかる事情に鑑みてなされたものであり、その目的は、負帰還を安定に保ちながら大きな閉ループ利得や開ループ利得が得られ、周波数帯域を広くすることができる増幅回路を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明の増幅回路は、第１の電流と第２の電流との差動電流に応じた差動電圧である第１の電圧と第２の電圧とを出力するための増幅回路であって、上記第２の電圧に応じた第１の帰還電流を出力する第１の電流帰還回路と、上記第１の電流と上記第１の帰還電流との第１の合成電流を入力し、当該第１の合成電流に応じた第３の電流を出力する第１の電流バッファ回路と、上記第３の電流に応じた第１の電圧を出力する第１の電圧出力回路と、上記第１の電圧に応じた第２の帰還電流を出力する第２の電流帰還回路と、上記第２の電流と上記第２の帰還電流との第２の合成電流を入力し、当該第２の合成電流に応じた第４の電流を出力する第２の電流バッファ回路と、上記第４の電流に応じた第２の電圧を出力する第２の電圧出力回路とを有する。
【００２２】
また、上記第１の電圧出力回路は、上記第３の電流に応じた第３の電圧を発生する第１の負荷回路と、上記第３の電圧に応じた上記第１の電圧を出力する第１の電圧バッファ回路とを有し、上記第２の電圧出力回路は、上記第４の電流に応じた第４の電圧を発生する第２の負荷回路と、上記第４の電圧に応じた上記第２の電圧を出力する第２の電圧バッファ回路とを有する。
【００２３】
また、本発明の増幅回路は、上記第１の電圧と上記第２の電圧との同相電圧に応じた同相電圧帰還信号を出力する同相電圧帰還回路と、上記同相電圧帰還信号に応じた第５の電流を上記第１の電流バッファ回路に供給する第１の電流供給回路と、上記同相電圧帰還信号に応じた第６の電流を上記第２の電流バッファ回路に供給する第２の電流供給回路とを有する。
【００２４】
また、上記第１及び第２の電流帰還回路はそれぞれ抵抗素子を有し、上記第１及び第２の電流バッファ回路はそれぞれ制御端子が固定電位に接続されたトランジスタを有し、上記第１及び第２の負荷回路はそれぞれ電流を供給する電流源を有し、上記第１及び第２の電圧バッファ回路はそれぞれソースフォロア又はエミッタフォロアを構成するトランジスタを有する。
【００２５】
また、上記同相電圧帰還回路は上記第１の電圧の供給端子と上記第２の電圧の供給端子との間に直列接続された抵抗素子を有し、上記第１及び第２の電流供給回路はそれぞれ制御端子に上記同相電圧帰還信号を入力するトランジスタを有する。
【００２６】
また、本発明の増幅回路は、入力信号に応じた差動電流を生成して上記第１及び第２の電流として供給する差動電流供給回路を有する。
【００２７】
【発明の実施の形態】
以下図面を参照しながら、本発明の２つの実施形態について説明する。
【００２８】
＜第１の実施形態＞
図１は、本発明に係る増幅回路の第１の実施形態を示す回路図である。
図１に示す増幅回路は、増幅部１ａ、増幅部１ｂ、帰還抵抗Ｒf1、帰還抵抗Ｒf2、抵抗Ｒ１および抵抗Ｒ２により構成されている。
帰還抵抗Ｒf1および帰還抵抗Ｒf2は、本発明の増幅回路における第１の電流帰還回路および第２の電流帰還回路の一実施形態である。
抵抗Ｒ１および抵抗Ｒ２は、本発明の増幅回路における同相電圧帰還回路の一実施形態である。
【００２９】
増幅部１ａおよび増幅部１ｂは、入力電流を電圧に変換して出力するトランスインピーダンス増幅回路である。この回路の詳細については後で説明する。
増幅部１ａの入力には、端子Ａ１からの電流ｉ１と帰還抵抗Ｒf1に流れる電流との合成電流が入力され、この合成電流が増幅部１ａのトランスインピーダンスに応じて電圧ｖ１に変換されて、端子Ｖ１から出力されている。同様に、増幅部１ｂの入力には、端子Ａ２からの電流ｉ２と帰還抵抗Ｒf2に流れる電流との合成電流が入力され、この合成電流が増幅部１ｂのトランスインピーダンスに応じて電圧ｖ２に変換されて、端子Ｖ２に出力されている。
増幅部１ａの出力電圧ｖ１は、帰還抵抗Ｒf2において電流に変換されて増幅部１ｂの入力に帰還されている。また、増幅部１ｂの出力電圧ｖ２は、帰還抵抗Ｒf1において電流に変換されて増幅部１ａの入力に帰還されている。
また、増幅部１ａおよび増幅部１ｂの同相帰還端子ＣＭは、端子Ｖ１と端子Ｖ２との間に直列接続された抵抗Ｒ１と抵抗Ｒ２との接続中点に接続されている。
【００３０】
図２は、増幅部１ａおよび増幅部１ｂの構成を示す回路図である。
図２に示す増幅部１ａおよび増幅部１ｂは、ＭＯＳトランジスタＭ１１〜ＭＯＳトランジスタＭ１３、定電流回路Ｉ１１、定電流回路Ｉ１２、端子Ａ、端子Ｖおよび同相帰還端子ＣＭにより構成されている。また図２において、キャパシタＣ１１およびキャパシタＣ１２は、ＭＯＳトランジスタＭ１１およびＭＯＳトランジスタＭ１２のゲート寄生容量をそれぞれ示している。キャパシタＣＬは、次段に接続される回路の入力容量を示している。抵抗Ｒｓ１１および抵抗Ｒｓ１２は、ＭＯＳトランジスタＭ１１およびＭＯＳトランジスタＭ１２のソースにおける等価的な抵抗をそれぞれ示している。
ＭＯＳトランジスタＭ１１は、本発明の増幅回路における第１の電流バッファ回路または第２の電流バッファ回路の一実施形態である。
ＭＯＳトランジスタＭ１２および定電流回路Ｉ１２は、本発明の増幅回路における第１の電圧バッファ回路または第２の電圧バッファ回路の一実施形態である。
ＭＯＳトランジスタＭ１３は、本発明の増幅回路における第１の電流供給回路または第２の電流供給回路の一実施形態である。
定電流回路Ｉ１１は、本発明の増幅回路における第１の負荷回路または第２の負荷回路の一実施形態である。
【００３１】
ＭＯＳトランジスタＭ１１は、例えばｎチャンネル型のＭＯＳトランジスタであり、ソースが端子ＡおよびＭＯＳトランジスタＭ１３のドレインに接続され、ゲートが所定の電位、例えば電源電圧Ｖｃｃに接続されている。また、ドレインに定電流回路Ｉ１１による電流が入力されるとともに、ドレインとＭＯＳトランジスタＭ１２のゲートが接続されている。
定電流回路Ｉ１１は、例えばカレントミラー回路などのＭＯＳトランジスタによって構成される定電流回路であり、電源電圧Ｖｃｃから一定電流をＭＯＳトランジスタＭ１１のドレインに出力している。
ＭＯＳトランジスタＭ１２は、例えばｎチャンネル型のＭＯＳトランジスタであり、定電流回路Ｉ１１とＭＯＳトランジスタＭ１１のドレインとの接続点がゲートに接続され、ドレインが電源電圧Ｖｃｃに接続されている。また、ソースが端子Ｖおよび定電流回路Ｉ１２に接続されている。
定電流回路Ｉ１２は、例えばカレントミラー回路などのＭＯＳトランジスタによって構成される定電流回路であり、ＭＯＳトランジスタＭ１２のソースおよび端子Ｖから一定の電流を接地電位に流している。
ＭＯＳトランジスタＭ１３は、例えばｎチャンネル型のＭＯＳトランジスタであり、ドレインが端子ＡおよびＭＯＳトランジスタＭ１１のソースに接続され、ゲートが同相帰還端子ＣＭに接続されている。また、ソースが接地電位に接続されている。
【００３２】
次に上述した構成を有する増幅回路の動作について説明する。
【００３３】
図２のＭＯＳトランジスタＭ１１は、ゲート接地による電流バッファ回路を構成しており、ソース電流に応じたドレイン電流が出力される。したがって、例えば同相帰還端子ＣＭに印加される一定の電圧によってＭＯＳトランジスタＭ１３のドレインに一定の電流ｉ１３が流れ、さらに端子Ａから電流ｉａが流れ込んでいる場合には、ＭＯＳトランジスタＭ１１のドレイン電流は（ｉ１３−ｉａ）となる。このドレイン電流が、定電流回路Ｉ１１の高い出力インピーダンスによって電圧に変換されて、ＭＯＳトランジスタＭ１２のゲートに入力される。したがって、入力電流ｉａに対するＭＯＳトランジスタＭ１１のドレイン電圧のトランスインピーダンスは、定電流回路Ｉ１１の出力インピーダンスに応じた大きな値を有している。
【００３４】
端子Ａから流入する電流ｉａが増大すると、ＭＯＳトランジスタＭ１１のドレイン電流（ｉ１３−ｉａ）が減少するので、定電流回路Ｉ１１の出力インピーダンスによる電圧降下が減少し、ドレイン電圧が上昇する。逆に端子Ａから流入する電流ｉａが減少すると、ＭＯＳトランジスタＭ１１のドレイン電流（ｉ１３−ｉａ）が増大するので、定電流回路Ｉ１１の出力インピーダンスによる電圧降下が増大し、ドレイン電圧は低下する。すなわち、ＭＯＳトランジスタＭ１１のドレイン電圧は、電流ｉａが増大するときに上昇し、電流ｉａが減少するときに低下する。
【００３５】
また、ＭＯＳトランジスタＭ１２および定電流回路Ｉ１２は、ソースフォロアによる電圧バッファ回路を構成している。電圧バッファであるため電圧の利得は無いが、ＭＯＳトランジスタＭ１２のゲートに受けた信号が低い出力インピーダンスでソースから出力される。ソースフォロアによって信号の極性は反転しないので、端子Ｖの出力電圧は、端子Ａから流入する電流ｉａが増大するとき上昇し、電流ｉａが減少するときに低下する。
【００３６】
したがって、もし図７に示す負帰還回路と同様に出力端子Ｖから入力端子Ａへ帰還抵抗により電流が帰還されると、例えば出力端子Ｖの電圧上昇にともなって入力端子Ａに帰還抵抗から流入する電流が増大する場合に、この電流の増大に応じて出力端子Ｖの電圧がさらに上昇してしまう。すなわち、出力端子Ｖと入力端子Ａは同相であるので、直接帰還抵抗で接続されると正帰還になり発振を起こしてしまう。
【００３７】
図１に示す増幅回路においては、このような正帰還になることを避けるために、増幅部１ａおよび増幅部１ｂの出力から入力へ直接帰還は行なわれておらず、その代わりに、一方の増幅部の出力から他方の増幅部の入力へ帰還が行なわれている。そして、増幅部１ａおよび増幅部１ｂの入力には、それぞれ電流ｉ１および電流ｉ２が入力され、この電流に応じた電圧ｖ１および電圧ｖ２が出力されている。
【００３８】
例えば、電流ｉ１と電流ｉ２の間の差動電流が増大すると、電流ｉ１が増大することによって電圧ｖ１が増大するとともに電流ｉ２が減少することによって電圧ｖ２が減少するので、これにより、電圧ｖ１と電圧ｖ２の間の差動電圧が増大する。しかしその一方で、電圧ｖ１が増大することによって帰還抵抗Ｒf2から端子Ａ２の方向への帰還電流が増えるために電圧ｖ２の減少が抑えられ、また、電圧ｖ２が減少することによって端子Ａ１から帰還抵抗Ｒf1の方向への帰還電流が増えるために電圧ｖ１の増大も抑えられる。
また逆に、電流ｉ１と電流ｉ２の間の差動電流が減少すると、電流ｉ１が減少することによって電圧ｖ１が減少するとともに電流ｉ２が増大することによって電圧ｖ２が増大するので、これにより、電圧ｖ１と電圧ｖ２の間の差動電圧が減少する。しかしその一方で、電圧ｖ１が減少することによって端子Ａ２から帰還抵抗Ｒf2の方向への帰還電流が増えるために電圧ｖ２の増大が抑えられ、また、電圧ｖ２が増大することによって帰還抵抗Ｒf1から端子Ａ１の方向への帰還電流が増えるために電圧ｖ１の減少も抑えられる。
すなわち帰還抵抗Ｒf1および帰還抵抗Ｒf2によって、出力の差動信号が負帰還されている。
【００３９】
増幅部１ａおよび増幅部１ｂの利得は十分大きいので、負帰還の動作状態においては、増幅部１ａおよび増幅部１ｂの入力に電流がほとんど流れず、電流ｉ１は帰還抵抗Ｒf1に、電流ｉ２は帰還抵抗Ｒf2に流れる。ここで、電流ｉ１および電流ｉ２の平均が一定の電流Ｉであり、差動電流Ｉd によって電流ｉ１が（Ｉ＋Ｉd ）、電流ｉ２が（Ｉ−Ｉd ）で表されるとすると、端子Ａ１の電圧Ｖ1 および端子Ａ２の電圧Ｖ2 からの電圧降下によって、端子Ｖ１の電圧ｖ１と端子Ｖ２電圧ｖ２の間の差動電圧ｖｄは次式のように表される。
【００４０】
【数４】
ｖｄ＝ｖ１−ｖ２
＝｛Ｖ2 −（Ｉ−Ｉd ）×Ｒf1｝−｛Ｖ1 −（Ｉ＋Ｉd ）×Ｒf2｝
＝（Ｒf2−Ｒf1）×Ｉ＋（Ｒf1＋Ｒf2）×Ｉd ＋（Ｖ2 −Ｖ1 ）
・・・・（６）
【００４１】
式（１）において、電圧（Ｖ2 −Ｖ1 ）が電流Ｉd に応じて変動しないものとすると、差動電流Ｉd に対する差動電圧ｖｄのトランスインピーダンスＴＺは次式のように表される。
【００４２】
【数５】
ＴＺ ＝ ∂ｖｄ／∂Ｉd ＝ Ｒf1＋Ｒf2・・・（７）
【００４３】
ところで、抵抗Ｒ１と抵抗Ｒ２の抵抗値は、例えば等しい大きさに設定されており、この抵抗によって平均化された電圧が増幅部１ａおよび増幅部１ｂの同相帰還端子ＣＭを介してＭＯＳトランジスタＭ１３のゲートに印加されている。これらの構成は出力の同相電圧を負帰還するためのものである。
【００４４】
例えば端子Ａ１と端子Ａ２を接続し、この接続点に同相電圧を印加すると、この場合増幅部１ａの入出力間が帰還抵抗Ｒf1によって直接接続されるとともに、増幅部１ｂの入出力間が帰還抵抗Ｒf2によって直接接続されるので、各増幅部はいずれも正帰還となり、出力電圧は正または負の最大電圧で飽和してしまう。すなわち、端子Ａ１および端子Ａ２に入力される信号に同相電圧があると、同相の正帰還によって端子Ｖ１および端子Ｖ２の電圧が正または負に飽和してしまう。
【００４５】
抵抗Ｒ１、抵抗Ｒ２および各増幅部のＭＯＳトランジスタＭ１３は、出力の同相電圧を負帰還することによって、上述した同相の正帰還を相殺するための構成要素である。
例えば、端子Ｖ１および端子Ｖ２の同相電圧が上昇すると、これに応じて抵抗Ｒ１と抵抗Ｒ２の接続点の電圧も上昇し、これによりＭＯＳトランジスタＭ１３のゲート電圧が上昇する。すると、ＭＯＳトランジスタＭ１３のドレイン電流ｉ１３が増大するので、ＭＯＳトランジスタＭ１１のドレイン電流も増大し、定電流回路Ｉ１１の出力インピーダンスによる電圧降下によってＭＯＳトランジスタＭ１２のゲート電圧が低下する。これにより、各増幅部の出力電圧が低下して、端子Ｖ１および端子Ｖ２の同相電圧が低下する。
また逆に、端子Ｖ１および端子Ｖ２の同相電圧が低下すると、これに応じて抵抗Ｒ１と抵抗Ｒ２の接続点の電圧も低下し、これによりＭＯＳトランジスタＭ１３のゲート電圧が低下する。すると、ＭＯＳトランジスタＭ１３のドレイン電流ｉ１３が減少するので、ＭＯＳトランジスタＭ１１のドレイン電流も減少し、定電流回路Ｉ１１の出力インピーダンスによる電圧降下が減少するためにＭＯＳトランジスタＭ１２のゲート電圧が上昇する。これにより、各増幅部の出力電圧が上昇して、端子Ｖ１および端子Ｖ２の同相電圧が上昇する。
このような動作によって、同相の正帰還による出力電圧の飽和が防止される。
【００４６】
図３は、図１に示す増幅回路の同相信号に対する等価な２つの回路のうちの一方だけを示した図である。
図３と図２において同一の符号は同一の構成要素を示している。また、抵抗Ｒf は、図１の帰還抵抗Ｒf1または帰還抵抗Ｒf2を示している。
【００４７】
図３の回路は、図２の回路における接続関係に加えて、端子Ａと端子Ｖとの間に帰還抵抗Ｒf が接続されているとともに、ＭＯＳトランジスタＭ１３のゲートが端子Ｖに接続されている。
【００４８】
この回路は、例えば図１の回路の端子Ａ１と端子Ａ２を接続させることによって得られる。
なおこの場合、抵抗Ｒ１および抵抗Ｒ２がＭＯＳトランジスタＭ１３のゲートと端子Ｖとの間に接続されるが、ゲートのインピーダンスは抵抗Ｒ１や抵抗Ｒ２の抵抗値に比べて十分大きいので、図３の回路においてはこの抵抗Ｒ１および抵抗Ｒ２が省略されている。
【００４９】
ＭＯＳトランジスタＭ１１のソースには、入力電流ｘ、帰還抵抗Ｒf による電流ｉrfおよびＭＯＳトランジスタＭ１３による電流ｉ13が入力され、これに応じた電流がドレインに流れる。このドレイン電流と定電流回路Ｉ１１の出力インピーダンスによって発生する電圧がＭＯＳトランジスタＭ１２のゲートに入力され、このゲート電圧に応じた電圧ｙが端子Ｖに出力される。
例えば電圧ｙの増大に応じて帰還抵抗Ｒf による正帰還の電流ｉrfも増大するが、この電流ｉrfと逆極性の電流ｉ13も増大する。このように、正帰還の電流ｉrfがＭＯＳトランジスタＭ１３のドレイン電流ｉ13によって相殺されることによって、正帰還が防止される。
【００５０】
図４は、図３の回路のブロック図である。
図４のブロック図は、伝達要素ＴＥ１〜伝達要素ＴＥ３および加算点ＡＤＤにより構成されている。
【００５１】
伝達要素ＴＥ１は、図３のＭＯＳトランジスタＭ１３に対応する。電圧ｙが相互コンダクタンスμ13によって電流ｉ13に変換されて加算点ＡＤＤに入力される。
伝達要素ＴＥ２は、図３のＭＯＳトランジスタＭ１１、ＭＯＳトランジスタＭ１２、定電流回路Ｉ１１および定電流回路Ｉ１２からなる増幅回路に対応する。
加算点ＡＤＤからの電流ｘ、電流ｉrfおよび電流ｉ13は、トランスインピーダンスμ11によって電圧ｙに変換される。
伝達要素ＴＥ３は、図３の帰還抵抗Ｒｆに対応する。電圧ｙがコンダクタンスβに応じた電流ｉrfに変換されて、加算点ＡＤＤに入力される。
加算点ＡＤＤは、図３において、端子Ａ、帰還抵抗ＲｆおよびＭＯＳトランジスタＭ１３のドレインの接続点に対応する。この接続点からの電流がＭＯＳトランジスタＭ１１のソースに入力される。
【００５２】
図４に示すブロック図における入力電流ｘと出力電圧ｙとの間の伝達関数Ｔは次の式で表される。
【００５３】
【数６】
式（６）の分母において、コンダクタンスβは帰還抵抗Ｒf のコンダクタンスであり（１／Ｒf ）に等しいので、ＭＯＳトランジスタＭ１３の相互コンダクタンスμ13に比べて十分小さい。また、定電流回路Ｉ１２の出力インピーダンスにほぼ等しいトランスインピーダンスμ11は大きな値を有しているので、（１／μ11）も相互コンダクタンスμ13に比べて十分小さい。したがって、式（６）の分母において相互コンダクタンスμ13が支配的となり、伝達関数Ｔは零に近い値となる。これにより、図４のブロック図に示す系は安定となる。
【００５５】
また、図７に示す負帰還増幅回路と同様に、図１および図２に示す負帰還増幅回路の伝達関数も、寄生容量Ｃ１１および寄生容量Ｃ１２、負荷容量ＣＬのそれぞれに対応する極Ｐ１’、極Ｐ２’および極Ｐ３’を有している。極Ｐ１’、極Ｐ２’および極Ｐ３’による位相遅れが（π／４）となる周波数ｆ１’、周波数ｆ２’および周波数ｆ３’は、れぞれ次式のように表される。
【００５６】
【数７】
ｆ１’ ＝ １／（Ｒp ×Ｃ１１） ・・・・（９）
ｆ２’ ＝ １／（Ｒf ×Ｃ１２） ・・・・（１０）
ｆ３’ ＝ １／（Ｒｓ１２×ＣＬ） ・・・・（１１）
【００５７】
ただし抵抗値Ｒf は、抵抗値Ｒf1と抵抗値Ｒf2とが等しい場合の抵抗値である。また抵抗値Ｒp は、抵抗Ｒf と抵抗Ｒｓ１１が並列接続された抵抗値をであり、以下の式で表される。
【００５８】
【数８】
Ｒp ＝（Ｒf ×Ｒｓ１１）／（Ｒf ＋Ｒｓ１１） ・・・（１２）
【００５９】
抵抗値Ｒｓ１１は抵抗値Ｒf に比べて十分小さいので、抵抗値Ｒp は抵抗値Ｒｓ１１とほぼ等しい大きさを有している。よって式（９）〜式（１１）から分かるように、極Ｐ１’および極Ｐ３’が極Ｐ２’に対して高域に配置される。また、抵抗Ｒf の大きさに応じて極Ｐ２’は移動するが、極Ｐ１’および極Ｐ３’は移動しない。さらに、図２に示す増幅部の利得は主に定電流回路Ｉ１１の出力インピーダンスによって決まるが、この出力インピーダンスを可変しても極Ｐ１’〜極Ｐ３’は移動しない。
【００６０】
したがって、本発明の第１の実施形態によれば、開ループ利得や閉ループ利得を増やしても高域と低域の極が接近しないので、位相余裕を大きくすることができ、安定に負帰還できる。
また、安定に負帰還させながら開ループ利得を増大させることができるので、利得安定度や利得誤差、信号歪率、出力インピーダンスなどの性能を向上させることができる。
また、安定に負帰還させながら、大きい閉ループ利得を得ることができる。
また、安定に負帰還させながら抵抗値Ｒf を大きくできるので、消費電力を低減できる。
また、開ループ利得を増大させても高域の極が移動しないので、低域の極Ｐ２’をさらに低い周波数域に移動させる必要がない。すなわち、安定に負帰還させながら利得の周波数帯域を広くすることができる。
【００６１】
＜第２の実施形態＞
図５は、本発明に係る増幅回路の第２の実施形態を示す図である。
図５と図１において同一の符号は同一の構成要素を示している。その他、図５に示す増幅回路は、抵抗Ｒ３、増幅部２および増幅部３を有している。
増幅部２は、本発明の増幅回路における差動電流供給回路の一実施形態である。
増幅部３、抵抗Ｒ１、抵抗Ｒ２および抵抗Ｒ３は、本発明の増幅回路における同相電圧帰還回路の一実施形態である。
【００６２】
増幅部２は、差動電圧を差動電流に変換するトランスコンダクタンス増幅回路であり、入力差動電圧ｖｉを受けて、この電圧に応じた差動電流を有する電流ｉ１および電流ｉ２を増幅部１ａおよび増幅部１ｂに出力する。
増幅部１ａの入力には、増幅部２からの電流ｉ１と帰還抵抗Ｒf1に流れる電流との合成電流が入力され、この合成電流が増幅部１ａのトランスインピーダンスに応じて電圧ｖ１に変換されて、端子Ｖ１から出力されている。同様に、増幅部１ｂの入力には、増幅部２からの電流ｉ２と帰還抵抗Ｒf2に流れる電流との合成電流が入力され、この合成電流が増幅部１ｂのトランスインピーダンスに応じて電圧ｖ２に変換されて、端子Ｖ２に出力されている。
増幅部１ａの出力電圧ｖ１は、帰還抵抗Ｒf2において電流に変換されて増幅部１ｂの入力に帰還されている。また、増幅部１ｂの出力電圧ｖ２は、帰還抵抗Ｒf1において電流に変換されて増幅部１ａの入力に帰還されている。
また、増幅部１ａおよび増幅部１ｂの同相帰還端子ＣＭは、端子Ｖ１と端子Ｖ２との間に直列接続された抵抗Ｒ１と抵抗Ｒ２との接続中点に、抵抗Ｒ３を介して接続されている。
増幅部３は、端子Ｖ＋と端子Ｖ−の間の差動電圧を、出力端子Ａに流れる電流ｉ３に変換するトランスコンダクタンス増幅回路であり、端子Ｖ−が抵抗Ｒ１と抵抗Ｒ２の接続中点に接続され、端子Ｖ＋に所定の基準電圧Ｖｒｅｆが印加され、出力端子Ａが同相帰還端子ＣＭと抵抗Ｒ３の接続点に接続されている。
【００６３】
図６は、増幅部３の構成を示す回路図である。
図６に示す増幅部は、ＭＯＳトランジスタＭ３１〜ＭＯＳトランジスタＭ３５、および定電流回路Ｉ３１により構成されている。
【００６４】
ＭＯＳトランジスタＭ３１は、例えばｐチャンネル型のＭＯＳトランジスタであり、ゲートが端子Ｖ＋に接続され、ドレインがＭＯＳトランジスタＭ３３のドレインに接続されているとともに、ソースに定電流回路Ｉ３１からの電流が入力されている。
ＭＯＳトランジスタＭ３２は、例えばｐチャンネル型のＭＯＳトランジスタであり、ゲートが端子Ｖ−に接続され、ドレインがＭＯＳトランジスタＭ３４のドレインに接続されているとともに、ソースに定電流回路Ｉ３１からの電流が入力されている。
ＭＯＳトランジスタＭ３３は、例えばｎチャンネル型のＭＯＳトランジスタであり、ドレインがＭＯＳトランジスタＭ３１のドレインに接続され、ソースが接地電位に接続されているとともに、ゲートがドレインに接続されている。
ＭＯＳトランジスタＭ３４は、例えばｎチャンネル型のＭＯＳトランジスタであり、ドレインがＭＯＳトランジスタＭ３２のドレインに接続され、ソースが接地電位に接続されているとともに、ゲートがＭＯＳトランジスタＭ３３のゲートに接続されている。
ＭＯＳトランジスタＭ３５は、例えばｎチャンネル型のＭＯＳトランジスタであり、ゲートがＭＯＳトランジスタＭ３２とＭＯＳトランジスタＭ３４のドレインの接続中点に接続され、ソースが接地電位に接続されているとともに、ドレインが端子Ａに接続されている。
定電流回路Ｉ３１は、例えばＭＯＳトランジスタなどによって構成されるカレントミラー回路であり、電源電圧Ｖｃｃから一定の電流をＭＯＳトランジスタＭ３１およびＭＯＳトランジスタＭ３２のソースへ出力している。
【００６５】
上述した構成を有する増幅回路の動作について説明する。
【００６６】
図５に示す増幅回路は、図１に示す増幅回路の端子Ａ１および端子Ａ２に増幅部２を縦続接続し、入力差動電圧ｖｉに応じた差動電圧ｖｏを端子Ｖ１と端子Ｖ２との間に発生させる電圧入出力型の差動増幅回路である。
差動電圧ｖｉに対する差動電圧ｖｏの利得は、増幅部２の相互コンダクタンスｇｍおよび式（７）から、次式のように表される。
【００６７】
【数９】
ｖｏ／ｖｉ ＝ ｇｍ×（Ｒf1＋Ｒf2） ・・・（１３）
【００６８】
また図５において、増幅部３、抵抗Ｒ１、抵抗Ｒ２および抵抗Ｒ３は、出力の同相電圧を帰還させる回路を構成している。図１における同相電圧の帰還回路との違いは、同相電圧が所定の基準電圧Ｖｒｅｆと等しくなるように制御されることにある。
【００６９】
ＭＯＳトランジスタＭ３１およびＭＯＳトランジスタＭ３２のソースがともに定電流回路Ｉ３１に接続されているので、ＭＯＳトランジスタＭ３１のドレイン電流ｉ３１とＭＯＳトランジスタＭ３２のドレイン電流ｉ３２の和は、定電流回路Ｉ３１の出力電流に等しくなる。また、ＭＯＳトランジスタＭ３３とＭＯＳトランジスタＭ３４はカレントミラー回路を構成しているので、ドレイン電流ｉ３１とドレイン電流ｉ３２とが等しくなるように、ＭＯＳトランジスタＭ３４のドレイン−ソース間抵抗が変化する。
【００７０】
端子Ｖ＋の電圧が端子Ｖ−の電圧より高くなると、ＭＯＳトランジスタＭ３１のゲート−ソース間電圧が小さくなってドレイン電流ｉ３１が減少するとともに、ドレイン電流ｉ３２が増加する。ＭＯＳトランジスタＭ３４のドレイン−ソース間抵抗はドレイン電流ｉ３１とドレイン電流ｉ３２が近づく方向に変化するために大きくなり、これによりＭＯＳトランジスタＭ３５のゲート電圧が上昇して、出力電流ｉ３が増大する。
また逆に、端子Ｖ＋の電圧が端子Ｖ−の電圧より低くなると、ＭＯＳトランジスタＭ３１のゲート−ソース間電圧が大きくなってドレイン電流ｉ３１が増大するとともに、ドレイン電流ｉ３２が減少する。ＭＯＳトランジスタＭ３４のドレイン−ソース間抵抗はドレイン電流ｉ３１とドレイン電流ｉ３２が近づく方向に変化するために小さくなり、これによりＭＯＳトランジスタＭ３５のゲート電圧が低下して、出力電流ｉ３が減少する。
【００７１】
したがって、抵抗Ｒ１と抵抗Ｒ２の接続中点から検出される同相電圧が基準電圧Ｖｒｅｆより小さい場合には、端子Ｖ＋の電圧が端子Ｖ−の電圧より高くなるので出力電流ｉ３が増大し、抵抗Ｒ３による電圧降下が増大して同相帰還端子ＣＭの電圧が低下する。これにより、増幅部１ａおよび増幅部１ｂの出力電圧が共に上昇して、同相電圧が大きくなる。
また逆に、抵抗Ｒ１と抵抗Ｒ２の接続中点から検出される同相電圧が基準電圧Ｖｒｅｆより大きい場合には、端子Ｖ＋の電圧が端子Ｖ−の電圧より低くなるので出力電流ｉ３が減少し、抵抗Ｒ３による電圧降下が減少して同相帰還端子ＣＭの電圧が上昇する。これにより、増幅部１ａおよび増幅部１ｂの出力電圧が共に低下して、同相電圧が小さくなる。
このような負帰還の制御が行われることによって、抵抗Ｒ１と抵抗Ｒ２の接続中点における同相電圧が、基準電圧Ｖｒｅｆと等しくなるように制御される。
【００７２】
以上説明したように、本発明の第２の実施形態によれば、第１の実施形態において説明した増幅回路の入力側に適当なトランスコンダクタンス増幅回路を接続させることによって、電圧入出力型の差動増幅回路を構成できる。これにより、電流のみならず電圧の入力信号も増幅させることができる。
加えて、入力側のトランスコンダクタンス増幅回路が十分に広帯域であれば、第１の実施形態における効果と同様に、開ループ利得や閉ループ利得を大きくさせながら周波数帯域を広くできる電圧入出力型の差動増幅回路を構成させることができる。
【００７３】
また、本発明の第２の実施形態によれば、出力の同相電圧が所定の電圧と等しくなるように制御できる。これにより、増幅回路が出力する同相電圧を、出力に接続される他の回路のバイアスに合わせて任意に設定することができる。
【００７４】
なお、本発明において使用されるトランジスタはＭＯＳトランジスタに限定されるものではなく、例えばバイポーラトランジスタ等の他のトランジスタを適用させることも可能である。
【００７５】
【発明の効果】
本発明の増幅回路によれば、開ループ利得を増やしても低域と高域の極が接近しないので、安定に負帰還させながら大きな開ループ利得を有ることができる。
また、低域の極を低い周波数域に移動させずに開ループ利得を増やしても安定に負帰還できるので、利得の周波数帯域を広くすることができる。
【図面の簡単な説明】
【図１】本発明に係る増幅回路の第１の実施形態を示す回路図である。
【図２】増幅部１ａおよび増幅部１ｂの構成を示す回路図である。
【図３】図１に示す増幅回路の同相信号に対する等価な２つの回路のうちの一方だけを示した図である。
【図４】図３の回路のブロック図である。
【図５】本発明に係る増幅回路の第２の実施形態を示す図である。
【図６】増幅部３の構成を示す回路図である。
【図７】従来の負帰還増幅回路の基本的な構成を示す回路図である。
【符号の説明】
１ａ，１ｂ，２，３…増幅部、Ｒf ，Ｒf1，Ｒf2，Ｒ１，Ｒ２，Ｒ３，Ｒｓ１１，Ｒｓ１２，Ｒｓ１０１…抵抗、Ｃ１１，Ｃ１２，Ｃ１０１，Ｃ１０２…キャパシタ、Ｍ１１〜Ｍ１３，Ｍ３１〜Ｍ３５，Ｍ１０１，Ｍ１０２…ＭＯＳトランジスタ、Ｉ１１，Ｉ１２，Ｉ３１，Ｉ１０１，Ｉ１０２…定電流回路。
Claims (5)
- 第１の電流と第２の電流との差動電流に応じた差動電圧である第１の電圧と第２の電圧とを出力するための増幅回路であって、
上記第２の電圧に応じた第１の帰還電流を出力する第１の電流帰還回路と、
上記第１の電流と上記第１の帰還電流との第１の合成電流を入力し、当該第１の合成電流に応じた第３の電流を出力する第１の電流バッファ回路と、
上記第３の電流に応じた上記第１の電圧を出力する第１の電圧出力回路と、
上記第１の電圧に応じた第２の帰還電流を出力する第２の電流帰還回路と、
上記第２の電流と上記第２の帰還電流との第２の合成電流を入力し、当該第２の合成電流に応じた第４の電流を出力する第２の電流バッファ回路と、
上記第４の電流に応じた上記第２の電圧を出力する第２の電圧出力回路と、
上記第１の電圧と上記第２の電圧との同相電圧に応じた同相電圧帰還信号を出力する同相電圧帰還回路と、
上記同相電圧帰還信号に応じた第５の電流を上記第１の電流バッファ回路に供給する第１の電流供給回路と、
上記同相電圧帰還信号に応じた第６の電流を上記第２の電流バッファ回路に供給する第２の電流供給回路と、
を有する増幅回路。 - 上記第１の電圧出力回路は、上記第３の電流に応じた第３の電圧を発生する第１の負荷回路と、上記第３の電圧に応じた上記第１の電圧を出力する第１の電圧バッファ回路とを有し、
上記第２の電圧出力回路は、上記第４の電流に応じた第４の電圧を発生する第２の負荷回路と、上記第４の電圧に応じた上記第２の電圧を出力する第２の電圧バッファ回路とを有する、
請求項１に記載の増幅回路。 - 上記第１及び第２の電流帰還回路はそれぞれ抵抗素子を有し、
上記第１及び第２の電流バッファ回路はそれぞれ制御端子が固定電位に接続されたトランジスタを有し、
上記第１及び第２の負荷回路はそれぞれ電流を供給する電流源を有し、
上記第１及び第２の電圧バッファ回路はそれぞれソースフォロア又はエミッタフォロアを構成するトランジスタを有する、
請求項２に記載の増幅回路。 - 上記同相電圧帰還回路は上記第１の電圧の供給端子と上記第２の電圧の供給端子との間に直列接続された抵抗素子を有し、
上記第１及び第２の電流供給回路はそれぞれ制御端子に上記同相電圧帰還信号を入力するトランジスタを有する、
請求項１乃至３の何れかに記載の増幅回路。 - 入力信号に応じた差動電流を生成して上記第１及び第２の電流として供給する差動電流供給回路を有する、請求項１乃至４の何れかに記載の増幅回路。
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