WO2005050834A1 - Ａｍ中間周波可変利得増幅回路、可変利得増幅回路及びその半導体集積回路 - Google Patents

Ａｍ中間周波可変利得増幅回路、可変利得増幅回路及びその半導体集積回路 Download PDF

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Hiroshi Katsunaga
Hiroshi Miyagi
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Kabushiki Kaisha Toyota Jidoshokki
Niigata Seimitsu Co., Ltd.
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    • H03G1/0029—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier using FETs

Definitions

  • AM intermediate frequency variable gain amplifier circuit variable gain amplifier circuit, and semiconductor device thereof
  • the present invention relates to a variable gain amplifier circuit for amplifying an AM intermediate frequency signal, a variable gain amplifier circuit, and a semiconductor integrated circuit on which the variable gain amplifier circuit is mounted.
  • Variable gain amplifiers that control gain according to changes in the level of an input signal are known.
  • Patent Document 1 discloses that a variable resistance means comprising a diode is connected between emitter terminals of transistors constituting a differential amplifier so that a current flowing through the variable resistance means is proportional to an index of a control input. The circuit to be controlled is described.
  • Patent Document 2 describes a circuit that controls the gain by changing the resistance value of a variable resistor to which two output currents of a differential amplifier circuit are input.
  • FIG. 4 shows an example of a variable gain amplifier circuit that controls the gain by changing the current flowing through the MOS transistor of the differential amplifier circuit.
  • the variable gain amplifier circuit 10 includes a current source 11, a p-channel MOS transistor 12 having a gate supplied with a control voltage for controlling the gain, a p-channel MOS transistor 13 having a gate supplied with a control reference voltage, and It consists of four p-channel MOS transistors 14 and 17 for differentially amplifying the input signal and its inverted signal, and resistors Rl and R2 connected to the drains of the p-channel MOS transistors 14 and 17 and the other end grounded. Have been.
  • variable gain amplifier circuit 40 in Fig. 4 changes the gain of the amplifier circuit by controlling the current flowing through the p-channel MOS transistor 12.
  • variable gain amplification circuit 10 of FIG. 4 Next, the operation of the variable gain amplification circuit 10 of FIG. 4 will be described with reference to FIGS.
  • FIG. 5 (b) shows the relationship between the control currents Iddl and Idd2 flowing through the p-channel MOS transistors 12 and 13 and the control voltage, where the vertical axis represents the control currents Iddl and Idd2 and the horizontal axis represents Represents the control voltage.
  • Va At a certain control voltage Va,
  • the drain current (control current) Iddl and Idd2 of the P-channel MOS transistor 12 are equal, the drain current Iddl of the P-channel MOS transistor 12 increases as the control voltage decreases, and the drain current Idd2 of the p-channel M ⁇ S transistor 13 increases. Decrease.
  • a control voltage for increasing Iddl is applied from a circuit (not shown) to the gate of the 3 ⁇ 4channel M3 ⁇ 4S transistor 12.
  • Iddl increases, the drain current Idl of the p-channel MOS transistor 14 increases, Idd2 supplied with current from the same current source 11 decreases, and the drain current Id4 of the p-channel MOS transistor 17 decreases. I do.
  • FIG. 5 (c) shows the gain of the variable gain amplifier circuit of FIG. 4 on the vertical axis and the control voltage on the horizontal axis. When the input signal level decreases and the control voltage decreases, the gain increases. It can be seen that is controlled to increase.
  • FIG. 5A shows the signal level of the input signal on the vertical axis and the control voltage on the horizontal axis.
  • the current source 11 of the variable gain amplifying circuit 10 in FIG. 4 is constituted by a MOS transistor
  • a MOS transistor constituting the current source 11 is connected between the power supply VDD and the ground.
  • At least three MOS transistors 12 or 13 and MOS transistors 14, 15, 16 or 17 for signal amplification are connected in series, and the power supply voltage VDD is at least three times the operating voltage of the MOS transistors. Voltage is required. Therefore, there is a problem that the variable gain amplifier circuit 10 of FIG. 4 cannot be operated with a low power supply voltage.
  • variable gain amplifier circuit 20 as shown in FIG. 6 has been considered.
  • This variable gain amplifier circuit 20 controls the gain by changing the current of the current mirror circuit. It is intended to be. 6, the same parts as those of the circuit of FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted.
  • the variable gain amplifying circuit 20 of FIG. 6 includes n-channel MOS transistors 21, 22, instead of the p-channel MOS transistors 12 and 13 and the p-channel MOS transistors 14 and 17 for controlling the gain of FIG. It uses a current mirror circuit composed of 23 and 24 power sources, p-channel MOS transistors 25 and 26, and n-channel MS transistors 14 'and 17'.
  • n-channel MOS transistors 14 ′-17 ′ The operation of the n-channel MOS transistors 14 ′-17 ′ is basically the same as that of the p-channel MOS transistors 14-17 in FIG.
  • the drain current of the p-channel MOS transistor 25 increases, and the drain current of the p-channel M ⁇ S transistor 26 increases. Decrease.
  • a current force proportional to the drain current of the p-channel MOS transistor 25 flows into the drain of the channel MOS transistors 21 and 22, and a current proportional to the drain current of the p-channel MOS transistor 26 is applied to the n-channel MOS transistors 23 and 24. Flow to drain.
  • Patent document 1 Japanese Patent Application Laid-Open No. 5-29856 (FIG. 1)
  • Patent Document 2 JP-A-7-122950 (FIG. 1)
  • variable gain amplifier circuit 20 in FIG. 6 uses a larger number of M ⁇ S transistors than the variable gain amplifier circuit 10 in FIG.
  • M ⁇ S transistors the variable gain amplifier circuit 10 in FIG.
  • An object of the present invention is to provide a variable gain amplifier circuit that can be used at a low power supply voltage and has little noise generated inside the circuit. Another object is to operate a field effect transistor for controlling a gain of a variable gain amplifier circuit in an unsaturated region.
  • the AM intermediate frequency variable gain amplifying circuit according to the present invention includes a first and a second field effect transistor for differentially amplifying an input signal and an inverted input signal obtained by inverting the input signal; A third transistor connected between the source of the transistor and the source of the second field-effect transistor, and having a gate supplied with a control voltage for controlling the differential amplification gain of the first and second field-effect transistors. And a bias circuit for applying a DC bias voltage for operating the third field effect transistor in an unsaturated region.
  • the bias circuit includes at least a fourth field effect transistor having a source connected to the power supply and a gate connected to the drain.
  • the output voltage of the bias circuit is kept substantially constant at the drain-source voltage of the field-effect transistor. Can be suppressed.
  • the third field effect transistor can always be operated in the non-saturation region, so that the distortion of the output signal of the variable gain amplifier circuit can be reduced.
  • the third field effect transistor of the bias circuit can be constituted by a transistor having the same characteristics as the third field effect transistor for gain control, the third field effect transistor may be affected by temperature changes, variations in the characteristics of the field effect transistor, and the like. The effect of bias point fluctuation can be reduced.
  • the first and second field-effect transistors correspond to the p-channel MOS transistors 33 and 34 in FIG. 3
  • the third field-effect transistor corresponds to the p-channel MOS transistor 35
  • the fourth The field effect transistor corresponds to the p-channel MS transistor 46.
  • the bias circuit includes at least a fourth field-effect transistor having a source connected to a power supply and a gate connected to a drain, and a bias circuit connected in series to the fourth field-effect transistor. And a fifth field-effect transistor having a gate connected to the drain.
  • the bias circuit can be composed of a field effect transistor in the path and a field effect transistor having the same characteristics as the first and second field effect transistors, the bias circuit can be formed due to temperature changes, variations in the characteristics of the field effect transistor, and the like. The effect of point fluctuation can be reduced.
  • the fourth and fifth field-effect transistors correspond to the p-channel MS transistors 46 and 47 in FIG.
  • a resistor is connected in parallel with the third field-effect transistor.
  • the variable gain amplifying circuit comprises: first and second field effect transistors for differentially amplifying an input signal and an inverted input signal obtained by inverting the input signal; and the first field effect transistor. And a third terminal connected between a source of the second field-effect transistor and a source of the second field-effect transistor, and having a gate supplied with a control voltage for controlling a differential amplification gain of the first and second field-effect transistors.
  • a bias comprising a field-effect transistor and at least a fourth field-effect transistor having a source connected to the power supply and a gate connected to the drain, and supplying a DC bias voltage for operating the third field-effect transistor in an unsaturated region; And a circuit.
  • variable gain amplifier circuit that can operate at a low power supply voltage and has little noise generated inside the circuit.
  • the output voltage of the noise circuit is kept almost constant at the voltage between the drain and source of the field effect transistor, so that the fluctuation of the bias voltage can be suppressed.
  • the third field effect transistor can always be operated in the non-saturation region, so that the distortion of the output signal of the variable gain amplifier circuit can be reduced.
  • the fourth field-effect transistor of the bias circuit with a transistor having substantially the same characteristics as the third field-effect transistor for gain control, temperature changes, variations in transistor characteristics, and the like can be achieved. Can suppress the influence of the fluctuation of the bias point.
  • an AM intermediate frequency variable gain amplifier circuit that can operate at a low power supply voltage and has low noise in a low frequency band generated inside the circuit.
  • a variable gain amplifier circuit that can operate with a low power supply voltage, generates less noise inside the circuit, and has less fluctuation in bias point can be realized. By reducing the fluctuation of the bias point, the signal distortion in the variable gain amplifier circuit can be reduced.
  • FIG. 1 is a circuit diagram of an AM intermediate frequency variable gain amplifier circuit according to a first embodiment.
  • FIG. 2 is a diagram showing characteristics of a drain current of a p-channel MS transistor.
  • FIG. 3 is a circuit diagram of a variable gain amplifier circuit according to a second embodiment.
  • FIG. 4 is a circuit diagram of a conventional variable gain amplifier circuit.
  • FIG. 5 is an explanatory diagram of an input level, a control current, and a gain.
  • FIG. 6 is a circuit diagram of a conventional variable gain amplifier circuit.
  • FIG. 1 is a circuit diagram of an AM intermediate frequency variable gain amplifier circuit 30 of the AM receiver according to the first embodiment of the present invention.
  • the variable gain amplifier circuit described below is formed on a semiconductor circuit substrate by a CMOS process that can manufacture p-channel and n-channel MS transistors.
  • each of the current sources 31 and 32 is connected to the power supply VDD, and the other end is connected to the sources of p-channel MOS transistors (field effect transistors) 33 and 34.
  • the current sources 31 and 32 are configured by, for example, a current mirror circuit.
  • the p-channel M 33S transistors 33 and 34 constitute a differential amplifying circuit, and the intermediate frequency signals Vinp and Vinn of the AM signal having a 180 ° phase difference are input to each gate.
  • the drains of the p-channel MOS transistors 33 and 34 are connected to resistors R5 and R6, respectively, and the other ends of the resistors R5 and R6 are grounded.
  • the difference voltage between the drain voltages Voutl and Vout2 of the p-channel MOS transistors 33 and 34 becomes the output voltage of the AM intermediate frequency variable gain amplifier 30.
  • the resistor R7 and the p-channel MOS transistor 35 are connected in parallel.
  • the control voltage VCTL for controlling the gain is input to the gate of the p-channel MOS transistor 35.
  • a circuit that outputs the control voltage VCTL detects the output voltage of the AM intermediate frequency variable gain amplifier circuit 30 and performs control to decrease the gain when the output voltage increases. Outputs the voltage VCTL and increases the gain when the output voltage decreases It outputs such a control voltage VCTL.
  • the AM intermediate frequency variable gain amplifier circuit 30 of the first embodiment operates the p-channel MOS transistor 35 in the non-saturation region and changes the gate voltage VG to control the current flowing through the p-channel MOS transistor 35. are doing.
  • FIG. 2 is a diagram showing the relationship between the drain current ID and the drain-source voltage VDS when the gate-source voltage VGS of a p-channel MOS transistor is changed.
  • the vertical axis in FIG. 2 shows the drain current ID
  • the horizontal axis shows the drain-source voltage VDS.
  • the resistance between the drain and source of the MS transistor in the unsaturated region can be expressed as VDSZID. Therefore, by changing the gate voltage VGS, the resistance value between the drain and the source of the p-channel MOS transistor 35 can be changed, and the drain current ID can be controlled.
  • the resistance between the drain and the source decreases.
  • the input signal Vinp is larger than the source voltage VS1 including the signal voltage amplified by the p-channel MOS transistor 33 and the source voltage VS2 including the signal voltage of the p-channel MOS transistor 34, the current source 31 The current flowing into the p-channel MOS transistor 34 through the transistor 35 increases.
  • the current sources 31 and 32 each have a constant current Is that is a p-channel M ⁇ S transistor 33, 34
  • the drain current Id2 of the transistor 34 increases
  • one z voltage Voutl of the differential amplifier circuit decreases, and the other voltage Vout2 increases.
  • the difference voltage between the drain voltage Voutl of the p-channel MOS transistor 33 and the drain voltage Vout2 of the p-channel MOS transistor 34 decreases, and the gain of the AM intermediate frequency variable gain amplifier circuit 30 decreases.
  • a control voltage VCTL that reduces the gate voltage VG of the p-channel M ⁇ S transistor is applied.
  • the gate voltage VG decreases, the resistance value between the drain and the source increases, and the current flowing from the current source 31 to the p-channel MOS transistor 34 through the p-channel MS transistor 35 decreases.
  • the drain current Idl of the p-channel MOS transistor 33 increases by the reduced amount. Then, the drain current Id2 of the p-channel MOS transistor 34 also decreases by an amount corresponding to the decrease in the current of the p-channel MOS transistor 35.
  • the drain voltage V out1 of one p-channel MOS transistor 33 of the differential amplifier circuit increases, and the drain voltage Vout 2 of the other p-channel MOS transistor 34 decreases.
  • the difference voltage between the drain voltage Voutl and the drain voltage Vout2 increases, and the gain of the AM intermediate frequency variable gain amplifier circuit 30 increases.
  • the p-channel MOS transistor 35 is operated in the non-saturation region and its gate voltage VG is controlled to change the gain of the AM intermediate frequency variable gain amplifier circuit 30. Can be done.
  • the AM intermediate frequency variable gain amplifying circuit 30 according to the first embodiment can be used at a low power supply voltage because the number of MOS transistors connected between the power supply and the ground can be reduced, and the number of transistors can be reduced. Since it is possible, low-frequency noise generated inside the circuit can be reduced.
  • FIG. 3 is a circuit diagram of the variable gain amplifier circuit 40 according to the second embodiment of the present invention.
  • the same parts as those of the circuit of FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • a voltage obtained by dividing the power supply voltage VDD with a resistor is supplied as a bias voltage of the p-channel MOS transistor 35 for controlling the gain. For example, when the power supply voltage rises, the bias voltage increases,
  • the maximum value of the drain-source voltage VDS of the MOS transistor 35 may enter the saturation region.
  • the maximum value of the drain-source voltage VDS of the p-channel MOS transistor 35 enters the saturation region, the signal distortion increases.
  • the second embodiment aims at reducing signal distortion caused by fluctuations in the power supply voltage of the bias circuit and the like.
  • p-channel MOS transistors 41, 42, 43 and current source 44 are current mirror circuits, and this current mirror circuit corresponds to current sources 31 and 32 in FIG.
  • a current source 44 is connected to the drain of the p-channel MS transistor 41, and the other end of the current source 44 is grounded.
  • the drain currents of the p-channel M ⁇ S transistors 42 and 43 are proportional to the drain current of the p-channel M ⁇ S transistor 41.
  • the drain current of the p-channel MOS transistor 41 becomes equal to the output current of the current source 44.
  • the drain and the gate are connected.
  • It comprises two p-channel MOS transistors 46, 47 and a resistor R8 connected in parallel with the p-channel MOS transistors 46, 47.
  • the source of the p-channel MOS transistor 46 and one end of the resistor R8 are connected to the power supply VDD and are p-connected.
  • the drain of the p-channel MOS transistor 47 and the other end of the resistor R8 are connected to the gate G1 of the p-channel MOS transistor 35.
  • the bias circuit 48 of the p-channel MOS transistors 33 and 34 of the differential amplifier circuit includes two p-channel MOS transistors 49 and 50 connected in series, each having a drain and a gate connected thereto. ? Hara 51, resistance R9, R10 and power.
  • the source of the p-channel MOS transistor 49 is connected to the power supply voltage VDD, and the drain of the p-channel MOS transistor 49 is connected to the source of the p-channel MOS transistor 50.
  • the drain of the p-channel MS transistor 50 is connected to the resistors R9 and R10 and the current source 51.
  • the other end of the resistor R9 is connected to the gate of the p-channel MS transistor 33, and the other end of the resistor R10 is connected to the gate of the p-channel MS transistor 34.
  • the other end of the current source 51 is grounded.
  • the input signal Vinp and its inverted signal Vinn are I'm working.
  • variable gain amplifier circuit 40 having the above configuration.
  • the operation of controlling the gain by changing the resistance of the p-channel MOS transistor 35 in response to the change in the amplitude of the input signal V i and the amplitude of Vinn is the same as the circuit of FIG. The operation will be mainly described.
  • the p-channel MOS transistors 46 and 47 of the bias circuit 45 are short-circuited, the p-channel MOS transistors 46 and 47 are connected to the gate of the p-channel M ⁇ S transistor 35 with respect to the power supply voltage VDD.
  • the voltage applied is about twice the voltage between the drain and source of the p-channel MS transistor.
  • the gate voltage VG of the p-channel MOS transistor becomes a substantially constant voltage determined by the drain-source voltage of the p-channel MOS transistors 46 and 47.
  • the gate voltage VG of the p-channel MOS transistor 35 from fluctuating due to the fluctuation of the power supply voltage VDD. Therefore, the fluctuation of the bias voltage causes the difference between the voltages obtained by amplifying the input signals Vinp and Vinn. It is possible to prevent the maximum value of the voltage (the voltage VDS between Sl and S2 of the p-channel MOS transistor 35) from entering the saturation region. Thereby, distortion of the output signal of the differential amplifier circuit can be reduced.
  • the p-channel MOS transistors 46 and 47 for supplying the bias voltage are constituted by the p-channel MOS transistors 35 for gain control and the transistors having the same characteristics as the p-channel MOS transistors 42 and 43 of the current mirror circuit. Therefore, variations in transistor characteristics and temperature characteristics can be made uniform. As a result, the influence of the fluctuation of the bias point due to the characteristic variation and the temperature change can be reduced.
  • the bias circuit 48 of the p-channel M ⁇ S transistors 33 and 34 is a transistor having the same characteristics as the p-channel M 33S transistors 33 and 34 to which the bias voltage is supplied, similarly to the bias circuit 45 described above. Make up and make.
  • the p-channel MOS transistors 49 and 50 for supplying the bias voltage have the same characteristics as the ⁇ -channel MOS transistors 33 and 34 of the differential amplifier circuit and the p-channel MOS transistors 42 and 43 of the current mirror circuit. Since they are composed of transistors, they can have uniform characteristics and temperature characteristics of those transistors. As a result, it is possible to suppress the influence of the fluctuation of the bias point due to the characteristic variation and the temperature change.
  • the present invention is not limited to the above-described embodiment, and may be configured as follows, for example.
  • variable gain amplifier circuits are configured by P-channel M ⁇ S transistors, n-channel MOS transistors or both p-channel and n-channel MOS transistors may be used.
  • the bias circuit 45 is not limited to a circuit including two p-channel MOS transistors 46 and 47 and a resistor R8, but may be configured by one M ⁇ S transistor. It is okay to use two or more MOS transistors depending on the configuration of the previous circuit. Further, a PN junction may be used in the M ⁇ S transistor.
  • the present invention is not limited to the AM intermediate frequency variable gain amplifier circuit of a radio, but can be applied to variable gain amplifier circuits of various circuits.

Landscapes

  • Control Of Amplification And Gain Control (AREA)
  • Amplifiers (AREA)

Abstract

　本発明の課題は、低い電源電圧で使用でき、回路内部で発生するノイズの少ない可変利得増幅回路を提供することである。差動増幅回路を構成する２個のＭＯＳトランジスタのソース間には第３のＭＯＳトランジスタが接続され、第３のＭＯＳトランジスタのゲートには、第３のＭＯＳトランジスタを非飽和領域で動作させる直流バイアス電圧が供給されている。ＡＭ可変利得増幅回路の出力電圧が増加すると、第３のＭＯＳトランジスタのソース・ドレイン間の抵抗を小さくするような制御電圧が与えられ、ＡＭ中間周波可変利得増幅回路の利得が小さくなる。

Description

明 細 書
AM中間周波可変利得増幅回路、可変利得増幅回路及びその半導体集 技術分野
[0001] 本発明は、 AM中間周波信号を増幅する可変利得増幅回路、可変利得増幅回路 及びその可変利得増幅回路が搭載された半導体集積回路に関する。
背景技術
[0002] 入力信号のレベルの変化に応じて利得を制御する可変利得増幅器が知られてい る。可変増幅器の一例として、特許文献 1には、差動増幅器を構成するトランジスタ のェミッタ端子間にダイオードからなる可変抵抗手段を接続し、この可変抵抗手段に 流れる電流を制御入力の指数に比例するように制御する回路について記載されてい る。
[0003] また、特許文献 2には、差動増幅回路の 2つの出力電流が入力される可変抵抗の 抵抗値を変化させて利得を制御する回路について記載されている。
図 4は、差動増幅回路の MOSトランジスタに流れる電流を変化させて利得を制御 する可変利得増幅回路の例を示す。
[0004] 可変利得増幅回路 10は、電流源 11と、利得を制御するための制御電圧がゲート に与えられる pチャネル MOSトランジスタ 12と、制御基準電圧がゲートに与えられる p チャネル MOSトランジスタ 13と，入力信号とその反転信号を差動増幅する 4個の pチ ャネル MOSトランジスタ 14一 17と、 pチャネル MOSトランジスタ 14, 17のドレインに 接続され、他端が接地された抵抗 Rl , R2とで構成されている。
[0005] 図 4の可変利得増幅回路 40は、 pチャネル MOSトランジスタ 12に流れる電流を制 御することで、増幅回路の利得を変化させてレ、る。
次に、図 4の可変利得増幅回 10の動作を、図 5 (a)—（c)を参照して説明する。
[0006] 図 5 (b)は、 pチャネル MOSトランジスタ 12, 13に流れる制御電流 Iddl, Idd2と制 御電圧との関係を示したものであり、縦軸は制御電流 Iddl, Idd2を、横軸は制御電 圧を表している。 [0007] ある制御電圧 Vaのとき、
タ 13のドレイン電流（制御電流） Iddl、 Idd2が等しくなるとすると、それより制御電圧 が減少するにつれて Pチャネル MOSトランジスタ 12のドレイン電流 Iddlが増加し、 p チャネル M〇Sトランジスタ 13のドレイン電流 Idd2が減少する。
[0008] 入力信号レベルが低いときには、図示しない回路から Iddlを増加させる制御電圧 力 ¾チャネル M〇Sトランジスタ 12のゲートに与えられる。 Iddlが増加すると、 pチヤネ ル MOSトランジスタ 14のドレイン電流 Idlが増加し、同じ電流源 11から電流が供給さ れている Idd2が減少して、 pチャネル M〇Sトランジスタ 17のドレイン電流 Id4が減少 する。
[0009] 抵抗 Rl， R2には、それぞれドレイン電流 Idl、 Id2と信号レベルに比例した電流が 流れるので、抵抗 R1と抵抗 R2との出力電圧の差が増加し、利得可変増幅回路 10の 利得が増加する。
[0010] 図 5 (c)は、縦軸に図 4の可変利得増幅回路の利得を、横軸に制御電圧を表したも のであり、入力信号レベルが低下して制御電圧が減少すると、利得が増加するように 制御されていることが分かる。
[0011] 図 5 (a)は、縦軸に入力信号の信号レベルを、横軸に制御電圧を表したものであり 、入力信号のレベルが増大すると、制御電圧が増加し、入力信号のレベルが減少す ると、制御電圧が減少するように制御される。
[0012] ところで、図 4の可変利得増幅回路 10の電流源 11が MOSトランジスタで構成され ていると考えると、電源 VDDと接地間には、電流源 11を構成する MOSトランジスタと 、利得制御用の MOSトランジスタ 12または 13と、信号増幅用の MOSトランジスタ 14 、 15, 16または 17が、少なくとも 3個直列に接続されることになり、電源電圧 VDDは、 MOSトランジスタの動作電圧の 3倍以上の電圧が必要となる。そのため、低い電源 電圧で図 4の可変利得増幅回路 10を動作させることができないという問題点があつ た。
[0013] そのような問題点を解決するために、例えば、図 6に示すような可変利得増幅回路 20が考えられている。
この可変利得増幅回路 20は、カレントミラー回路の電流を変化させて利得を制御 するようにしたものである。図 6において、図 4の回路と同じ部分には、同じ符号を付 けてそれらの説明は省略する。
[0014] 図 6の可変利得増幅回路 20は、図 4の利得を制御する pチャネル MOSトランジスタ 12及び 13と pチャネル M〇Sトランジスタ 14一 17の代わりに、 nチャネル MOSトラン ジスタ 21， 22, 23, 24力、らなるカレントミラー回路と、 pチヤ才ヽノレ MOSトランジスタ 25 , 26と nチャネル M〇Sトランジスタ 14'一 17'を用いたものである。
[0015] nチャネル M〇Sトランジスタ 14'一 17'の動作は、基本的には、図 4の pチャネル M OSトランジスタ 14一 17と同じである。
可変利得増幅回路 20は、 pチャネル MOSトランジスタ 25のゲートに与えられる制 御電圧が変化すると、例えば、 pチャネル M〇Sトランジスタ 25のドレイン電流が増加 し、 pチャネル M〇Sトランジスタ 26のドレイン電流が減少する。 pチャネル M〇Sトラン ジスタ 25のドレイン電流に比例した電流力 チャネル MOSトランジスタ 21， 22のドレ インに流れ、 pチャネル MOSトランジスタ 26のドレイン電流に比例した電流が nチヤネ ル MOSトランジスタ 23, 24のドレインに流れる。
[0016] 従って、 pチャネル MOSトランジスタ 25のドレイン電流を制御することにより、 nチヤ ネル MOSトランジスタ 14'及び 16と nチャネル MOSトランジスタ 15'及び 17'のドレ イン電圧の電圧差を変化させ、可変利得増幅回路 20の利得を制御することができる 特許文献 1 :特開平 5-29856号公報（図 1)
特許文献 2：特開平 7-122950号公報（図 1)
発明の開示
[0017] し力、しながら、図 6の可変利得増幅回路 20は、使用される M〇Sトランジスタの数が 、図 4の可変利得増幅回路 10に比べて多いので、回路内部で発生するノイズが増加 するという問題点があった。特に AM中間周波信号を増幅する可変利得増幅回路で は、低域でのノイズを減らすことが必要である。
[0018] 本発明の課題は、低い電源電圧で使用でき、回路内部で発生するノイズの少ない 可変利得増幅回路を提供することである。また、他の課題は、可変利得増幅回路の 利得制御用の電界効果トランジスタを非飽和領域で動作させることである。 [0019] 本発明の AM中間周波可変利得増幅回路は、入力信号と該入力信号を反転させ た反転入力信号を差動増幅する第 1及び第 2の電界効果トランジスタと、前記第 1の 電界効果トランジスタのソースと、前記第 2の電界効果トランジスタのソースとの間に 接続され、ゲートに前記第 1及び第 2の電界効果トランジスタの差動増幅利得を制御 するための制御電圧が与えられる第 3の電界効果トランジスタと、前記第 3の電界効 果トランジスタを非飽和領域で動作させる直流バイアス電圧を与えるバイアス回路と を有する。
[0020] この発明によれば、低い電源電圧で動作でき、かつ回路内部で発生する低域のノ ィズの少ない AM中間周波可変利得増幅回路及び MOS集積回路を実現できる。 上記の発明において、前記バイアス回路は、少なくとも、ソースが電源に接続され、 ゲートがドレインに接続された第 4の電界効果トランジスタからなる。
[0021] このように構成することで、例えば、電源電圧が変動した場合でも、バイアス回路の 出力電圧は電界効果トランジスタのドレイン 'ソース間電圧でほぼ一定に保たれるの で、バイアス電圧の変動を抑制できる。これにより、第 3の電界効果トランジスタを常に 非飽和領域で動作させることができるので、可変利得増幅回路の出力信号の歪みを 少なくできる。さらに、バイアス回路の第 3の電界効果トランジスタを、利得制御用の 第 3の電界効果トランジスタと同じ特性を有するトランジスタで構成することができるの で、温度変化、電界効果トランジスタの特性のばらつき等によるバイアス点の変動の 影響を少なくできる。
[0022] 例えば、第 1及び第 2の電界効果トランジスタは、図 3の pチャネル MOSトランジスタ 33, 34に対応し、第 3の電界効果トランジスタは、 pチャネル MOSトランジスタ 35に 対応し、第 4の電界効果トランジスタは、 pチャネル M〇Sトランジスタ 46に対応する。
[0023] 上記の発明において、前記バイアス回路は、少なくとも、ソースが電源に接続され、 ゲートがドレインに接続された第 4の電界効果トランジスタと、該第 4の電界効果トラン ジスタに直列に接続され、ゲートがドレインに接続された第 5の電界効果トランジスタ とからなる。
[0024] このように構成することで、例えば、電界効果トランジスタで構成される定電流回路 力 第 1及び第 2の電界効果トランジスタに電流が供給されている場合に、定電流回 路の電界効果トランジスタと、第 1及び第 2の電界効果トランジスタと同じ特性を有す る電界効果トランジスタでバイアス回路を構成することができるので、温度変化、電界 効果トランジスタの特性のばらつき等によるバイアス点の変動の影響を少なくできる。
[0025] 例えば、第 4及び第 5の電界効果トランジスタは、図 3の pチャネル M〇Sトランジスタ 46及び 47に対応する。
上記の発明において、前記第 3の電界効果トランジスタと並列に抵抗を接続する。
[0026] 本発明の可変利得増幅回路は、入力信号と該入力信号を反転させた反転入力信 号を差動増幅する第 1及び第 2の電界効果トランジスタと、前記第 1の電界効果トラン ジスタのソースと、前記第 2の電界効果トランジスタのソースとの間に接続され、ゲート に前記第 1及び第 2の電界効果トランジスタの差動増幅利得を制御するための制御 電圧が与えられる第 3の電界効果トランジスタと、少なくとも、ソースが電源に接続され 、ゲートがドレインに接続され、前記第 3の電界効果トランジスタを非飽和領域で動作 させる直流バイアス電圧を供給する第 4の電界効果トランジスタからなるバイアス回路 とを備える。
[0027] この発明によれば、低い電源電圧で動作でき、かつ回路内部で発生するノイズの 少ない可変利得増幅回路を実現できる。
また、電源電圧が変動した場合でも、ノくィァス回路の出力電圧は電界効果トランジ スタのドレイン 'ソース間電圧でほぼ一定に保たれるので、バイアス電圧の変動を抑 制できる。これにより、第 3の電界効果トランジスタを常に非飽和領域で動作させるこ とができるので、可変利得増幅回路の出力信号の歪みを小さくできる。
[0028] さらに、バイアス回路の第 4の電界効果トランジスタを、利得制御用の第 3の電界効 果トランジスタとほぼ同じ特性を有するトランジスタで構成することで、温度変化、トラ ンジスタの特性のばらつき等によるバイアス点の変動の影響を抑制できる。
[0029] 本発明によれば、低い電源電圧で動作でき、かつ回路内部で発生する低域のノィ ズの少ない AM中間周波可変利得増幅回路を実現できる。また、低い電源電圧で動 作でき、回路内部で発生するノイズが少なぐかつバイアス点の変動の少ない可変利 得増幅回路を実現できる。バイアス点の変動を少なくすることで、可変利得増幅回路 における信号の歪みを小さくできる。 図面の簡単な説明
[0030] [図 1]第 1の実施の形態の AM中間周波可変利得増幅回路の回路図である。
[図 2]pチャネル M〇Sトランジスタのドレイン電流の特性を示す図である。
[図 3]第 2の実施の形態の可変利得増幅回路の回路図である。
[図 4]従来の可変利得増幅回路の回路図である。
[図 5]入力レベル、制御電流及び利得の説明図である。
[図 6]従来の可変利得増幅回路の回路図である。
発明を実施するための最良の形態
[0031] 以下、本発明の実施の形態を図面を参照して説明する。図 1は、本発明の第 1の実 施の形態の AM受信機の AM中間周波可変利得増幅回路 30の回路図である。以下 に述べる可変利得増幅回路は、 pチャネルと nチャネル M〇Sトランジスタを製造でき る CMOSプロセスにより半導体回路基板上に形成される。
[0032] 図 1において、電流源 31， 32は、一端が電源 VDDに接続され、他端が pチャネル MOSトランジスタ（電界効果トランジスタ） 33， 34のソースに接続されている。電流源 31 , 32は、例えば、カレントミラー回路で構成される。
[0033] pチャネル M〇Sトランジスタ 33， 34は差動増幅回路を構成しており、それぞれのゲ ートに 180度位相の異なる AM信号の中間周波信号 Vinp、 Vinnが入力する。 pチヤ ネル MOSトランジスタ 33, 34のドレインには、それぞれ抵抗 R5， R6が接続され、抵 抗 R5, R6の他端は接地されている。 pチャネル MOSトランジスタ 33, 34のドレイン 電圧 Voutl、 Vout2の差電圧が、 AM中間周波可変利得増幅回路 30の出力電圧と なる。 の間には、抵抗 R7と pチャネル MOSトランジスタ 35が並列に接続されている。この p チャネル MOSトランジスタ 35のゲートには、利得を制御するための制御電圧 VCTL が入力する。
[0035] なお、図示していないが制御電圧 VCTLを出力する回路は、 AM中間周波可変利 得増幅回路 30の出力電圧を検出し、出力電圧が増加したときには、利得を減少させ るような制御電圧 VCTLを出力し、出力電圧が減少したときには、利得を増加させる ような制御電圧 VCTLを出力する。
[0036] 次に、以上のような構成の AM中間周波可変利得増幅回路 30の動作を説明する。
この第 1の実施の形態の AM中間周波可変利得増幅回路 30は、 pチャネル MOSト ランジスタ 35を非飽和領域で動作させ、そのゲート電圧 VGを変化させて pチャネル MOSトランジスタ 35に流れる電流を制御している。
[0037] 図 2は、 pチャネル MOSトランジスタのゲート'ソース間電圧 VGSを変化させたときの ドレイン電流 IDとドレイン 'ソース間電圧 VDSとの関係を示す図である。
図 2の縦軸は、ドレイン電流 IDを、横軸はドレイン 'ソース間電圧 VDSを示している。 非飽和領域の M〇Sトランジスタのドレイン 'ソース間の抵抗は VDSZIDで表すことが できる。従って、ゲート電圧 VGSを変化させることで、 pチャネル MOSトランジスタ 35 のドレイン 'ソース間の抵抗値を変化させ、ドレイン電流 IDを制御することができる。
[0038] 今、 AM中間周波可変利得増幅回路 30の利得がある値に制御されているときに、 入力信号 Vinpの振幅が増加し、 AM中間周波可変利得増幅回路 30の出力電圧 (V outl— Vout2)が増大すると、 pチャネル MOSトランジスタ 35のゲートに、ゲート.ソー ス間電圧 VGSを順バイアス方向に増加させる制御電圧 VCTLが与えられる。
[0039] pチャネル MOSトランジスタ 35のゲート電圧 VGが順バイアス方向に増加すると、ド レイン'ソース間の抵抗値が減少する。このとき、入力信号 Vinpを pチャネル MOSトラ ンジスタ 33で増幅した信号電圧を含むソース電圧 VS1力 pチャネル MOSトランジス タ 34の信号電圧を含むソース電圧 VS2より大きいとすると、電流源 31から pチャネル MOSトランジスタ 35を通って pチャネル MOSトランジスタ 34に流れ込む電流が増加 する。
[0040] 電流源 31と 32力らは、それぞれ一定電流 Isが pチャネル M〇Sトランジスタ 33、 34
Figure imgf000009_0001
。そして、 電流の増
ジスタ 34のドレイン電流 Id2が増加する
[0041] その結果、差動増幅回路の一方 z電圧 V outlが減少し、他方 電圧 Vout2が増加す る。これにより、 pチャネル MOSトランジスタ 33のドレイン電圧 Voutlと、 pチャネル M OSトランジスタ 34のドレイン電圧 Vout2との差電圧が減少し、 AM中間周波可変利 得増幅回路 30の利得が小さくなる。
[0042] 他方、入力信号 Vinpの振幅が小さくなり、 AM中間周波可変利得増幅回路 30の出 力電圧が減少すると、 pチャネル M〇Sトランジスタのゲート電圧 VGを小さくするような 制御電圧 VCTLが与えられる。ゲート電圧 VGが小さくなると、ドレイン 'ソース間の抵 抗値が大きくなり、電流源 31から pチャネル M〇Sトランジスタ 35を通って pチャネル MOSトランジスタ 34に流れ込む電流が減少する。
[0043] pチャネル M〇Sトランジスタ 35に流れる電流が減少すると、その減少分だけ pチヤ ネル MOSトランジスタ 33のドレイン電流 Idlが増加する。そして、 pチャネル M〇Sトラ ンジスタ 35の電流の減少分だけ、 pチャネル MOSトランジスタ 34のドレイン電流 Id2 も減少する。
[0044] その結果、差動増幅回路の一方の pチャネル MOSトランジスタ 33のドレイン電圧 V outlが増加し、他方の pチャネル MOSトランジスタ 34のドレイン電圧 Vout2が減少す る。これにより、ドレイン電圧 Voutlとドレイン電圧 Vout2との差電圧が大きくなり、 AM 中間周波可変利得増幅回路 30の利得が大きくなる。
[0045] 上述した第 1の実施の形態によれば、 pチャネル MOSトランジスタ 35を非飽和領域 で動作させ、そのゲート電圧 VGを制御することで、 AM中間周波可変利得増幅回路 30の利得を変化させることができる。
[0046] この第 1の実施の形態の AM中間周波可変利得増幅回路 30は、電源と接地間に 接続する MOSトランジスタの段数を少なくできるので、低い電源電圧で使用でき、か つトランジスタ数を少なくできるので回路内部で発生する低域のノイズを減らすことが できる。
[0047] 次に、図 3は、本発明の第 2の実施の形態の可変利得増幅回路 40の回路図である 。以下の説明では、図 1の回路と同じ部分には同じ符号を付けてそれらの説明は省 略する。
図 1の AM中間周波可変利得増幅回路 30において、利得を制御する pチャネル M OSトランジスタ 35のバイアス電圧として、電源電圧 VDDを抵抗で分圧した電圧を供 給した場合、例えば、電源電圧が上昇すると、バイアス電圧が大きくなり、 Pチャネル
MOSトランジスタ 35のドレイン 'ソース間電圧 VDSの最大値が飽和領域に入ってしま う可能性がある。 pチャネル MOSトランジスタ 35のドレイン 'ソース間電圧 VDSの最大 値が飽和領域に入ると、信号の歪みが大きくなる。第 2の実施の形態は、バイアス回 路の電源電圧の変動等により生じる信号の歪みを小さくすることを目的としている。
[0048] 図 3において、 pチャネル MOSトランジスタ 41 , 42, 43及び電流源 44は、カレントミ ラー回路であり、このカレントミラー回路は、図 1の電流源 31， 32に対応する。
[0049] pチャネル M〇Sトランジスタ 41のドレインには電流源 44が接続され、その電流源 4 4の他端は接地されてレ、る。 pチャネル M〇Sトランジスタ 42及び 43のドレイン電流は 、 pチャネル M〇Sトランジスタ 41のドレイン電流に比例した電流となる。 pチャネル M OSトランジスタ 41のドレイン電流は、電流源 44の出力電流と等しくなる。
[0050] pチャネル M〇Sトランジスタ 35のバイアス回路 45は、ドレインとゲートが接続された
2個の pチャネル MOSトランジスタ 46, 47と、その pチャネル MOSトランジスタ 46, 4 7と並列に接続された抵抗 R8とからなる。
[0051] pチャネル MOSトランジスタ 46のソースと抵抗 R8の一端は電源 VDDに接続され、 p 接続されている。また、 pチャネル MOSトランジスタ 47のドレインと抵抗 R8の他端は p チャネル MOSトランジスタ 35のゲート G1に接続されている。
[0052] 差動増幅回路の pチャネル MOSトランジスタ 33及び 34のバイアス回路 48は、それ ぞれドレインとゲートが接続され、直列に接続された 2個の pチャネル MOSトランジス タ 49, 50と、電流 ?原51と、抵抗 R9, R10と力らなる。
[0053] pチャネル M〇Sトランジスタ 49のソースは電源電圧 VDDに接続され、 pチャネル M OSトランジスタ 49のドレインは、 pチャネル M〇Sトランジスタ 50のソースと接続されて いる。また、 pチャネル M〇Sトランジスタ 50のドレインは、抵抗 R9, R10と電流源 51 に接続されている。抵抗 R9の他端は pチャネル M〇Sトランジスタ 33のゲートに接続 され、抵抗 R10の他端は pチャネル M〇Sトランジスタ 34のゲートに接続されている。 電流源 51の他端は接地されている。また、入力信号 Vinpとその反転信号 Vinnは、そ 力している。
[0054] 次に、以上のような構成の可変利得増幅回路 40の動作を説明する。入力信号 V i叩、 Vinnの振幅の変化に対して、 pチャネル MOSトランジスタ 35の抵抗値を変化さ せて利得を制御する動作は、図 1の回路と同じであるのでバイアス回路 45及び 48の 動作を主に説明する。
[0055] バイアス回路 45の pチャネル MOSトランジスタ 46， 47は、それぞれのゲートとドレイ ンが短絡されているので、電源電圧 VDDを基準としたときに、 pチャネル M〇Sトラン ジスタ 35のゲートには、 pチャネル M〇Sトランジスタのドレイン 'ソース間電圧の約 2 倍の電圧が印加される。
[0056] これにより、電源電圧 VDDが変動しても、 pチャネル MOSトランジスタのゲート電圧 VGは、 pチャネル MOSトランジスタ 46, 47のドレイン 'ソース間電圧により決まるほぼ 一定の電圧となる。
[0057] 従って、電源電圧 VDDの変動により、 pチャネル MOSトランジスタ 35のゲート電圧 VGが変動するのを防止できるので、バイアス電圧が変動することにより、入力信号 V inp、 Vinnを増幅した電圧の差電圧の最大値（pチャネル MOSトランジスタ 35の Sl、 S2間の電圧 VDS)が飽和領域に入るのを防止することができる。これにより、差動増 幅回路の出力信号の歪みを小さくできる。
[0058] さらに、バイアス電圧を供給する pチャネル MOSトランジスタ 46, 47を、利得制御 用の pチャネル MOSトランジスタ 35と、カレントミラー回路の pチャネル MOSトランジ スタ 42, 43と同じ特性を有するトランジスタで構成しているので、トランジスタの特性 のバラツキや温度特性を揃えることができる。これにより、特性のバラツキや温度変化 によるバイアス点の変動の影響を少なくできる。
[0059] pチャネル M〇Sトランジスタ 33及び 34のバイアス回路 48も上述したバイアス回路 4 5と同様に、バイアス電圧の供給先である pチャネル M〇Sトランジスタ 33及び 34と同 じ特性のトランジスタで構成してレ、る。
[0060] これにより、 ρチャネル MOSトランジスタ 33， 34のゲートには、 pチャネル M〇Sトラ ンジスタのドレイン 'ソース間電圧により決まるほぼ一定の電圧が印加されるので、バ ィァス電圧の変動を小さくできる。 [0061] さらに、バイアス電圧を供給する pチャネル MOSトランジスタ 49, 50を、差動増幅 回路の ρチャネル MOSトランジス 33, 34と、カレントミラー回路の pチャネル MOSトラ ンジスタ 42, 43と同じ特性を有するトランジスタで構成しているので、それらのトラン ジスタの特性のバラツキや温度特性を揃えることができる。これにより、特性のバラッ キゃ温度変化によるバイアス点の変動の影響を抑制できる。
[0062] 本発明は、上述した実施の形態に限らず、例えば、以下のように構成しても良い。
可変利得増幅回路を全て Pチャネル M〇Sトランジスタにより構成した場合について 説明したが、 nチャネル MOSトランジスタ、あるいは pチャネルと nチャネル MOSトラ ンジスタの両方を用いても良い。
[0063] バイアス回路 45は、 2個の pチャネル MOSトランジスタ 46, 47と抵抗 R8力、らなる回 路に限らず、 1個の M〇Sトランジスタで構成しても良いし、バイアス電圧の供給先の 回路の構成に応じて 2個以上の MOSトランジスタを使用しても良レ、。また、 M〇Sトラ ンジスタではぐ PN接合を用いても良い。
[0064] 本発明は、ラジオの AM中間周波可変利得増幅回路に限らず、種々の回路の可変 利得増幅回路に適用できる。

Claims

請求の範囲
[1] 入力信号と該入力信号を反転させた反転入力信号を差動増幅する第 1及び第 2の 電界効果トランジスタと、
前記第 1の電界効果トランジスタのソースと、前記第 2の電界効果トランジスタのソー スとの間に接続され、ゲートに前記第 1及び第 2の電界効果トランジスタの差動増幅 利得を制御するための制御電圧が与えられる第 3の電界効果トランジスタと、 前記第 3の電界効果トランジスタを非飽和領域で動作させる直流バイアス電圧を与 えるバイアス回路とを有する AM中間周波可変利得増幅回路。
[2] 前記バイアス回路は、少なくとも、ソースが電源に接続され、ゲートがドレインに接続 された第 4の電界効果トランジスタからなる請求項 1記載の AM中間周波可変利得増 幅回路。
[3] 前記バイアス回路は、少なくとも、ソースが電源に接続され、ゲートがドレインに接続 された第 4の電界効果トランジスタと、該第 4の電界効果トランジスタに直列に接続さ れ、ゲートがドレインと接続された第 5の電界効果トランジスタとからなる請求項 1記載 の AM中間周波可変利得増幅回路。
[4] 前記第 3の電界効果トランジスタと並列に抵抗を接続した請求項 1， 2または 3記載 の AM中間周波可変利得増幅回路。
[5] 入力信号と該入力信号を反転させた反転入力信号を差動増幅する第 1及び第 2の 電界効果トランジスタと、
前記第 1の電界効果トランジスタのソースと、前記第 2の電界効果トランジスタのソー スとの間に接続され、ゲートに前記第 1及び第 2の電界効果トランジスタの差動増幅 利得を制御するための制御電圧が与えられる第 3の電界効果トランジスタと、 少なくとも、ソースが電源に接続され、ゲートがドレインに接続され、前記第 3の電界 効果トランジスタを非飽和領域で動作させる直流バイアス電圧を供給する第 4の電界 効果トランジスタからなるバイアス回路とを備える可変利得増幅回路。
[6] 前記バイアス回路は、前記第 4の電界効果トランジスタに直列に接続され、ゲートが ドレインと接続された第 5の電界効果トランジスタを有する請求項 5記載の可変利得 増幅回路。
[7] 前記第 1及び第 2の MOSトランジスタのソースに一定電流を供給する定電流回路 を有する請求項 5記載の可変利得増幅回路。
[8] 入力信号と該入力信号を反転させた反転入力信号を差動増幅する第 1及び第 2の 電界効果トランジスタと、
前記第 1の電界効果トランジスタのソースの一方と、前記第 2の電界効果トランジス タのソースとの間に接続され、ゲートに前記第 1及び第 2の電界効果トランジスタの差 動増幅利得を制御するための制御電圧が与えられる第 3の電界効果トランジスタと、 少なくとも、ソースが電源に接続され、ゲートがドレインに接続された第 4の電界効 果トランジスタを有し、前記第 3の電界効果トランジスタを非飽和領域で動作させる直 流バイアス電圧を供給する第 1のバイアス回路と、
少なくとも、ソースが電源に接続され、ゲートがドレインに接続された第 5の電界効 果トランジスタを有し、前記第 1及び第 2の電界効果トランジスタに直流バイアス電圧 を供給する第 2のバイアス回路とを備える可変利得増幅回路。
[9] 入力信号と該入力信号を反転させた反転入力信号を差動増幅する第 1及び第 2の
MOSトランジスタと、
前記第 1の MOSトランジスタのソースと、前記第 2の MOSトランジスタのソースとの 間に接続され、ゲートに前記第 1及び第 2の MOSトランジスタの差動増幅利得を制 御するための制御電圧が与えられる第 3の MOSトランジスタと、
ソースが電源に接続され、ゲートがドレインに接続され、前記第 3の MOSトランジス タを非飽和領域で動作させる直流バイアス電圧を供給する第 4の MOSトランジスタ 力 なるバイアス回路とで構成される可変利得増幅回路を CMOSプロセスにより半 導体回路基板上に形成した半導体集積回路。
[10] 電流源と、
前記電流源の出力とソースが接続された第 1及び第 2の M〇Sトランジスタと、 前記第 1の M〇Sトランジスタのソースと、前記第 2の M〇Sトランジスタのソースとの 間に接続され、ゲートに前記第 1及び第 2の M〇Sトランジスタの差動増幅利得を制 御するための制御電圧が与えられる第 3の M〇Sトランジスタと、
ソースが電源に接続され、ゲートがドレインに接続された第 4の MOSトランジスタと、 該第 4の MOSトランジスタに直列に接続され、ゲートがドレインと接続された第 5の M OSトランジスタとからなり、前記第 3の MOSトランジスタを非飽和領域で動作させる 直流バイアス電圧を供給するバイアス回路とにより構成される可変利得増幅回路を、 CMOSプロセスにより半導体回路基板上に形成した半導体集積回路。
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