JPH05335848A - バイアス電圧供給回路 - Google Patents
バイアス電圧供給回路Info
- Publication number
- JPH05335848A JPH05335848A JP4170120A JP17012092A JPH05335848A JP H05335848 A JPH05335848 A JP H05335848A JP 4170120 A JP4170120 A JP 4170120A JP 17012092 A JP17012092 A JP 17012092A JP H05335848 A JPH05335848 A JP H05335848A
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- JP
- Japan
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- bias
- transistor
- bias voltage
- output
- bias circuit
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- Pending
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Abstract
(57)【要約】
【目的】 １つのバイアス回路で、数種のバイアス電圧
を複数個、同時に発生させることを目的としている。 【構成】 ディジタル入力信号１によりＮｃｈトランジ
スタ１５を制御し、該Ｎｃｈトランジスタ１５のドレイ
ン側にドレインとゲートを接続させたＰｃｈトランジス
タ１１〜１４を直列に接続し、各々のトランジスタサイ
ズ（Ｗ／Ｌ）比によってバイアス電圧を制御し、各接続
点の数だけバイアス電圧２〜５を出力させる。 【効果】 バイアス回路をオペアンプの数、あるいは必
要とされるバイアス電圧の数だけ設計する必要がなく、
チップ面積も大幅に縮小できる。
を複数個、同時に発生させることを目的としている。 【構成】 ディジタル入力信号１によりＮｃｈトランジ
スタ１５を制御し、該Ｎｃｈトランジスタ１５のドレイ
ン側にドレインとゲートを接続させたＰｃｈトランジス
タ１１〜１４を直列に接続し、各々のトランジスタサイ
ズ（Ｗ／Ｌ）比によってバイアス電圧を制御し、各接続
点の数だけバイアス電圧２〜５を出力させる。 【効果】 バイアス回路をオペアンプの数、あるいは必
要とされるバイアス電圧の数だけ設計する必要がなく、
チップ面積も大幅に縮小できる。
Description
【０００１】
【産業上の利用分野】この発明はオペアンプ，コンパレ
ータ等の回路にバイアス電圧を供給するバイアス電圧供
給回路に関するものである。
ータ等の回路にバイアス電圧を供給するバイアス電圧供
給回路に関するものである。
【０００２】
【従来の技術】図４は従来のバイアス回路およびオペア
ンプの関係を示す図である。図４において、３３，３
４，３５，３６はバイアス回路である。２１，２２，２
３，２４は上記バイアス回路出力をバイアス電圧として
受けているオペアンプである。また４１，４２，４３，
４４は各オペアンプの入力端子、４５，４６，４７，４
８は各オペアンプの出力端子である。
ンプの関係を示す図である。図４において、３３，３
４，３５，３６はバイアス回路である。２１，２２，２
３，２４は上記バイアス回路出力をバイアス電圧として
受けているオペアンプである。また４１，４２，４３，
４４は各オペアンプの入力端子、４５，４６，４７，４
８は各オペアンプの出力端子である。
【０００３】また、図５は従来のバイアス回路の一例で
あり、これは１を入力信号端子とするインバータ３１
と、その出力をゲートに接続しているＮｃｈトランジス
タ２７と、ドレインとゲートを接続させ、かつこれをＮ
ｃｈトランジスタ２７のドレインと接続しているＰｃｈ
トランジスタ２６とからなり、該両トランジスタ２６，
２７の接続点を出力１０としている。
あり、これは１を入力信号端子とするインバータ３１
と、その出力をゲートに接続しているＮｃｈトランジス
タ２７と、ドレインとゲートを接続させ、かつこれをＮ
ｃｈトランジスタ２７のドレインと接続しているＰｃｈ
トランジスタ２６とからなり、該両トランジスタ２６，
２７の接続点を出力１０としている。
【０００４】次に動作について説明する。オペアンプ，
コンパレータ等の回路には、バイアス電圧を供給するバ
イアス回路が必要とされる。このため、図４に示すよう
に、各オペアンプ２１，２２，２３，２４にはこれらが
必要とするバイアス電圧を発生させるバイアス回路３
３，３４，３５，３６が各々必要となる。
コンパレータ等の回路には、バイアス電圧を供給するバ
イアス回路が必要とされる。このため、図４に示すよう
に、各オペアンプ２１，２２，２３，２４にはこれらが
必要とするバイアス電圧を発生させるバイアス回路３
３，３４，３５，３６が各々必要となる。
【０００５】このバイアス電圧を発生させるバイアス回
路の一例が図５に示す回路であり、この回路の動作説明
を行うと、まず入力端子１より入力される信号はディジ
タル信号で、インバータ３１を通って、トランジスタ２
７を制御する。また、トランジスタ２７が入力信号１に
よってＯＮ／ＯＦＦされることにより、出力であるバイ
アス電圧１０の出力／遮断が制御される。なお、バイア
ス電圧１０はトランジスタ２６，２７のトランジスタサ
イズ（Ｗ／Ｌ）の比（Ｗはゲート幅、Ｌはゲート長）に
よって制御され、出力されている。
路の一例が図５に示す回路であり、この回路の動作説明
を行うと、まず入力端子１より入力される信号はディジ
タル信号で、インバータ３１を通って、トランジスタ２
７を制御する。また、トランジスタ２７が入力信号１に
よってＯＮ／ＯＦＦされることにより、出力であるバイ
アス電圧１０の出力／遮断が制御される。なお、バイア
ス電圧１０はトランジスタ２６，２７のトランジスタサ
イズ（Ｗ／Ｌ）の比（Ｗはゲート幅、Ｌはゲート長）に
よって制御され、出力されている。
【０００６】
【発明が解決しようとする課題】従来のバイアス回路は
以上のように構成されているので、各オペアンプに対応
した異なるバイアス回路が必要となり、ＩＣ化する場合
に面積が大きくなるという問題があった。
以上のように構成されているので、各オペアンプに対応
した異なるバイアス回路が必要となり、ＩＣ化する場合
に面積が大きくなるという問題があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、１つのバイアス回路で数種類の
バイアス電圧を複数、同時に発生することのできるバイ
アス電圧供給回路を得ることを目的としている。
ためになされたもので、１つのバイアス回路で数種類の
バイアス電圧を複数、同時に発生することのできるバイ
アス電圧供給回路を得ることを目的としている。
【０００８】
【課題を解決するための手段】この発明に係るバイアス
電圧供給回路は、ディジタル入力信号により電流を制御
するトランジスタのドレイン側またはソース側に、ゲー
トとドレインを接続させたトランジスタを複数個、直列
に接続させ、その接続点をバイアス電圧として出力させ
たものである。
電圧供給回路は、ディジタル入力信号により電流を制御
するトランジスタのドレイン側またはソース側に、ゲー
トとドレインを接続させたトランジスタを複数個、直列
に接続させ、その接続点をバイアス電圧として出力させ
たものである。
【０００９】
【作用】この発明においては、ディジタル入力信号によ
り電流を制御するトランジスタがＯＮ状態の時に、その
トランジスタのドレイン側またはソース側に縦続接続さ
せた複数のトランジスタは、各トランジスタサイズ（Ｗ
／Ｌ）比によって、各々抵抗値を持ち、各トランジスタ
間の接続点から数種のバイアス電圧を発生させる。
り電流を制御するトランジスタがＯＮ状態の時に、その
トランジスタのドレイン側またはソース側に縦続接続さ
せた複数のトランジスタは、各トランジスタサイズ（Ｗ
／Ｌ）比によって、各々抵抗値を持ち、各トランジスタ
間の接続点から数種のバイアス電圧を発生させる。
【００１０】
【実施例】図１は、この発明の一実施例によるバイアス
回路を示す。図１において、１はディジタル入力信号、
３１は入力信号１を反転させるインバータ、１５はイン
バータ３１の出力がそのゲートに接続されたＮｃｈトラ
ンジスタである。そして該Ｎｃｈトランジスタ１５のド
レイン側にソースとドレインを接続させたＰｃｈトラン
ジスタ１１，１２，１３，１４を縦続接続させ、その接
続点から各出力端子２，３，４，５を取り出し、各々バ
イアス電圧を出力させている。
回路を示す。図１において、１はディジタル入力信号、
３１は入力信号１を反転させるインバータ、１５はイン
バータ３１の出力がそのゲートに接続されたＮｃｈトラ
ンジスタである。そして該Ｎｃｈトランジスタ１５のド
レイン側にソースとドレインを接続させたＰｃｈトラン
ジスタ１１，１２，１３，１４を縦続接続させ、その接
続点から各出力端子２，３，４，５を取り出し、各々バ
イアス電圧を出力させている。
【００１１】図２は上記図１のバイアス回路を使用した
場合のバイアス回路とオペアンプの関係図である。
場合のバイアス回路とオペアンプの関係図である。
【００１２】図２において、３２は上記図１の構成にな
るバイアス回路、２１，２２，２３，２４は該バイアス
回路の出力端子２，３，４，５の出力をバイアス電圧と
して受けているオペアンプ、４１，４２，４３，４４は
オペアンプの入力信号、４５，４６，４７，４８はオペ
アンプの出力信号である。
るバイアス回路、２１，２２，２３，２４は該バイアス
回路の出力端子２，３，４，５の出力をバイアス電圧と
して受けているオペアンプ、４１，４２，４３，４４は
オペアンプの入力信号、４５，４６，４７，４８はオペ
アンプの出力信号である。
【００１３】次に上記実施例の動作を図１，２を参照し
ながら説明する。まず、入力端子１より入力された信号
がインバータ３１により反転され、Ｎｃｈトランジスタ
１５を制御（ＯＮ／ＯＦＦ）する。このＮｃｈトランジ
スタ１５がＯＮ／ＯＦＦされることにより、各バイアス
電圧は出力端子２，３，４，５より出力／遮断の制御が
なされる。一方、Ｎｃｈトランジスタ１５のドレイン側
に接続された、ドレインとゲートを接続されたＰｃｈト
ランジスタ１１，１２，１３，１４はＮｃｈトランジス
タ１５がＯＮ状態の時、各々トランジスタサイズ（Ｗ／
Ｌ）比により抵抗値を持ち、電源，グランド間で抵抗分
割を行って、各種のバイアス電圧を出力端子２，３，
４，５より出力させる。
ながら説明する。まず、入力端子１より入力された信号
がインバータ３１により反転され、Ｎｃｈトランジスタ
１５を制御（ＯＮ／ＯＦＦ）する。このＮｃｈトランジ
スタ１５がＯＮ／ＯＦＦされることにより、各バイアス
電圧は出力端子２，３，４，５より出力／遮断の制御が
なされる。一方、Ｎｃｈトランジスタ１５のドレイン側
に接続された、ドレインとゲートを接続されたＰｃｈト
ランジスタ１１，１２，１３，１４はＮｃｈトランジス
タ１５がＯＮ状態の時、各々トランジスタサイズ（Ｗ／
Ｌ）比により抵抗値を持ち、電源，グランド間で抵抗分
割を行って、各種のバイアス電圧を出力端子２，３，
４，５より出力させる。
【００１４】図２において、上記動作を行うバイアス回
路３２を用いると、該バイアス回路３２の出力端子２，
３，４，５より４種のバイアス電圧が出力され、各オペ
アンプ２１，２２，２３，２４に入力される。つまり、
４つのオペアンプ２１，２２，２３，２４に対し、１つ
のバイアス回路３２で独立した複数のバイアス電圧を発
生させることができることとなる。
路３２を用いると、該バイアス回路３２の出力端子２，
３，４，５より４種のバイアス電圧が出力され、各オペ
アンプ２１，２２，２３，２４に入力される。つまり、
４つのオペアンプ２１，２２，２３，２４に対し、１つ
のバイアス回路３２で独立した複数のバイアス電圧を発
生させることができることとなる。
【００１５】実施例２．なお、上記実施例では、縦続接
続させた複数のトランジスタをＰｃｈトランジスタで、
各トランジスタを流れる電流の制御をＮｃｈトランジス
タで実現したが、前者をＮｃｈトランジスタで、後者を
Ｐｃｈトランジスタで実現させることも可能である。こ
のようにした本発明の実施例２を図３に示す。本実施例
２では電流制御用のトランジスタ１６は実施例１と異な
り、電源側に接続されているが、その動作，効果は実施
例１と同様である。
続させた複数のトランジスタをＰｃｈトランジスタで、
各トランジスタを流れる電流の制御をＮｃｈトランジス
タで実現したが、前者をＮｃｈトランジスタで、後者を
Ｐｃｈトランジスタで実現させることも可能である。こ
のようにした本発明の実施例２を図３に示す。本実施例
２では電流制御用のトランジスタ１６は実施例１と異な
り、電源側に接続されているが、その動作，効果は実施
例１と同様である。
【００１６】
【発明の効果】以上のように、この発明によれば、ディ
ジタル入力信号により電流を制御するトランジスタのド
レイン側またはソース側に、ゲートとドレインを接続さ
せたトランジスタを複数個、直列に接続させ、その接続
点をバイアス電圧として出力させることにより、１つの
バイアス回路から複数種類のバイアス電圧を同時に複数
発生させることを可能としたので、バイアス回路を複数
作成する必要がなく、チップ面積を大幅に縮小できると
いう効果がある。
ジタル入力信号により電流を制御するトランジスタのド
レイン側またはソース側に、ゲートとドレインを接続さ
せたトランジスタを複数個、直列に接続させ、その接続
点をバイアス電圧として出力させることにより、１つの
バイアス回路から複数種類のバイアス電圧を同時に複数
発生させることを可能としたので、バイアス回路を複数
作成する必要がなく、チップ面積を大幅に縮小できると
いう効果がある。
【図１】この発明の実施例１によるバイアス回路を示す
回路図である。
回路図である。
【図２】この発明の実施例１によるバイアス回路を使用
した場合のオペアンプとの関係図である。
した場合のオペアンプとの関係図である。
【図３】この発明の実施例２によるバイアス回路を示す
回路図である。
回路図である。
【図４】従来のバイアス回路を使用した場合のオペアン
プとの関係図である。
プとの関係図である。
【図５】従来のバイアス回路を示す回路図である。
１ 入力端子 １１ Ｐｃｈトランジスタ １２ Ｐｃｈトランジスタ １３ Ｐｃｈトランジスタ １４ Ｐｃｈトランジスタ １５ Ｎｃｈトランジスタ ３１ インバータ １６ Ｐｃｈトランジスタ １７ Ｎｃｈトランジスタ １８ Ｎｃｈトランジスタ １９ Ｎｃｈトランジスタ ２０ Ｎｃｈトランジスタ ３２ バイアス回路 ４１ オペアンプの入力端子 ４２ オペアンプの入力端子 ４３ オペアンプの入力端子 ４４ オペアンプの入力端子 ４５ オペアンプの出力端子 ４６ オペアンプの出力端子 ４７ オペアンプの出力端子 ４８ オペアンプの出力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【実施例】図１は、この発明の一実施例によるバイアス
回路を示す。図１において、１はディジタル入力信号、
３１は入力信号１を反転させるインバータ、１５はイン
バータ３１の出力がそのゲートに接続されたＮｃｈトラ
ンジスタである。そして該Ｎｃｈトランジスタ１５のド
レイン側にゲートとドレインを接続させたＰｃｈトラン
ジスタ１１，１２，１３，１４を縦続接続させ、その接
続点から各出力端子２，３，４，５を取り出し、各々バ
イアス電圧を出力させている。
回路を示す。図１において、１はディジタル入力信号、
３１は入力信号１を反転させるインバータ、１５はイン
バータ３１の出力がそのゲートに接続されたＮｃｈトラ
ンジスタである。そして該Ｎｃｈトランジスタ１５のド
レイン側にゲートとドレインを接続させたＰｃｈトラン
ジスタ１１，１２，１３，１４を縦続接続させ、その接
続点から各出力端子２，３，４，５を取り出し、各々バ
イアス電圧を出力させている。
Claims (1)
- 【請求項１】 相互に縦続接続され、それぞれゲートと
ドレインを接続した複数のＭＯＳトランジスタと、 上記複数のＭＯＳトランジスタの相互の接続点からとり
だされた複数の電圧出力端子と、 上記複数のＭＯＳトランジスタを流れる電流を制御する
ディジタル入力信号により電流を制御する制御用トラン
ジスタとを備えたことを特徴とするバイアス電圧供給回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4170120A JPH05335848A (ja) | 1992-06-03 | 1992-06-03 | バイアス電圧供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4170120A JPH05335848A (ja) | 1992-06-03 | 1992-06-03 | バイアス電圧供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335848A true JPH05335848A (ja) | 1993-12-17 |
Family
ID=15899016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4170120A Pending JPH05335848A (ja) | 1992-06-03 | 1992-06-03 | バイアス電圧供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005050834A1 (ja) * | 2003-11-19 | 2005-06-02 | Kabushiki Kaisha Toyota Jidoshokki | Ａｍ中間周波可変利得増幅回路、可変利得増幅回路及びその半導体集積回路 |
-
1992
- 1992-06-03 JP JP4170120A patent/JPH05335848A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005050834A1 (ja) * | 2003-11-19 | 2005-06-02 | Kabushiki Kaisha Toyota Jidoshokki | Ａｍ中間周波可変利得増幅回路、可変利得増幅回路及びその半導体集積回路 |
| US7443240B2 (en) | 2003-11-19 | 2008-10-28 | Kabushiki Kaisha Toyota Jidoshokki | AM intermediate frequency variable gain amplifier circuit, variable gain amplifier circuit and its semiconductor integrated circuit |
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