JPS63288512A - アナログ電圧比較器 - Google Patents
アナログ電圧比較器Info
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- JPS63288512A JPS63288512A JP63113425A JP11342588A JPS63288512A JP S63288512 A JPS63288512 A JP S63288512A JP 63113425 A JP63113425 A JP 63113425A JP 11342588 A JP11342588 A JP 11342588A JP S63288512 A JPS63288512 A JP S63288512A
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- JP
- Japan
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- transistor
- inverter
- voltage
- gate
- drain
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- 238000010586 diagram Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ電圧比較器、特にＮＭＯ８回路を用い
たアナログ電圧比較器に関する。
たアナログ電圧比較器に関する。
ＮＭＯ８回路は高速、高回路密度の特性を有しそれ故高
速のディジタル応用に有用である。アナログ電圧比較器
は、２つのアナログ電圧を比較し、どちらの電圧が大き
いかを決定し、ディジタル結果を与えるので、高速ディ
ジタル応用に有用である。しかし、ＮＭＯ８トランジス
タはゲインが低く、電圧範囲が限定され、また相補型Ｐ
ＭＯ８）ランジスタは利用できないので、ＮＭＯ８技術
とともに用いるのに適したアナログ電圧比較器を形成す
ることは困難であった。従来のＮＭＯ８アナログ電圧比
較器は、多ステージ差動増幅器と複合レベルシフト回路
を用いて形成していたが、応答時間が長かった。また、
従来の比較器は別個の電源が必要であった。結局、従来
のものでは、アナログ比較用に用いたときには効率が悪
く、低速であった。
速のディジタル応用に有用である。アナログ電圧比較器
は、２つのアナログ電圧を比較し、どちらの電圧が大き
いかを決定し、ディジタル結果を与えるので、高速ディ
ジタル応用に有用である。しかし、ＮＭＯ８トランジス
タはゲインが低く、電圧範囲が限定され、また相補型Ｐ
ＭＯ８）ランジスタは利用できないので、ＮＭＯ８技術
とともに用いるのに適したアナログ電圧比較器を形成す
ることは困難であった。従来のＮＭＯ８アナログ電圧比
較器は、多ステージ差動増幅器と複合レベルシフト回路
を用いて形成していたが、応答時間が長かった。また、
従来の比較器は別個の電源が必要であった。結局、従来
のものでは、アナログ比較用に用いたときには効率が悪
く、低速であった。
本発明の実施例によれば、ＮＭＯＳインバータの第１縦
続接続対は、アナログ入力電圧に応答し、スイッチング
しきい値電圧に従ってデジタル出力を発生する。このス
イッチングしきい値電圧は第１縦続接続対に整合した第
２の整合縦続接続ＮＭＯＳインバータ対によって、基準
電圧入力によって制御される。生じる出力電圧は、基準
電圧と入力電圧との関係に依存し、ＮＭＯ８バッチから
のパラメータ変化や、広範囲の動作状態にわたる温度変
化には依存しない。本発明によるＮＭＯＳアナログ電圧
比較器は効率が良く、高速で、非常に安定している。
続接続対は、アナログ入力電圧に応答し、スイッチング
しきい値電圧に従ってデジタル出力を発生する。このス
イッチングしきい値電圧は第１縦続接続対に整合した第
２の整合縦続接続ＮＭＯＳインバータ対によって、基準
電圧入力によって制御される。生じる出力電圧は、基準
電圧と入力電圧との関係に依存し、ＮＭＯ８バッチから
のパラメータ変化や、広範囲の動作状態にわたる温度変
化には依存しない。本発明によるＮＭＯＳアナログ電圧
比較器は効率が良く、高速で、非常に安定している。
第１図は、本発明の一実施例によるアナログ比較器の概
略図であり、第１の縦続接続インバータ対と、これに整
合した第２の縦続接続インバータ対より構成される。第
１の縦続接続インバータ対は、第１のインバータである
、デプレッション型トランジスタ７とエンハンスメント
型トランジスタ３の直列回路と、第２のインバータであ
る。デプレッション型トランジスタ８とエンハンスメン
ト型トランジスタ４の直列回路とからなる。トランジス
タ８のゲートおよびソースはトランジスタ４のドレイン
に接続される。トランジスタ８のドレインは電源電圧Ｖ
ｏｔ＋に接続され、トランジスタ４のソースは接地され
る。この構成は普通のインバータである。
略図であり、第１の縦続接続インバータ対と、これに整
合した第２の縦続接続インバータ対より構成される。第
１の縦続接続インバータ対は、第１のインバータである
、デプレッション型トランジスタ７とエンハンスメント
型トランジスタ３の直列回路と、第２のインバータであ
る。デプレッション型トランジスタ８とエンハンスメン
ト型トランジスタ４の直列回路とからなる。トランジス
タ８のゲートおよびソースはトランジスタ４のドレイン
に接続される。トランジスタ８のドレインは電源電圧Ｖ
ｏｔ＋に接続され、トランジスタ４のソースは接地され
る。この構成は普通のインバータである。
トランジスタ４のゲートはトランジスタ７のソースおよ
びトランジスタ３のドレインに接続される。トランジス
タ７のドレインは電源ｖＤＤに接続される。トランジス
タ３のソースは接地される。
びトランジスタ３のドレインに接続される。トランジス
タ７のドレインは電源ｖＤＤに接続される。トランジス
タ３のソースは接地される。
アナログ入力電圧ＶＩＮはトランジスタ３のゲートに印
加され、他方、出力はトランジスタ４のドレインで取出
される。この縦続接続インバータ対のスイッチングしき
い値はトランジスタ７のゲートの電圧ｖ３によって制御
され、このしきい値は回路の残りの要素の動作によって
基準入力電圧Ｖ、、、に等しくされる。
加され、他方、出力はトランジスタ４のドレインで取出
される。この縦続接続インバータ対のスイッチングしき
い値はトランジスタ７のゲートの電圧ｖ３によって制御
され、このしきい値は回路の残りの要素の動作によって
基準入力電圧Ｖ、、、に等しくされる。
第２の縦続接続インバータ対は電圧気を制御−よって第
１の縦続接続インバータ対のスイッチングしきい値を調
整する。第２の縦続接続インバータ対は、第３のインバ
ータ（エンハンスメント型トランジスタ２とデプレッシ
ョン型トランジスタ６の直列回路）および第４のインバ
ータ（エンハンスメント型トランジスタｌとデプレッシ
ョン型トランジスタ５との直列回路）からなる。トラン
ジスタ６のソースおよびゲートはトランジスタ２のドレ
インに接続される。トランジスタ６のドレインは電源Ｖ
、ｏ Ｋ接続される。トランジスタ２のソースは接地さ
れる。トランジスタ５のソースはトランジスタ１のドレ
インおよびトランジスタ２のゲートに接続される。トラ
ンジスタ５のドレインは電源ＶＤＤ Ｋ接続される。ト
ランジスタ１のソースは接地される。基準電圧■真ｍｙ
はトランジスタｌのゲートに印加される。出力電圧Ｖｍ
はトランジスタ５のゲートにも印加される。
１の縦続接続インバータ対のスイッチングしきい値を調
整する。第２の縦続接続インバータ対は、第３のインバ
ータ（エンハンスメント型トランジスタ２とデプレッシ
ョン型トランジスタ６の直列回路）および第４のインバ
ータ（エンハンスメント型トランジスタｌとデプレッシ
ョン型トランジスタ５との直列回路）からなる。トラン
ジスタ６のソースおよびゲートはトランジスタ２のドレ
インに接続される。トランジスタ６のドレインは電源Ｖ
、ｏ Ｋ接続される。トランジスタ２のソースは接地さ
れる。トランジスタ５のソースはトランジスタ１のドレ
インおよびトランジスタ２のゲートに接続される。トラ
ンジスタ５のドレインは電源ＶＤＤ Ｋ接続される。ト
ランジスタ１のソースは接地される。基準電圧■真ｍｙ
はトランジスタｌのゲートに印加される。出力電圧Ｖｍ
はトランジスタ５のゲートにも印加される。
トランジスタ５のゲートを第３のインバータの出力に接
続する構成はフィードバック接続であム周知のように、
素子が適当に特性付けられる場合、フィードバックによ
って、第４のインバータがその“線形”またはスイッチ
ング領域にバイアスされるようにトランジスタ５の電流
が調整され、出力電圧Ｖ、が電源Ｖ！１． と接地の
ほぼ中間になる。
続する構成はフィードバック接続であム周知のように、
素子が適当に特性付けられる場合、フィードバックによ
って、第４のインバータがその“線形”またはスイッチ
ング領域にバイアスされるようにトランジスタ５の電流
が調整され、出力電圧Ｖ、が電源Ｖ！１． と接地の
ほぼ中間になる。
電圧Ｖ、はトランジスタ７（トランジスタ５と同じ）の
ゲートにも印加される。さらに、トランジスタ３はトラ
ンジスタｌと同じであシ、トランジスタ４はトランジス
タ２と同じであり、トランジスタ８はトランジスタ６と
同じである。この対称性のために、入力電圧ｖＩＮが基
準電圧Ｖ、、、と等しいとき、出力電圧ＶＯ１Ｆ？は出
力電圧ｖ１１と等しくなり、トランジスタ４．８で構成
された比較器出力インバータはその“線形”またはスイ
ッチング領域にバイアスされる。したがって、比較器出
力■ｏＩＪＴは入力電圧ｖ！Ｋが基準電圧Ｖ１１ｊＦと
等しいときに状態を変えるであろう。
ゲートにも印加される。さらに、トランジスタ３はトラ
ンジスタｌと同じであシ、トランジスタ４はトランジス
タ２と同じであり、トランジスタ８はトランジスタ６と
同じである。この対称性のために、入力電圧ｖＩＮが基
準電圧Ｖ、、、と等しいとき、出力電圧ＶＯ１Ｆ？は出
力電圧ｖ１１と等しくなり、トランジスタ４．８で構成
された比較器出力インバータはその“線形”またはスイ
ッチング領域にバイアスされる。したがって、比較器出
力■ｏＩＪＴは入力電圧ｖ！Ｋが基準電圧Ｖ１１ｊＦと
等しいときに状態を変えるであろう。
上述したように、第３、第４のインバータにおけるフィ
ードバックのために、本発明の回路は、集積回路製造中
に生じた要素パラメータの変化や温度変化を自動的に補
償する。回路の正しい動作は、対になっているトランジ
スタのパラメータの精密な整合（これは集積回路内で容
易に実現できる）にのみ依存する。
ードバックのために、本発明の回路は、集積回路製造中
に生じた要素パラメータの変化や温度変化を自動的に補
償する。回路の正しい動作は、対になっているトランジ
スタのパラメータの精密な整合（これは集積回路内で容
易に実現できる）にのみ依存する。
また、実施例における信号遅延は、信号路が第１、第２
のインバータだけからなるため非常に小さくなる。
のインバータだけからなるため非常に小さくなる。
賽１
〜璽は本発明によるアナログ電圧比較器の回路図である
。
。
Claims (1)
- ソース・コレクタ間を直列接続した第１、第２トランジ
スタを電源端子間にそれぞれ接続して成る第１、第２、
第３、第４インバータと、第１インバータの第１トラン
ジスタのゲートを第２インバータの第１トランジスタの
ドレインに、第３インバータの第１トランジスタのドレ
インをそのゲート、第２、第４インバータの第２トラン
ジスタのゲートに、第３インバータの第１トランジスタ
のゲートを第４インバータの第１トランジスタのドレイ
ンにそれぞれ接続する手段とより成り、第４インバータ
の第１トランジスタのゲートに基準電圧を、第２インバ
ータの第１トランジスタのゲートに入力電圧を印加し、
第１インバータの第１トランジスタのドレインより出力
信号を得るようにしたアナログ電圧比較器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/048,164 US4812681A (en) | 1987-05-11 | 1987-05-11 | NMOS analog voltage comparator |
| US48164 | 1993-04-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63288512A true JPS63288512A (ja) | 1988-11-25 |
| JP2591981B2 JP2591981B2 (ja) | 1997-03-19 |
Family
ID=21953065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63113425A Expired - Lifetime JP2591981B2 (ja) | 1987-05-11 | 1988-05-10 | アナログ電圧比較器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4812681A (ja) |
| EP (1) | EP0291191A1 (ja) |
| JP (1) | JP2591981B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150035408A (ko) | 2013-09-27 | 2015-04-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 이 반도체 장치를 구비하는 아날로그/디지털 변환 회로 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4335684A1 (de) * | 1993-10-20 | 1995-04-27 | Deutsche Aerospace | Treiberschaltung zur Erzeugung einer Schaltspannung |
| KR950012079A (ko) * | 1993-10-29 | 1995-05-16 | 발도르프, 옴케 | 집적 비교기 회로 |
| US5477170A (en) * | 1994-02-17 | 1995-12-19 | Nec Corporation | Comparator capable of preventing large noise voltage |
| JP3597281B2 (ja) * | 1995-11-28 | 2004-12-02 | 株式会社ルネサステクノロジ | 電位検出回路及び半導体集積回路 |
| EP0840452B1 (en) | 1996-10-30 | 2001-07-18 | STMicroelectronics S.r.l. | Voltage comparator including at least an insulated gate MOS transistor and analogic/digital converters using the same |
| US8188785B2 (en) | 2010-02-04 | 2012-05-29 | Semiconductor Components Industries, Llc | Mixed-mode circuits and methods of producing a reference current and a reference voltage |
| US8878511B2 (en) * | 2010-02-04 | 2014-11-04 | Semiconductor Components Industries, Llc | Current-mode programmable reference circuits and methods therefor |
| US8680840B2 (en) * | 2010-02-11 | 2014-03-25 | Semiconductor Components Industries, Llc | Circuits and methods of producing a reference current or voltage |
| KR102454533B1 (ko) * | 2021-01-12 | 2022-10-14 | 연세대학교 산학협력단 | 스트레처블 디스플레이 구동 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4333025A (en) * | 1978-03-13 | 1982-06-01 | Texas Instruments Incorporated | N-Channel MOS comparator |
| US4318013A (en) * | 1979-05-01 | 1982-03-02 | Motorola, Inc. | High voltage detection circuit |
| US4380707A (en) * | 1980-05-16 | 1983-04-19 | Motorola, Inc. | Transistor-transistor logic input buffer circuit with power supply/temperature effects compensation circuit |
| EP0045841B1 (en) * | 1980-06-24 | 1985-11-27 | Nec Corporation | Linear voltage-current converter |
| DE3130391A1 (de) * | 1981-07-31 | 1983-02-24 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierbare komparatorschaltung |
| EP0085727B1 (de) | 1982-02-06 | 1986-04-30 | Deutsche ITT Industries GmbH | Integrierte Komparatorschaltung |
| US4603267A (en) * | 1984-03-12 | 1986-07-29 | General Motors Corporation | Low offset single ended MOS comparator |
-
1987
- 1987-05-11 US US07/048,164 patent/US4812681A/en not_active Expired - Fee Related
-
1988
- 1988-04-26 EP EP88303736A patent/EP0291191A1/en not_active Withdrawn
- 1988-05-10 JP JP63113425A patent/JP2591981B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150035408A (ko) | 2013-09-27 | 2015-04-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 이 반도체 장치를 구비하는 아날로그/디지털 변환 회로 |
| JP2015089116A (ja) * | 2013-09-27 | 2015-05-07 | 株式会社半導体エネルギー研究所 | 半導体装置、及び該半導体装置を具備するアナログ／デジタル変換回路 |
| US9653486B2 (en) | 2013-09-27 | 2017-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Analog/digital circuit including back gate transistor structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2591981B2 (ja) | 1997-03-19 |
| US4812681A (en) | 1989-03-14 |
| EP0291191A1 (en) | 1988-11-17 |
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