JPS6122486B2 - - Google Patents
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- JPS6122486B2 JPS6122486B2 JP56034063A JP3406381A JPS6122486B2 JP S6122486 B2 JPS6122486 B2 JP S6122486B2 JP 56034063 A JP56034063 A JP 56034063A JP 3406381 A JP3406381 A JP 3406381A JP S6122486 B2 JPS6122486 B2 JP S6122486B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、FET増巾回路に関し、特にモノリ
シツク化が容易で、動作速度が速く、広い動作電
圧範囲を有し且つゲインの高いFET増巾回路を
得ることを目的とするものである。
シツク化が容易で、動作速度が速く、広い動作電
圧範囲を有し且つゲインの高いFET増巾回路を
得ることを目的とするものである。
音声合成回路用のICの如くデジタル回路とア
ナログ回路とを同一の半導体基板上に構成するた
めには、高入力インピーダンスで応答速度が速
く、且つ作動電圧範囲が広い上に高ゲインの演算
増巾回路の実現は不可欠である。この様な要請を
バイ・モス（bi−Mos）技術の採用によつて満た
すことは可能であるが、製造プロセスが著しく複
雑となるために、コスト高となるのを余儀なくさ
れる。
ナログ回路とを同一の半導体基板上に構成するた
めには、高入力インピーダンスで応答速度が速
く、且つ作動電圧範囲が広い上に高ゲインの演算
増巾回路の実現は不可欠である。この様な要請を
バイ・モス（bi−Mos）技術の採用によつて満た
すことは可能であるが、製造プロセスが著しく複
雑となるために、コスト高となるのを余儀なくさ
れる。
本発明は、このような要請を背景としている。
以下まず本発明の課題を明確にするために、卑
近な従来を第１図に例示して説明する。
近な従来を第１図に例示して説明する。
第１図に図示せるFET差動増巾回路は、デプ
レツシヨン型FETQ6，Q7を抵抗性のドレイン負
荷とする一対のエンハンスメント型の第１、第
2FETQ1，Q2を共通ソース接続すると共に、この
共通のソースを第3FET（Q3）のソース・ドレイ
ンチヤンネル路を介して接地接続し、更に、前記
第3FET（Q3）のゲートに、デプレツシヨン型の
第4FET（Q4）とエンハンスメント型の第5FET
（Q5）の縦接続による定電流電源を介して定バイ
アスを与えるべく接続し、入力I1，I2の差動増巾
出力をO1，O2の差出力として取り出すべく構成
している。
レツシヨン型FETQ6，Q7を抵抗性のドレイン負
荷とする一対のエンハンスメント型の第１、第
2FETQ1，Q2を共通ソース接続すると共に、この
共通のソースを第3FET（Q3）のソース・ドレイ
ンチヤンネル路を介して接地接続し、更に、前記
第3FET（Q3）のゲートに、デプレツシヨン型の
第4FET（Q4）とエンハンスメント型の第5FET
（Q5）の縦接続による定電流電源を介して定バイ
アスを与えるべく接続し、入力I1，I2の差動増巾
出力をO1，O2の差出力として取り出すべく構成
している。
しかし乍ら、このような従来例の構成では、
(イ) 入力電圧I1，I2がエンハンスメント型FETの
しきい値電圧以下では動作しない。FETQ1及
びQ2をデプレツシヨン型にすればこの問題は
なくなるがゲインがかなり低下する。
しきい値電圧以下では動作しない。FETQ1及
びQ2をデプレツシヨン型にすればこの問題は
なくなるがゲインがかなり低下する。
(ロ) 入力電圧I1，I2が電源電圧ＶDDに近くなると
ゲインが急速に低下して使用できなくなる。
ゲインが急速に低下して使用できなくなる。
(ハ) FETQ6，Q7は抵抗性の負荷であるから、ゲ
インを大きくしようとすればFETQ1，Q2のゲ
イン定数βを相当大きくする必要があるが、そ
のために入力端子の寄生容量が大きくなつて差
動増巾器を複数段接続した場合にスピードの低
下をもたらす原因となる。従つて高速の演算増
巾器を設計する場合には、比較的ゲインが小さ
くて高速の差動増巾器を複数段接続して、ある
程度大きな差動出力を得、レベルシフト回路及
び出力用直流増巾回路を通して出力を得るが、
この場合にも信号は数個の増巾段を通過するの
で速度の低下を避けることは困難である。本発
明は、斯る従来例の欠点に鑑み為されたもので
ある。
インを大きくしようとすればFETQ1，Q2のゲ
イン定数βを相当大きくする必要があるが、そ
のために入力端子の寄生容量が大きくなつて差
動増巾器を複数段接続した場合にスピードの低
下をもたらす原因となる。従つて高速の演算増
巾器を設計する場合には、比較的ゲインが小さ
くて高速の差動増巾器を複数段接続して、ある
程度大きな差動出力を得、レベルシフト回路及
び出力用直流増巾回路を通して出力を得るが、
この場合にも信号は数個の増巾段を通過するの
で速度の低下を避けることは困難である。本発
明は、斯る従来例の欠点に鑑み為されたもので
ある。
以下、本発明の詳細を第２図と第３図に示す一
実施例を参照し乍ら説明する。
実施例を参照し乍ら説明する。
本発明のFET差動増巾回路は、基本的に特性
の揃つた一対のレベルシフト回路として機能する
第１、第２電圧発生回路１，２と、各々対応する
電圧発生回路のレベルシフト出力を入力とする斉
一特性の高ゲイン第１、第２位相反転増巾回路１
１，１２と、前記第１位相反転増巾回路１１から
前記第１電圧発生回路１に至る負帰還接続２１及
び上記第１位相反転増巾回路１１から前記第２電
圧発生回路２に至る準負帰還接続２２とを備え
る。
の揃つた一対のレベルシフト回路として機能する
第１、第２電圧発生回路１，２と、各々対応する
電圧発生回路のレベルシフト出力を入力とする斉
一特性の高ゲイン第１、第２位相反転増巾回路１
１，１２と、前記第１位相反転増巾回路１１から
前記第１電圧発生回路１に至る負帰還接続２１及
び上記第１位相反転増巾回路１１から前記第２電
圧発生回路２に至る準負帰還接続２２とを備え
る。
前記第１、第２電圧発生回路１，２は、それぞ
れデプレツシヨン型（或はエンハンスメント型）
FET（F11）（F12）或は（F21）（F22）の縦接続で
構成される。各電圧発生回路は、下段のFET
（F11）（或は（F21））のゲートに印加される入力を
レベルシフトし、そのドレイン出力を対応する位
相反転増巾回路１１（或は１２）に入力として供
給する。
れデプレツシヨン型（或はエンハンスメント型）
FET（F11）（F12）或は（F21）（F22）の縦接続で
構成される。各電圧発生回路は、下段のFET
（F11）（或は（F21））のゲートに印加される入力を
レベルシフトし、そのドレイン出力を対応する位
相反転増巾回路１１（或は１２）に入力として供
給する。
この第１位相反転増巾回路１１の出力を、上記
第１電圧発生回路１の上段のFET、F12のゲート
に負帰還接続することによつて、第１電圧発生回
路１の出力レベルを、第１位相反転増巾回路１１
の闘値近傍に設定することが可能となる。
第１電圧発生回路１の上段のFET、F12のゲート
に負帰還接続することによつて、第１電圧発生回
路１の出力レベルを、第１位相反転増巾回路１１
の闘値近傍に設定することが可能となる。
上述の如く第１、第２位相反転増巾回路１１，
１２は、高ゲインで斉一特性のプツシユブルイン
バータ等で構成しているので、上記第１位相反転
増巾回路１１の出力を上記第２電圧発生回路２の
上段のFET，F12のゲートに準負帰還接続２２を
施すことによつて、第２電圧発生回路２の出力レ
ベルを対応する第２位相反転増巾回路１２の動作
闘値レベルに近接することが出来る。
１２は、高ゲインで斉一特性のプツシユブルイン
バータ等で構成しているので、上記第１位相反転
増巾回路１１の出力を上記第２電圧発生回路２の
上段のFET，F12のゲートに準負帰還接続２２を
施すことによつて、第２電圧発生回路２の出力レ
ベルを対応する第２位相反転増巾回路１２の動作
闘値レベルに近接することが出来る。
而して、上記FET，F11，F12，F21及びF22を
デプレツシヨン型とし、そのβを適当な値に設定
しておくことによつて、入力I1，I2の電圧VI1，
VI2がＶSSからＶDDまで変化したときに、フイー
ドバツク電圧ＶO1が、ＶSS（或はＶDD）を越えぬ
様に設定することが出来る。
デプレツシヨン型とし、そのβを適当な値に設定
しておくことによつて、入力I1，I2の電圧VI1，
VI2がＶSSからＶDDまで変化したときに、フイー
ドバツク電圧ＶO1が、ＶSS（或はＶDD）を越えぬ
様に設定することが出来る。
上述の如く、両位相反転増巾回路１１，１２の
ゲインＡが相当大きく設定してあるから、入力電
圧VI1に対応してFET，F12は第１位相反転増巾
回路１１の出力によつてNF制御され、FET，
F11のドレイン出力ＶX1が第１、第２位相反転増
巾回路１１，１２の闘値電圧に略等しくなつた状
態で安定になる。次に第２図の実施回路の動作説
明を定量的に行う。
ゲインＡが相当大きく設定してあるから、入力電
圧VI1に対応してFET，F12は第１位相反転増巾
回路１１の出力によつてNF制御され、FET，
F11のドレイン出力ＶX1が第１、第２位相反転増
巾回路１１，１２の闘値電圧に略等しくなつた状
態で安定になる。次に第２図の実施回路の動作説
明を定量的に行う。
第２図の回路においては、FET（F11，F12，
F21，F22）は飽和領域、非飽和領域のどちらで動
作しても問題はないが、以下の説明ではすべてデ
プレツシヨン型（しきい値電圧をＶTDとする。）
で、ゲイン定数βはすべて等しくF11，F21は非飽
和領域、F12，F22は飽和領域で動作すると仮定す
る。
F21，F22）は飽和領域、非飽和領域のどちらで動
作しても問題はないが、以下の説明ではすべてデ
プレツシヨン型（しきい値電圧をＶTDとする。）
で、ゲイン定数βはすべて等しくF11，F21は非飽
和領域、F12，F22は飽和領域で動作すると仮定す
る。
いま条件、ＶX1＝ＶTCで安定しているとすれ
ば、FET，F11を流れる電流は、 ＩD＝β×ＶTC×（VI1−ＶTD−１／２ＶTC） …(1) FET，F12を流れる電流は、 ＩD＝１／２×β×（ＶO1−ＶTC−ＶTD）２ …(2) 両者は等しいので、 ＶO1＝ＶTC＋ＶTD ＋√2VTC×（VI1−ＶTD−１／２ＶTC）…(3) となる。
ば、FET，F11を流れる電流は、 ＩD＝β×ＶTC×（VI1−ＶTD−１／２ＶTC） …(1) FET，F12を流れる電流は、 ＩD＝１／２×β×（ＶO1−ＶTC−ＶTD）２ …(2) 両者は等しいので、 ＶO1＝ＶTC＋ＶTD ＋√2VTC×（VI1−ＶTD−１／２ＶTC）…(3) となる。
次に、ＶTC＝１／５ＶDD，ＶTD＝−１／３ＶDDの場合
を例 にとつてVI1とＶO1の関係をみると、 (i) VI1＝ＶSSのとき ＶO1＝0.172×ＶDD (ii) VI1＝１／２ＶDDのとき ＶO1＝0.409×ＶDD (iii) VI1＝ＶDDのとき ＶO1＝0.569×ＶDD となる。従つて、このように入力動作点がＶSSか
らＶDDまで変動しても出力の動作点をうまく制御
することができることが判る。さて次に電圧発生
回路１或は２のゲインを考える。
を例 にとつてVI1とＶO1の関係をみると、 (i) VI1＝ＶSSのとき ＶO1＝0.172×ＶDD (ii) VI1＝１／２ＶDDのとき ＶO1＝0.409×ＶDD (iii) VI1＝ＶDDのとき ＶO1＝0.569×ＶDD となる。従つて、このように入力動作点がＶSSか
らＶDDまで変動しても出力の動作点をうまく制御
することができることが判る。さて次に電圧発生
回路１或は２のゲインを考える。
(1)式と同様にFET，F21を流れる電流は
ＩD＝β×ＶX2×（VI2−ＶTD−１／２ＶX2） …(4)
∴△ＩD＝β｛（VI2−ＶTD−ＶX2）×
△ＶX2＋ＶX2×△VI2｝…(5)
(2)式と同様にFET，F22を流れる電流は
ＩD＝１／２×β×（ＶO1−ＶX2−ＶTD）２ …(6)
∴△ＩD＝−β×（ＶO1−ＶX2−ＶTD）×△ＶX2
…(7) (4)，(6)両式より電圧発生回路１或は２のゲイン
AVは AV＝△ＶX2／△VI2 ＝ＶX2／（2VX2＋2VTD−VI2−ＶO1） …(8) 次に前述の例の場合のゲインを計算すると、
（但しＶX2〓ＶTC，VI2〓VI1のとき）、 (i) VI2〓VI1＝ＶSSのとき AV＝−0.456 (ii) VI2〓VI1＝１／２ＶDDのとき AV＝−0.170 (iii) VI2〓VI1＝ＶDDのとき AV＝−0.109 第２図の回路が差動増巾器として機能するため
にはAV×Ａが１よりもかなり大きいことが必要
である。入力I1，I2の動作点がＶDDに近い場合に
はゲインが小さく不利であるが、出力の動作点は
１／２ＶDDに近づくので、次段に本発明の差動増巾器 を接続する場合には前段よりも大きなゲインを得
ることができる。
…(7) (4)，(6)両式より電圧発生回路１或は２のゲイン
AVは AV＝△ＶX2／△VI2 ＝ＶX2／（2VX2＋2VTD−VI2−ＶO1） …(8) 次に前述の例の場合のゲインを計算すると、
（但しＶX2〓ＶTC，VI2〓VI1のとき）、 (i) VI2〓VI1＝ＶSSのとき AV＝−0.456 (ii) VI2〓VI1＝１／２ＶDDのとき AV＝−0.170 (iii) VI2〓VI1＝ＶDDのとき AV＝−0.109 第２図の回路が差動増巾器として機能するため
にはAV×Ａが１よりもかなり大きいことが必要
である。入力I1，I2の動作点がＶDDに近い場合に
はゲインが小さく不利であるが、出力の動作点は
１／２ＶDDに近づくので、次段に本発明の差動増巾器 を接続する場合には前段よりも大きなゲインを得
ることができる。
このような差動増巾回路は、それ自体上述の如
きメリツトがあるが、位相反転増巾回路のゲイン
Ａを比較的高くとれる反面、レベルシフト回路の
ゲインAVが小さく、相当数多段接続しないと所
望の増巾度が得られないという欠点を余儀なくさ
れる。
きメリツトがあるが、位相反転増巾回路のゲイン
Ａを比較的高くとれる反面、レベルシフト回路の
ゲインAVが小さく、相当数多段接続しないと所
望の増巾度が得られないという欠点を余儀なくさ
れる。
本発明では更にこの様な点を考慮して、第３図
に示す如き構成を採る。
に示す如き構成を採る。
即ち、第２図と同じ構成の差動増巾回路Ｄに、
基本的にこの差動増巾回路と動作点の等しい増巾
段Ｔを逐次多段接続する構成を採るものである。
基本的にこの差動増巾回路と動作点の等しい増巾
段Ｔを逐次多段接続する構成を採るものである。
この増巾段、例えばT1は基本的に一方のFET
（F31）のドレインと他方のFET（F32）のソースと
を直結して縦接続した準ソースフオロワ接続回路
と、該ソースフオロワ出力を入力とする位相反転
増巾回路１３を単位組として備え、縦接続のうち
上段のFET（F32）のゲートに入力を供給し、下
段のFET（F31）のゲートには入力と逆極性で変
化する様な電圧をバイアス電圧として加えると共
に、前記位相反転増巾回路１３の出力を当該増巾
段の出力とする構成を採る。
（F31）のドレインと他方のFET（F32）のソースと
を直結して縦接続した準ソースフオロワ接続回路
と、該ソースフオロワ出力を入力とする位相反転
増巾回路１３を単位組として備え、縦接続のうち
上段のFET（F32）のゲートに入力を供給し、下
段のFET（F31）のゲートには入力と逆極性で変
化する様な電圧をバイアス電圧として加えると共
に、前記位相反転増巾回路１３の出力を当該増巾
段の出力とする構成を採る。
第３図の実施例では、通常のFET増巾回路で
あれば少くとも７段以上の縦続接続を不可欠とす
る構成を、前記増巾段の２段の縦続接続で構成し
ている。
あれば少くとも７段以上の縦続接続を不可欠とす
る構成を、前記増巾段の２段の縦続接続で構成し
ている。
そして、上記差動増巾回路Ｄの第２位相反転増
巾回路１２の出力を第１増巾段T1のFET（F32）
のゲートに入力として印加すると同時に、上記差
動増巾回路Ｄを構成する第１レベルシフト回路１
を構成するFETのF11のゲート入力電圧を、FET
（F31）のゲート入力として加え、第１増巾段T1の
出力、即ち位相反転増巾回路１３の出力をゲート
入力とする第２増巾段T2のFET（F42）に縦接続
される下段のFET（F41）のゲートには、上記差
動増巾回路の第２レベルシフト回路４を形成する
FETのゲート入力と同じ電圧を加える。
巾回路１２の出力を第１増巾段T1のFET（F32）
のゲートに入力として印加すると同時に、上記差
動増巾回路Ｄを構成する第１レベルシフト回路１
を構成するFETのF11のゲート入力電圧を、FET
（F31）のゲート入力として加え、第１増巾段T1の
出力、即ち位相反転増巾回路１３の出力をゲート
入力とする第２増巾段T2のFET（F42）に縦接続
される下段のFET（F41）のゲートには、上記差
動増巾回路の第２レベルシフト回路４を形成する
FETのゲート入力と同じ電圧を加える。
以下、第３図の実施回路の動作について説明す
る。
る。
いま、図示せる如く、差動増巾回路Ｄの入力端
子I1，I2に加えられる一対の入力電圧、ＶI1とＶI
２が等しく、ＶI1＝ＶI2とすると、上述の如く第
１、第２位相反転増巾回路１１，１２の特性は等
しく、第１位相反転増巾回路１１の出力端子から
は第１レベルシフト回路１のFET（F12）のゲー
トに対して負帰還接続が、又第２レベルシフト回
路２のFET（F22）のゲートには準負帰還接続が
施されているから、第１位相反転増巾回路１１の
出力ＶO1と第２位相反転増巾回路１２の出力ＶO2
とは等しくなる。又各増巾段の位相反転増巾回路
１３，１４の入、出力回路の動作点も全く等しく
なるので、ＶO1＝ＶO2＝ＶO3＝ＶO4となる。
子I1，I2に加えられる一対の入力電圧、ＶI1とＶI
２が等しく、ＶI1＝ＶI2とすると、上述の如く第
１、第２位相反転増巾回路１１，１２の特性は等
しく、第１位相反転増巾回路１１の出力端子から
は第１レベルシフト回路１のFET（F12）のゲー
トに対して負帰還接続が、又第２レベルシフト回
路２のFET（F22）のゲートには準負帰還接続が
施されているから、第１位相反転増巾回路１１の
出力ＶO1と第２位相反転増巾回路１２の出力ＶO2
とは等しくなる。又各増巾段の位相反転増巾回路
１３，１４の入、出力回路の動作点も全く等しく
なるので、ＶO1＝ＶO2＝ＶO3＝ＶO4となる。
いま、全増巾回路の入力電圧を△Ｖとして、こ
れを上記差動増巾回路Ｄの−入力V12に重畳して
入力端子I2に印加すると、上記位相反転増巾回路
１２の出力ＶO2の変化分△ＶO2は、第２レベルシ
フト回路２での利得をAV、第２位相反転増巾回
路１２の利得をＡとすると、 △ＶO2＝Ａ・AV・△Ｖ …(9) となる。
れを上記差動増巾回路Ｄの−入力V12に重畳して
入力端子I2に印加すると、上記位相反転増巾回路
１２の出力ＶO2の変化分△ＶO2は、第２レベルシ
フト回路２での利得をAV、第２位相反転増巾回
路１２の利得をＡとすると、 △ＶO2＝Ａ・AV・△Ｖ …(9) となる。
上記第１レベルシフト回路１の入力電圧ＶI1を
一定とすると、第１増巾段T1の縦接続FET３は
ソースフオロワ回路類似の動作をするので、準ソ
ースフオロワ出力、FET（F32）のソース出力Ｖ
×３の変化分△Ｖ×３は、 △×３＝△O2＝Ａ・AV・△Ｖ …(10) となる。従つて、第１増巾段T1の位相反転増巾
回路１３の出力ＶO3の変化分△ＶO3は、 △ＶO3＝Ａ・△Ｖ×３＝A2・AV・△Ｖ …(11) 同様に、FET（F42）も準ソースフオロワ動作を
するから第２増巾段T2の位相反転増巾回路１４
の出力ＶO4の変化分△ＶO4は、 △ＶO4＝A3・AV・△Ｖ …(12) となる。
一定とすると、第１増巾段T1の縦接続FET３は
ソースフオロワ回路類似の動作をするので、準ソ
ースフオロワ出力、FET（F32）のソース出力Ｖ
×３の変化分△Ｖ×３は、 △×３＝△O2＝Ａ・AV・△Ｖ …(10) となる。従つて、第１増巾段T1の位相反転増巾
回路１３の出力ＶO3の変化分△ＶO3は、 △ＶO3＝Ａ・△Ｖ×３＝A2・AV・△Ｖ …(11) 同様に、FET（F42）も準ソースフオロワ動作を
するから第２増巾段T2の位相反転増巾回路１４
の出力ＶO4の変化分△ＶO4は、 △ＶO4＝A3・AV・△Ｖ …(12) となる。
従つて、第３図のFET増巾回路のゲインは、
△ＶＯ４／△Ｖ＝A3・AV …（13）
となる。
仮に、AV＝−0.17，Ａ＝−20とすると、△ＶＯ４／△
Ｖ ≒1360となり、通常のFET増巾回路なら７段以
上の縦続接続に相当する。
Ｖ ≒1360となり、通常のFET増巾回路なら７段以
上の縦続接続に相当する。
因みに、第２図の差動増巾回路を２段縦続接続
した場合の総合ゲインは、略11.56となる。
した場合の総合ゲインは、略11.56となる。
上記増巾段を多段にすれば更にゲインを向上し
得ることは言を俟たない。
得ることは言を俟たない。
本発明は、上述の如き構成であるから、モノリ
シツク化が容易で、通常のMOSFETプロセスで
製造し得る動作速度が速く、高利得で且つ動作電
圧範囲の広いFET増巾回路を実現し得るもので
ある。又、附随的に、パラメータの変動や、温度
変化に対しても強く、常に増巾回路として動作点
の近傍で作動することとも相俟つて、低電源電圧
でも有効に動作するという効果も併せもつ。
シツク化が容易で、通常のMOSFETプロセスで
製造し得る動作速度が速く、高利得で且つ動作電
圧範囲の広いFET増巾回路を実現し得るもので
ある。又、附随的に、パラメータの変動や、温度
変化に対しても強く、常に増巾回路として動作点
の近傍で作動することとも相俟つて、低電源電圧
でも有効に動作するという効果も併せもつ。
第１図は従来のFET差動増巾回路図、第２図
は本発明のFET増巾回路を構成する差動増巾回
路図、第３図は本発明のFET増巾回路の一実施
回路図である。 １……第１レベルシフト回路、２……第２レベ
ルシフト回路、１１……第１位相反転増巾回路、
１２……第２位相反転増巾回路、T1……第１増
巾段、T2……第２増巾段。
は本発明のFET増巾回路を構成する差動増巾回
路図、第３図は本発明のFET増巾回路の一実施
回路図である。 １……第１レベルシフト回路、２……第２レベ
ルシフト回路、１１……第１位相反転増巾回路、
１２……第２位相反転増巾回路、T1……第１増
巾段、T2……第２増巾段。
Claims (1)
- １ 一方のFETのドレインを他方のFETのソー
スに直結して縦接続した１対のFETを備える第
１、第２レベルシフト回路と、各々電気的特性の
等しい第１、第2FET位相反転増巾回路とを具備
し、前記第１レベルシフト回路の出力を入力とす
る第１位相反転増巾回路の出力を、前記第１レベ
ルシフト回路を構成するFETのうちで負荷とし
て動作するFETのゲートに直結して負帰還を施
すと共に、上記第２位相反転増巾回路に入力を供
給する前記第２レベルシフト回路を構成する
FETのうちで、負荷を形成するFETのゲート
に、上記第１位相反転増巾回路の出力を供給し、
上記第１、第２レベルシフト回路の２入力に対す
る差動出力を上記第１、第２位相反転増巾回路の
出力端子間から導出すべく構成したFET差動増
巾回路と、縦接続した一対のFETと両FETのド
レイン・ソース接続点に現れる出力を入力とする
位相反転増巾回路とを一組単位として増巾段を構
成し、前段の位相反転増巾回路の出力を縦接続
FETの上段のFETのゲートに直結し、下方の
FETのゲートには前記FET差動増巾回路の入力
バイアス電圧に実質的に等しいバイアス電圧を付
与して上方のFETを準ソースフオロワ動作せし
むべく前記増巾段を接続した多段増巾回路とを備
え、上記FET差動増巾回路の第２位相反転増巾
回路の出力を前記多段増巾回路の入力を形成する
第１増巾段の縦接続FETのゲートに直結してな
るFET増巾回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56034063A JPS57148409A (en) | 1981-03-09 | 1981-03-09 | Fet amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56034063A JPS57148409A (en) | 1981-03-09 | 1981-03-09 | Fet amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57148409A JPS57148409A (en) | 1982-09-13 |
| JPS6122486B2 true JPS6122486B2 (ja) | 1986-05-31 |
Family
ID=12403799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56034063A Granted JPS57148409A (en) | 1981-03-09 | 1981-03-09 | Fet amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57148409A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607211A (ja) * | 1983-06-24 | 1985-01-16 | Nec Corp | 差動増幅回路 |
| JPS60160209A (ja) * | 1984-01-31 | 1985-08-21 | Fujitsu Ltd | Ｆｅｔ差動増幅回路 |
| JPS6343409A (ja) * | 1986-08-11 | 1988-02-24 | Mitsubishi Electric Corp | 差動増巾回路 |
-
1981
- 1981-03-09 JP JP56034063A patent/JPS57148409A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57148409A (en) | 1982-09-13 |
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