JPS60160209A - Ｆｅｔ差動増幅回路 - Google Patents
Ｆｅｔ差動増幅回路Info
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- JPS60160209A JPS60160209A JP1563384A JP1563384A JPS60160209A JP S60160209 A JPS60160209 A JP S60160209A JP 1563384 A JP1563384 A JP 1563384A JP 1563384 A JP1563384 A JP 1563384A JP S60160209 A JPS60160209 A JP S60160209A
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- Japan
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- differential amplifier
- gain
- fet
- amplifier circuit
- band
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明はＦ’ＥＴによる差動増幅回路における回路構成
による機能の改良に関する。
による機能の改良に関する。
（ｂ）技術の背景
近年半導体技術特に集積化技術の発達に伴い同一半導体
基板上に近接して回路素子を形成せしめ、その特性を揃
えた素子を組合せて差動増幅回路を構成し、極力ドリフ
トやオフセットが少く使い勝手の良いアナログ増幅手段
を実現して従来の独立部品によるコストおよび性能上の
隘路を解決した優れたアナログ増幅器が低コストで提供
されるようになった。
基板上に近接して回路素子を形成せしめ、その特性を揃
えた素子を組合せて差動増幅回路を構成し、極力ドリフ
トやオフセットが少く使い勝手の良いアナログ増幅手段
を実現して従来の独立部品によるコストおよび性能上の
隘路を解決した優れたアナログ増幅器が低コストで提供
されるようになった。
（Ｃ）従来技術と問題点
従来よシＦＥＴによるアナログ増幅器は増幅器に期待す
る理想特性の一つである高入力インピーダンスおよび低
出力インピーダンスを低供ｆ＠電圧で実現する素子とし
て広く利用されている。
る理想特性の一つである高入力インピーダンスおよび低
出力インピーダンスを低供ｆ＠電圧で実現する素子とし
て広く利用されている。
第１図（ａ）、 （ｂ）に従来におけるＦＥＴによる差
動増幅構成側図、第２図（ＩＬ）、 （ｂ）はその特性
線側図および第３図に従来におけるＦＥＴＫよる利得制
御機能付差動増幅基本回路構成側口を示す。図において
Ｑｌ、Ｑ２ ＋Ｑ３．Ｑ４ 、Ｑｓ 、ＱｅはＦＥＴ素
子およびＲ，ｌは抵抗である。
動増幅構成側図、第２図（ＩＬ）、 （ｂ）はその特性
線側図および第３図に従来におけるＦＥＴＫよる利得制
御機能付差動増幅基本回路構成側口を示す。図において
Ｑｌ、Ｑ２ ＋Ｑ３．Ｑ４ 、Ｑｓ 、ＱｅはＦＥＴ素
子およびＲ，ｌは抵抗である。
尚Ｑｒ、Ｑｚ は差動増幅用ＦＥＴ素子、Ｑｓは定電流
用、Ｑ４． Ｑｓは負荷抵抗用およびＱｅは増幅利得制
御用ＦＥＴ素子である。第１図（ａ）および第２図は負
荷抵抗を半導体基板に逆性の例えばｐ形半導体基板上に
ｎ形半導体領域を拡散形成し、該ｎ形半導体領域をＲＡ
とする足抵抗形負荷による差動増幅回路である。また第
１図（ｂ）Ｑ４． Ｑｓによるドレイン・ソース間の接
合抵抗（Ｒｒ＋ｓ）の飽和領域を負荷抵抗とするアクテ
ィブ形負荷による差動増幅回路である。前者におけるＲ
ｔは後者のＱ４．Ｑ５による抵抗に比較して広範囲の電
流領域において直線性を有し、定抵抗とする該ｎ形半導
体領域はその寸法および拡散工程の制御によって比較的
に安定した抵抗値が得られる特徴があり、通常のアナロ
グ増幅回路に広く利用されている。
用、Ｑ４． Ｑｓは負荷抵抗用およびＱｅは増幅利得制
御用ＦＥＴ素子である。第１図（ａ）および第２図は負
荷抵抗を半導体基板に逆性の例えばｐ形半導体基板上に
ｎ形半導体領域を拡散形成し、該ｎ形半導体領域をＲＡ
とする足抵抗形負荷による差動増幅回路である。また第
１図（ｂ）Ｑ４． Ｑｓによるドレイン・ソース間の接
合抵抗（Ｒｒ＋ｓ）の飽和領域を負荷抵抗とするアクテ
ィブ形負荷による差動増幅回路である。前者におけるＲ
ｔは後者のＱ４．Ｑ５による抵抗に比較して広範囲の電
流領域において直線性を有し、定抵抗とする該ｎ形半導
体領域はその寸法および拡散工程の制御によって比較的
に安定した抵抗値が得られる特徴があり、通常のアナロ
グ増幅回路に広く利用されている。
こ＼で定抵抗形差動増幅回路の増幅利得０を大きくする
ためにはＲ７を大にするか、ＱｌｌＱ２に共通のゲート
幅（ＷｇＩ）ｔ−犬にして差動増幅用対素子自身の増幅
利得を大きくすることによりＧを稼ぐ手段が考えられる
。しかしＲｔｌｒ大きくする手段では供給電圧を高くす
る必要があり、その一方でＱ１〜５にはそわぞわ素子の
ブレークダウン電圧による制約があり高電圧とするには
限度がある上消費電力の点からも好ましくない。次にＷ
ｇｌを大きくする手段は製造上池の素子と異なるマスク
を必要とする他、Ｒｊ を一定とする場合Ｇがゲート幅
の１／２乗に比例して大となるがＦＥＴ対素子の構成面
積が大きくなり、ＦＥＴ対素子のゲート電極容量が増大
し周波数帯域（ｆｃ）がＷｇ】に比例して減少する欠点
がある。後者の第１図（ｂ）によるアクティブ抵抗形差
動増幅回路においてはＲｎｓを利用するためＲｒ＋ｓ
の非直線性によりで低振幅領域では定抵抗形に比較して
低電圧でも利得を大きく設定出来る利点はあるがＱ４．
Ｑ５のバラツキに伴いＲｎｓがバラツキ即ちＧや、ｆｃ
のバラツキが大きくなる欠点を有している。通常このア
クティブ抵抗形はアナログ用の差動増幅回路用としてで
はなく、余りバラツギが問題とならないディジタル用素
子として多用されている。
ためにはＲ７を大にするか、ＱｌｌＱ２に共通のゲート
幅（ＷｇＩ）ｔ−犬にして差動増幅用対素子自身の増幅
利得を大きくすることによりＧを稼ぐ手段が考えられる
。しかしＲｔｌｒ大きくする手段では供給電圧を高くす
る必要があり、その一方でＱ１〜５にはそわぞわ素子の
ブレークダウン電圧による制約があり高電圧とするには
限度がある上消費電力の点からも好ましくない。次にＷ
ｇｌを大きくする手段は製造上池の素子と異なるマスク
を必要とする他、Ｒｊ を一定とする場合Ｇがゲート幅
の１／２乗に比例して大となるがＦＥＴ対素子の構成面
積が大きくなり、ＦＥＴ対素子のゲート電極容量が増大
し周波数帯域（ｆｃ）がＷｇ】に比例して減少する欠点
がある。後者の第１図（ｂ）によるアクティブ抵抗形差
動増幅回路においてはＲｎｓを利用するためＲｒ＋ｓ
の非直線性によりで低振幅領域では定抵抗形に比較して
低電圧でも利得を大きく設定出来る利点はあるがＱ４．
Ｑ５のバラツキに伴いＲｎｓがバラツキ即ちＧや、ｆｃ
のバラツキが大きくなる欠点を有している。通常このア
クティブ抵抗形はアナログ用の差動増幅回路用としてで
はなく、余りバラツギが問題とならないディジタル用素
子として多用されている。
因みにＧおよびｆｃについて定抵抗負荷形差動増幅回路
でけＷｇｌの他Ｑ３のゲート幅をＷｇ３．単位ゲート＋
＋＋ｉ当りの相互コンダクタンス９ｒｍｏ（ｓ／ｍ）と
した場合、利得Ｇは Ｇ＝Ｖｏｕｔ／ｖｉｎ＝９．ｉｎｏ ＆ ＠ Ｒ１−川
−０）式で表わされ、ま九ＲｊはＦＥＴ素子のブレーク
ダウン電圧Ｖａを考慮して Ｒｉ≦ｖＢ／Ｉｏ−Ｗｇ３ ・・・・・・・・・・・・
・・・・・・・・・ （２）式を満足する必要がある。
でけＷｇｌの他Ｑ３のゲート幅をＷｇ３．単位ゲート＋
＋＋ｉ当りの相互コンダクタンス９ｒｍｏ（ｓ／ｍ）と
した場合、利得Ｇは Ｇ＝Ｖｏｕｔ／ｖｉｎ＝９．ｉｎｏ ＆ ＠ Ｒ１−川
−０）式で表わされ、ま九ＲｊはＦＥＴ素子のブレーク
ダウン電圧Ｖａを考慮して Ｒｉ≦ｖＢ／Ｉｏ−Ｗｇ３ ・・・・・・・・・・・・
・・・・・・・・・ （２）式を満足する必要がある。
俳しＩＯはＱ４，９．５の単位ゲート幅当りの飽和電流
Ｉ ｏ （Ａ／ｉｎ ）である。
Ｉ ｏ （Ａ／ｉｎ ）である。
こ＼で上記パラメータ９ｍｏ＝１８０ｓ／ｍ、１０＝８
０Ａ／ｒｎ Ｖｓ＝ ４Ｖ とした場合Ｗｇ ３ ＝
１０ μｍでシ≦５ＫＱ、！：なりＷｇ ｌ＝ ＫＷｇ
３トオケＩｄ Ｇ ｌｄ 下記（Ｄ （３） 式ｆ示
される。
０Ａ／ｒｎ Ｖｓ＝ ４Ｖ とした場合Ｗｇ ３ ＝
１０ μｍでシ≦５ＫＱ、！：なりＷｇ ｌ＝ ＫＷｇ
３トオケＩｄ Ｇ ｌｄ 下記（Ｄ （３） 式ｆ示
される。
Ｇ＝９ｍｏ −Ｒｊ −Ｗｇ３−Ｊｋｌ； ９ ｘ Ｊ
Ｋフ’２ ・−・−・（３）式一方ｆＣはＲ４およびＱ
ｌ、Ｑ２のドレイン・ゲート間容量Ｃｃｎではソ支配さ
れ下記の式で表わされる。
Ｋフ’２ ・−・−・（３）式一方ｆＣはＲ４およびＱ
ｌ、Ｑ２のドレイン・ゲート間容量Ｃｃｎではソ支配さ
れ下記の式で表わされる。
ｆｃ＝１／２π・Ｒ１−ＣＧＤｏ−に−Ｗｇ３に−ｗｇ
ｌ／Ｗｇ３を代入すれば ｆｃ＝１／２π・Ｒｊ！”ＣＧｎｏ＠Ｗｇ＋ ・＋＋曲
＋＋＋＋＋ （４）式こ＼でＣａｎ□は単位ゲート幅当
りのドレイン拳ゲート間容量（Ｆ／ｍ）である。
ｌ／Ｗｇ３を代入すれば ｆｃ＝１／２π・Ｒｊ！”ＣＧｎｏ＠Ｗｇ＋ ・＋＋曲
＋＋＋＋＋ （４）式こ＼でＣａｎ□は単位ゲート幅当
りのドレイン拳ゲート間容量（Ｆ／ｍ）である。
こ＼でＱ１１Ｑ２のＣＧ１１０＝０．３（ｎＦ／ｍ）、
Ｒ１＝５ＫＱ Ｗｇ ３＝ １０ ｐ ｍ とすればｆ
ｅ＝１０．６７ｋ（ＧＨ７） ＋＋＋＋＋＋＋＋＋＋＋
＋＋＋ （５）式で表わされる。以上のように定抵抗形
差動増幅回路ではＧについては（１）式に示すようにＷ
ｇＩ を大きくするに従いその１／２乗に比例して大と
々るが、ｆｃについては（４）式から”１９−＋ の逆
数に比例することになる。
Ｒ１＝５ＫＱ Ｗｇ ３＝ １０ ｐ ｍ とすればｆ
ｅ＝１０．６７ｋ（ＧＨ７） ＋＋＋＋＋＋＋＋＋＋＋
＋＋＋ （５）式で表わされる。以上のように定抵抗形
差動増幅回路ではＧについては（１）式に示すようにＷ
ｇＩ を大きくするに従いその１／２乗に比例して大と
々るが、ｆｃについては（４）式から”１９−＋ の逆
数に比例することになる。
一方アクチイブ負荷形差動増幅回路ではＱ４．Ｑ５のゲ
ート幅を共通にＷｇ４ とおけば、通常ｗｇ４はＷｇ３
の１／２寸法に選ばれるのテｗｇ４＝ｗｇ３／２単位ゲ
ート幅当りの飽和ドレイン抵抗をＲｎｓ□（Ω・ｍ）、
Ｑｌｌ Ｑ２から見た負荷としてはＱｌのＲｎ５１ｒ
Ｑ４のＲｎ５４であり共に同一電流で駆動されるので
ＲＩ）ｓ１＝Ｒｒ１５４、これより等測的な負荷抵抗Ｒ
Ｊｅｑ＝Ｒｎｓ４／２＝ Ｒｎ５ｏ／ｌＷｇ４が得られ
る。
ート幅を共通にＷｇ４ とおけば、通常ｗｇ４はＷｇ３
の１／２寸法に選ばれるのテｗｇ４＝ｗｇ３／２単位ゲ
ート幅当りの飽和ドレイン抵抗をＲｎｓ□（Ω・ｍ）、
Ｑｌｌ Ｑ２から見た負荷としてはＱｌのＲｎ５１ｒ
Ｑ４のＲｎ５４であり共に同一電流で駆動されるので
ＲＩ）ｓ１＝Ｒｒ１５４、これより等測的な負荷抵抗Ｒ
Ｊｅｑ＝Ｒｎｓ４／２＝ Ｒｎ５ｏ／ｌＷｇ４が得られ
る。
従ってこの回路における増幅利得ＧａはＧａ＝Ｖｏｕ
ｔ／Ｖｉｎ ＝９ｍｏ Ａ喧貨Ｗｇａ ２ ｍｆＬｎｓ
ｏ／ＺＷｇ４・・・・・・（６）式 ％式％ Ｇａ＝ＱｍＯ・Ｒｎ５ｏ必稲了乃Ｍ６ ・・・・・・（
７）式定抵抗負荷のＧと同様にに＝Ｗｇ １／Ｗｇ２と
すればＧａ＝（９ｍｏ・Ｒｎ５ｏ／ｌ「）、、／ｉＦ
＋＋＋＋＋’ （８）式％式％） Ｇａ＝＝７６．４ｘＪＷ −＝−（９）式で表わされる
。一方周波数帯域ｆｃａはｆ ｃ ａ ＝ 、１ ／
２π・ＲＪｅｑ ・（Ｃｃｎｏ・Ｗ’ｇ４ ＋Ｇｃａｏ
・Ｗｇ＋）＝１／２ ｙｒ ＃ ＲｎｓｏＪｇａ＋１（
１／２＋ｋ ）ｅＣａｎｏ Ｗｇ２＝１／２π（ｋ＋１
７２）Ｒｎｓｏ−（：Ｇｎｏ ＝−（１０）式％式％（ ／ｍ）を代入すると ｆｃａ＝０．８８／（ｋ＋１／２） ［ＧＨｚ） −−
（１１）弐以上の定抵抗形およびアクティブ負荷形にお
ける差動増幅回路のＧ、Ｇａ、ｆｃ、ｆｃａをに＝Ｗｇ
ｌ／Ｗｇ３に対して図表化すると第２図（ＩＬ）のよう
になる。 −第２図（ａ）より定抵抗形はＧ／Ｊ％、ｆ
ｃ大またアクティブ角荷形では遊にＧａ大、ｆｃａ小が
容易に理解出来る。
ｔ／Ｖｉｎ ＝９ｍｏ Ａ喧貨Ｗｇａ ２ ｍｆＬｎｓ
ｏ／ＺＷｇ４・・・・・・（６）式 ％式％ Ｇａ＝ＱｍＯ・Ｒｎ５ｏ必稲了乃Ｍ６ ・・・・・・（
７）式定抵抗負荷のＧと同様にに＝Ｗｇ １／Ｗｇ２と
すればＧａ＝（９ｍｏ・Ｒｎ５ｏ／ｌ「）、、／ｉＦ
＋＋＋＋＋’ （８）式％式％） Ｇａ＝＝７６．４ｘＪＷ −＝−（９）式で表わされる
。一方周波数帯域ｆｃａはｆ ｃ ａ ＝ 、１ ／
２π・ＲＪｅｑ ・（Ｃｃｎｏ・Ｗ’ｇ４ ＋Ｇｃａｏ
・Ｗｇ＋）＝１／２ ｙｒ ＃ ＲｎｓｏＪｇａ＋１（
１／２＋ｋ ）ｅＣａｎｏ Ｗｇ２＝１／２π（ｋ＋１
７２）Ｒｎｓｏ−（：Ｇｎｏ ＝−（１０）式％式％（ ／ｍ）を代入すると ｆｃａ＝０．８８／（ｋ＋１／２） ［ＧＨｚ） −−
（１１）弐以上の定抵抗形およびアクティブ負荷形にお
ける差動増幅回路のＧ、Ｇａ、ｆｃ、ｆｃａをに＝Ｗｇ
ｌ／Ｗｇ３に対して図表化すると第２図（ＩＬ）のよう
になる。 −第２図（ａ）より定抵抗形はＧ／Ｊ％、ｆ
ｃ大またアクティブ角荷形では遊にＧａ大、ｆｃａ小が
容易に理解出来る。
第２図（ｂ）にＧφｆｃ ｌ Ｇｌｌ慟ｆｃａいわゆる
利得・帯域ｆｌ（Ｇａ積）をｋに対して示す。第２図（
ｂ）よりＧＢ積最大＜１自はに＝１の時でありに＝１で
Ｇ、Ｇａおよびｆｃ、ｆａＩＬが自由に選択出来ること
が望ましいＯ 尚以上の他定抵抗負荷形の場合Ｑ、１．Ｑ２のゲート幅
ｗｇ１の１／２乗比例で増幅利得を大にし、反比例で周
波数帯域が下るのでＧＢｆｉを悪化する傾向があり、ア
クティブ負荷形の場合負帰還等圧よ゛りて広帯域化を実
現する手段があるが位相等について吟味を必要とし安定
性の検討や調整が煩わしい問題点が発生する。
利得・帯域ｆｌ（Ｇａ積）をｋに対して示す。第２図（
ｂ）よりＧＢ積最大＜１自はに＝１の時でありに＝１で
Ｇ、Ｇａおよびｆｃ、ｆａＩＬが自由に選択出来ること
が望ましいＯ 尚以上の他定抵抗負荷形の場合Ｑ、１．Ｑ２のゲート幅
ｗｇ１の１／２乗比例で増幅利得を大にし、反比例で周
波数帯域が下るのでＧＢｆｉを悪化する傾向があり、ア
クティブ負荷形の場合負帰還等圧よ゛りて広帯域化を実
現する手段があるが位相等について吟味を必要とし安定
性の検討や調整が煩わしい問題点が発生する。
前述のようにアナログ増幅回路は定抵抗形差動増幅回路
によることが多いが史にその増幅利得０を可変にする必
要がある場合は第３図に示すようにＱｌ、Ｑ２のドレイ
ン間にＱ６ヲ挿入した方法がある。
によることが多いが史にその増幅利得０を可変にする必
要がある場合は第３図に示すようにＱｌ、Ｑ２のドレイ
ン間にＱ６ヲ挿入した方法がある。
しかし定抵抗負荷形差動増幅回路では前述のようにアク
ティブ負荷形に比較してＧが大きく取れ々いため充分々
利得可変範囲がとれない欠点がある。
ティブ負荷形に比較してＧが大きく取れ々いため充分々
利得可変範囲がとれない欠点がある。
Ｑ６ のゲート幅をｗｇ６とし、Ｑ６の制御パイアース
祁、圧ＶＧが充分ピンチオフ電圧以下の負の場合前述の
（９）式に等しい。
祁、圧ＶＧが充分ピンチオフ電圧以下の負の場合前述の
（９）式に等しい。
次にＱ６をオンさせた時（ゲートバイアＸ０Ｖ）のンー
ス・ドレイン抵抗 Ｒ（Ｉ Ｓ （６ｎ）＝１／ｉｍ ＝＝ｌ／（ｄｍｏ
’ Ｗｇ６ 曲””・（１２）式この時に得られる増幅
利得Ｇｍ１ｎは Ｇｍ１ｎ−−ｇｍｏＷｇ３・ｐ ａ （Ｒ）ｅ １／２
Ｑｍｏ ＊Ｗｇ６）・（Ｒ７＋＋１／２９ｍｏ−ｗｇ６
） ＝（ｊｌｎ＊Ｒ１＊Ｗｇ３１Ｉ−ＩＫ万・Ｉ／＜ １＋
２＃、ｍｏ −Ｗｇ６・ＲＪ） ・川…・川・（１３）
式従って可変範囲は（９） 、 （１２）両式よりＧｍ
ａｘ ／ ＧｒｎＳ ｎ ＝ １−）−２伊ｙｎｏ−Ｗ
ｇ４・ＩＬＩ −（１４）式Ｇｍａｘ／Ｇｒｎｉ ｎ＝
２０ （２６ｄｂ） −−−−−−−−−−−−（１５
）式とアナログ増幅回路における増幅利得可変範囲とし
ては不充分な欠点があった。
ス・ドレイン抵抗 Ｒ（Ｉ Ｓ （６ｎ）＝１／ｉｍ ＝＝ｌ／（ｄｍｏ
’ Ｗｇ６ 曲””・（１２）式この時に得られる増幅
利得Ｇｍ１ｎは Ｇｍ１ｎ−−ｇｍｏＷｇ３・ｐ ａ （Ｒ）ｅ １／２
Ｑｍｏ ＊Ｗｇ６）・（Ｒ７＋＋１／２９ｍｏ−ｗｇ６
） ＝（ｊｌｎ＊Ｒ１＊Ｗｇ３１Ｉ−ＩＫ万・Ｉ／＜ １＋
２＃、ｍｏ −Ｗｇ６・ＲＪ） ・川…・川・（１３）
式従って可変範囲は（９） 、 （１２）両式よりＧｍ
ａｘ ／ ＧｒｎＳ ｎ ＝ １−）−２伊ｙｎｏ−Ｗ
ｇ４・ＩＬＩ −（１４）式Ｇｍａｘ／Ｇｒｎｉ ｎ＝
２０ （２６ｄｂ） −−−−−−−−−−−−（１５
）式とアナログ増幅回路における増幅利得可変範囲とし
ては不充分な欠点があった。
（ｄ） 発明の目的
本発明の目的は上記の欠点を除去するためアクティブ負
荷形差動増幅回路における大きい利得を保持しつ＼ＧＢ
積を損うことなく特性のＱ４１Ｑ５のバラツキによる特
性Ｇａ、ｆｃａ の安定化を実現し、更には利得可変手
段を付加したときに広い利得可変範囲が得られるＦＥＴ
差動増幅回路を提供しようとするものである。
荷形差動増幅回路における大きい利得を保持しつ＼ＧＢ
積を損うことなく特性のＱ４１Ｑ５のバラツキによる特
性Ｇａ、ｆｃａ の安定化を実現し、更には利得可変手
段を付加したときに広い利得可変範囲が得られるＦＥＴ
差動増幅回路を提供しようとするものである。
（ｅ）発明の構成
上記目的は、ＦＥＴ素子のドレイン会ソース間の飽和領
域における抵抗を負荷抵抗とするアクティブ負荷形ＦＥ
Ｔ差動増幅回路において、差動増幅器を構成するＦＥＴ
対素子のドレイン端子間に任意に設定する抵抗値を備え
た抵抗性素子を挿入接続したことを特徴とするアクティ
ブ負荷形ＦＥＴ差動増幅回路を提供することによって達
成することが出来る。
域における抵抗を負荷抵抗とするアクティブ負荷形ＦＥ
Ｔ差動増幅回路において、差動増幅器を構成するＦＥＴ
対素子のドレイン端子間に任意に設定する抵抗値を備え
た抵抗性素子を挿入接続したことを特徴とするアクティ
ブ負荷形ＦＥＴ差動増幅回路を提供することによって達
成することが出来る。
（ｆ） 発明の実施例
以下図面を参照しつつ本発明の一実施例について説明す
る。
る。
第４図（ａ）は本発明の一実施例におけるＦＥＴ差動増
幅回路構成例図側口び第４図（ロ）は本発明の他の実施
例における利得制御機能付アクテイフ゛負荷形ＦＥＴ差
動増幅回路構成側口である。図においてＱ、１１ Ｑ２
１ Ｑ３． Ｑ４． Ｑ５． Ｑ６けＦＥＴ素子および
１’？、ｄは抵抗である。
幅回路構成例図側口び第４図（ロ）は本発明の他の実施
例における利得制御機能付アクテイフ゛負荷形ＦＥＴ差
動増幅回路構成側口である。図においてＱ、１１ Ｑ２
１ Ｑ３． Ｑ４． Ｑ５． Ｑ６けＦＥＴ素子および
１’？、ｄは抵抗である。
図の構成素子を示す符号で従来のそれと共通の符号を有
する素子は従来と共通の機能および特性を備えているも
のとする。またＲｄは前述の３−（Ｃ）項従来の技術と
問題点で述べた旧と同様の手法で形成した定抵抗である
。
する素子は従来と共通の機能および特性を備えているも
のとする。またＲｄは前述の３−（Ｃ）項従来の技術と
問題点で述べた旧と同様の手法で形成した定抵抗である
。
こ＼で第４図（ＩＬ）の回路について増幅利得Ｇｂ。
周波数帯域ｆｅｂをめると前述と同様にＱｂ４ｏｏバｑ
・（ＲＤｓｏ／Ｗ ｇａ ・Ｒ／２ ）／（： （Ｒ
ｏｓｏ／Ｗｇ３）＋Ｒ／２）＝Ｑｍｏ ａ ＲｏｓＶ汀
ｘ、ＪＹ ＊ Ｒ／（２ＲＤＳ ｏ／Ｗｇ３＋Ｒｄ ）
・・・・・・ （１６）式 ％式％ ） Ｗｇ３＋Ｒｄ ）／Ｒｄ ） ・・・・・・・・・・・
・（１７）式これよ・り利得帯域積ＧＢｃは ＧＢｂ＝Ｇｂ・ｆｅｂ ＝ト。・ＲＴ）ｓｏ／、／ＴＸＪＹ／〔２π（ｋ＋１／
２＞・Ｃ（；５ｏａＲｎｓｏ〕−−−＝ （１８）式と
なり、これは前出アクティブ負荷形差動増幅回路の（８
）および（１０）式の積に等しい。
・（ＲＤｓｏ／Ｗ ｇａ ・Ｒ／２ ）／（： （Ｒ
ｏｓｏ／Ｗｇ３）＋Ｒ／２）＝Ｑｍｏ ａ ＲｏｓＶ汀
ｘ、ＪＹ ＊ Ｒ／（２ＲＤＳ ｏ／Ｗｇ３＋Ｒｄ ）
・・・・・・ （１６）式 ％式％ ） Ｗｇ３＋Ｒｄ ）／Ｒｄ ） ・・・・・・・・・・・
・（１７）式これよ・り利得帯域積ＧＢｃは ＧＢｂ＝Ｇｂ・ｆｅｂ ＝ト。・ＲＴ）ｓｏ／、／ＴＸＪＹ／〔２π（ｋ＋１／
２＞・Ｃ（；５ｏａＲｎｓｏ〕−−−＝ （１８）式と
なり、これは前出アクティブ負荷形差動増幅回路の（８
）および（１０）式の積に等しい。
従って本実施例では利得帯域積′（ｉｌ−変化させるこ
となく、Ｒｄ を変化させることにより利得または帯域
を自由に選択することが出来る。
となく、Ｒｄ を変化させることにより利得または帯域
を自由に選択することが出来る。
次に第４図（ｂ）の他の実施例について説明する。
こ＼でも利得制御用ＦＥＴＱ６のバイアス電圧Ｖａが充
分負の場合はＱ６のない前出の（８）式に等しく Ｇ
［茸１１１．ｘ＝ （ｉ ｒｎｏ会Ｒｎ５ｏ／−’ｆ）
・ＪＹ−次にＱ６をオンさせた時のソース・ドレイン抵
抗は Ｒｎ５＝１／Ｑｍ、＝ １／１ｍｏ ＊Ｗｇ＜なのでこ
の時の増幅利得Ｇｂｍｉｎは Ｇｂｍｉｎ＝（Ｑｍｏ ＊Ｒｐｓｏ ／ｖ’Ｊ） ｅｖ
４Ｆ’ＲＤＳ （ＯＮ）／（２Ｒｎｓｏ／Ｗｇ３＋Ｒｎ
ｓ（ＯＮ））＝（（１ｍｏ・ＲＤｓｏ／７Ｔ ） Ｑ−
Ａｉ・Ｗｇ３／Ｗｇ６／（２ＲＤＳＯ＠９ｍｏ ＋（Ｗ
ｇ３／Ｗｇ６ ） ）・・・・・・・・・・・・（１９
）式 従って増幅利得可変範囲（８）、（１９）両式よしＧ
ｌ）ｍａｘ／Ｇ ｂｍｉ ｎ＝ １ ＋ ２ ＲＤｓｏ
Ｉｌ＠ｍｏ ’ Ｗｇｅ ７ｗ ｇａ・・・・・・・
・・・・・（２０）式 となる 前出と同様にＲａ５ｏ＝０．６ （Ω・ｍ）＋
＆ｍ。
分負の場合はＱ６のない前出の（８）式に等しく Ｇ
［茸１１１．ｘ＝ （ｉ ｒｎｏ会Ｒｎ５ｏ／−’ｆ）
・ＪＹ−次にＱ６をオンさせた時のソース・ドレイン抵
抗は Ｒｎ５＝１／Ｑｍ、＝ １／１ｍｏ ＊Ｗｇ＜なのでこ
の時の増幅利得Ｇｂｍｉｎは Ｇｂｍｉｎ＝（Ｑｍｏ ＊Ｒｐｓｏ ／ｖ’Ｊ） ｅｖ
４Ｆ’ＲＤＳ （ＯＮ）／（２Ｒｎｓｏ／Ｗｇ３＋Ｒｎ
ｓ（ＯＮ））＝（（１ｍｏ・ＲＤｓｏ／７Ｔ ） Ｑ−
Ａｉ・Ｗｇ３／Ｗｇ６／（２ＲＤＳＯ＠９ｍｏ ＋（Ｗ
ｇ３／Ｗｇ６ ） ）・・・・・・・・・・・・（１９
）式 従って増幅利得可変範囲（８）、（１９）両式よしＧ
ｌ）ｍａｘ／Ｇ ｂｍｉ ｎ＝ １ ＋ ２ ＲＤｓｏ
Ｉｌ＠ｍｏ ’ Ｗｇｅ ７ｗ ｇａ・・・・・・・
・・・・・（２０）式 となる 前出と同様にＲａ５ｏ＝０．６ （Ω・ｍ）＋
＆ｍ。
＝ｉ ｓ ｏ （ｓ／ｍ）
またＷｇｓ ＝ Ｗ ｇａ とした場合はＧｂｍａｘ／
Ｇｂｍｉｎ＝ ２１７（４６，７ｄｂ） −−（２１
）式とがり、従来の（１５）式に比較して２０ｄｂ以上
も大きい可変範囲を有する増幅利得可変機能付ＦＥＴ差
動増幅回路が得られる。
Ｇｂｍｉｎ＝ ２１７（４６，７ｄｂ） −−（２１
）式とがり、従来の（１５）式に比較して２０ｄｂ以上
も大きい可変範囲を有する増幅利得可変機能付ＦＥＴ差
動増幅回路が得られる。
（ｇ） 発明の効果
以上説明したように本発明によればアクティブ負荷形Ｆ
ＥＴ差動回路における差動増幅対ＦＥＴ少半のドレイン
間に窒抵抗を１個加えることによシ利得帯域積を劣化さ
せることなく増幅利得または周波数奇観を自由に設定出
来、回路を構成するＦＥＴ素子のゲート幅を定抵抗形Ｆ
ＥＴ増幅回路における増幅利得設定に際して対ＦＥＴ素
子のゲート幅変更を伴うことなく実現出来るので集積回
路化においてＦＥＴ素子におけるマスクをその都度変更
する必要がなく有用なＦＥＴによる差動増幅回路を提供
することが出来る。また増幅利得機能付の場合において
もアクティブ負荷形の特徴を生かして変化範囲の広いＦ
ＥＴ差動増幅回路を提供することが出来るので有用であ
る。
ＥＴ差動回路における差動増幅対ＦＥＴ少半のドレイン
間に窒抵抗を１個加えることによシ利得帯域積を劣化さ
せることなく増幅利得または周波数奇観を自由に設定出
来、回路を構成するＦＥＴ素子のゲート幅を定抵抗形Ｆ
ＥＴ増幅回路における増幅利得設定に際して対ＦＥＴ素
子のゲート幅変更を伴うことなく実現出来るので集積回
路化においてＦＥＴ素子におけるマスクをその都度変更
する必要がなく有用なＦＥＴによる差動増幅回路を提供
することが出来る。また増幅利得機能付の場合において
もアクティブ負荷形の特徴を生かして変化範囲の広いＦ
ＥＴ差動増幅回路を提供することが出来るので有用であ
る。
第１図（ａ”ｌ、 （ｂ）は従来におけるＦＥＴ差動増
幅回路の構成側口、第２図（ａ）、 （ｂ）はその特性
線側口、第３図は従来におけるＦＥＴによる利得制御付
差動増幅回路構成側口、第４図（＆）は本発明の一実施
例におけるＦＥＴ差勧増幅回路構成例図側口び第４図中
）は増幅利得制御機能付アクティブ負荷形ＦＥＴ差動増
幅回弊構成側口を示す。 図においてＱ１〜６はＦＥＴ素子、ＲＪおよびＲｄ は
抵抗である。 ｖＳＳ ｓｓ ＄；＞１ｉｉ］ （α） ｋ、・ ケ”１中１ヒヒ ＩＶ、Ｆ ／ ／ Ｗ、Ｆ
３（ｂ）− ツ リ
幅回路の構成側口、第２図（ａ）、 （ｂ）はその特性
線側口、第３図は従来におけるＦＥＴによる利得制御付
差動増幅回路構成側口、第４図（＆）は本発明の一実施
例におけるＦＥＴ差勧増幅回路構成例図側口び第４図中
）は増幅利得制御機能付アクティブ負荷形ＦＥＴ差動増
幅回弊構成側口を示す。 図においてＱ１〜６はＦＥＴ素子、ＲＪおよびＲｄ は
抵抗である。 ｖＳＳ ｓｓ ＄；＞１ｉｉ］ （α） ｋ、・ ケ”１中１ヒヒ ＩＶ、Ｆ ／ ／ Ｗ、Ｆ
３（ｂ）− ツ リ
Claims (2)
- （１） Ｆ Ｅ Ｔ 素子のドレインφソース間の飽和
領域における抵抗を負荷抵抗とするアクティブ負荷形Ｆ
ＥＴ差動増幅回路において、差動増幅器を構成するＦＥ
Ｔ対素子のドレイン端子間に、任意に設定する抵抗値を
備えた抵抗性素子を挿入接続したことを特徴とする一１
１ｆｌｆ負＃珍ＰＥＴ差動増幅回路。 - （２）上記抵抗性素子として、上記差動増幅器を構成す
るＦＥＴ対素子のドレイン端子間に利得制御用ＦＥＴ素
子のドレイン・ソース端子を挿入接続し該利得制御用Ｆ
ＥＴ素子のゲート端子に制御電圧を印加して前記ＦＥＴ
対素子の増幅利得を連続的に制御せしめることを特徴と
する特許請求の範囲第（１）項記載のＩｔｆｆｉ矛罎＄
１ｒＥＴ差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1563384A JPS60160209A (ja) | 1984-01-31 | 1984-01-31 | Ｆｅｔ差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1563384A JPS60160209A (ja) | 1984-01-31 | 1984-01-31 | Ｆｅｔ差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160209A true JPS60160209A (ja) | 1985-08-21 |
Family
ID=11894123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1563384A Pending JPS60160209A (ja) | 1984-01-31 | 1984-01-31 | Ｆｅｔ差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160209A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717365A (en) * | 1980-04-02 | 1982-01-29 | Inst Metarotsunanii I Tekunoro | Squeezing casting device |
| JPS57148409A (en) * | 1981-03-09 | 1982-09-13 | Sanyo Electric Co Ltd | Fet amplifying circuit |
| JPS6066510A (ja) * | 1983-09-22 | 1985-04-16 | Nec Corp | 可変増幅回路 |
-
1984
- 1984-01-31 JP JP1563384A patent/JPS60160209A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717365A (en) * | 1980-04-02 | 1982-01-29 | Inst Metarotsunanii I Tekunoro | Squeezing casting device |
| JPS57148409A (en) * | 1981-03-09 | 1982-09-13 | Sanyo Electric Co Ltd | Fet amplifying circuit |
| JPS6066510A (ja) * | 1983-09-22 | 1985-04-16 | Nec Corp | 可変増幅回路 |
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