JPS5854524B2

JPS5854524B2 - デンリヨクゾウフクカイロ

Info

Publication number: JPS5854524B2
Application number: JP49131686A
Authority: JP
Inventors: 忠男鈴木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1974-11-15
Filing date: 1974-11-15
Publication date: 1983-12-05
Also published as: CA1042995A; GB1500407A; AU8638075A; JPS5157273A; US4021746A

Description

【発明の詳細な説明】本発明は電界効果トランジスタ（ＦＥＴ）を用いた電力
増巾回路に関する。

従来より周知のＦＥＴは、ドレイン電流ＩＤが半導体基
板に平行に即ち横方向に流れ、このチャンネル部を流れ
る電流を、ゲートに逆バイアスされた電圧ＶＧＳを加
えることにより制御するものである。

そして、ドレイン電圧がある値に達すると、電流は飽和
しくＶＤＳＩＤ特性）がいわゆる５極管特性となる。

伝送特性（ＶＧＳ−ＩＤ特性）は２乗特性である。

斯るＦＥＴは電力増巾用としては不向である。

これに対し、バイポーラトランジスタと同様に、基板に
対して垂直に即ち縦方向に電流を流す構造の縦形ＦＥＴ
が提案されている。

縦形ＦＥＴは単位面積当りの電流利用率を高くでき、ま
た出力抵抗のきわめて小さい３極管特性を得ることがで
きる。

従ってオーディオ用の電力増巾回路に適用した場合、音
質が３極管を使用したもののそれと同様なものとなる。

然も、真空管と比べると出力抵抗がきわめて小さく、エ
ミ減の問題がなく、またコンプリメンタリ特性の素子が
得られる。

よって、オーディオ用の電力増巾回路の最終段に用いれ
ば、純コンプリメンタリＯＴＬ回路を容易に実現できる
利点がある。

また、バイポーラトランジスタと比べると、安全動作領
域が広く大出力を得やすい利点がある。

縦形Ｆ’ＥＴとしてはい（つかのものが提案されている
が、第１図にそのｎチャンネル形の一例の構造を示す。

第１図において、１はドレイン領域（ｎ一層）を示し、
この領域１内にゲート領域２（ｐ＋層）が埋め込まれて
いる。

ゲート領域２はメツシュ状につながっている。

また、３はソース領域（ｎ＋層）を示し、選択酸化法の
応用により形成されている。

ソース領域３とゲート領域２とは絶縁層４（Ｓｉ０２層
）により絶縁される。

ソース領域３は十数Ｃ個の分離された長方形からなり、
それらがすべてソース電極５Ｓにより接続されている。

また、５ｇはゲート電極、５ｄはドレイン電極である。

このように、ドレイン領域１とソース領域３は縦方向に
向かい合って位置し、その間にゲート領域２がメツシュ
状に位置されているから、ゲート領域２間の距離りと、
ゲート領域２の厚み（チャンネル長）Ｌとの比Ｌ／ｈが
小さいため、出力抵抗が小さく特性飽和がない。

従って斯る縦形ＦＥＴの（ＶＤＳ−ＩＤ）特性は、第２
図に示すように、ドレイン電圧ＶＤＳの増加に対してド
レイン電流の飽和しない３極管特性を呈することになる
。

一例として（ＶＤｓ−２０Ｖ、ＩＤ＝ＩＡ）における特
性として、（電圧増巾率μ＝４、出力抵抗ｒＤ＝１６０
、相互コンダクタンスｇｍ＝２５０ｍＱ）の素子が得ら
れている。

また、伝送特性（ＶＧＳ−ＩＤ特性）は適当な負荷抵抗
を選ぶと、ｇｍは略々一定になり、リニア特性が得られ
る。

従来のＦＥＴが２乗特性を示すのに対し、歪の少ない増
巾が可能である。

また、縦形ＦＥＴは、電流集中が起きない、２次降服に
よる破壊がない、温度特性が負の係数を持ち、熱暴走が
少ない、スイッチング時の過渡応答速度が速い等の理由
により、バイポーラトランジスタに比べて大巾な強度改
善がなされており、電力増巾用半導体素子として好適で
ある。

更に、Ｐチャンネル形ＦＥＴも従来のＦＥＴより容易に
製造でき、コンプリメンタリ接続しやすい利点もある。

本発明は、例えば縦形ＦＥＴにより電力増巾回路を構成
するようになし、特に電源電圧の変動、素子のピンチオ
フ電圧のバラツキに対してバイアスが安定なものとした
ものである。

以下、本発明の一実施例について図面を参照して説明し
よう。

第３図において、６及び７は初段の差動増巾器を構成す
るｐｎｐ形トランジスタを示し、トランジスタ６０ベー
スが入力端子８に接続され、トランジスタ７のベースが
抵抗器及びコンデンサを介して接地されると共に、抵抗
器を介して出力端子９に接続されて負帰還がかげられて
いる。

また、トランジスタ６及び７の工□ツタ共通接続点と電
源端子＋ＶＣＣＩとの間に定電流源が挿入される。

即ち、そのベースに電源電圧がダイオードを介して抵抗
器１０及び１１で分圧されて与えられるｐｎｐ形トラン
ジスタ１２が設けられ、トランジスタ１２のエミッタが
抵抗器１３を介して電源端子＋ＶＣＣＩに接続され、
そのコレクタがトランジスタ６及び７のエミッタ共通接
続点に接続される。

また、１４及び１５は負荷抵抗器で、これより取り出さ
れた信号は、ｎｐｎｐｎｐトランジスタ及び１７よりな
る次段の差動増巾器に供給される。

トランジスタ１６及び１７のエミッタ共通接続点と電源
端子−ＶＣＣ２間に抵抗器１８が挿入される。

そして、トランジスタ１７のコレクタがｐｎｐ形トラン
ジスタ１９０ベースに接続され、トランジスタ１６のコ
レクタが抵抗器２０を介してトランジスタ１９のコレク
タに接続され、トランジスタ１９のエミッタが抵抗器２
１を介して電源端子＋ＶＣＣ２に接続され、トランジス
タ１９０ベースと電源端子＋ｖｃｃ２との間に、ダイ
オード及び抵抗器２２の直列回路が挿入される。

このトランジスタ１９は、トランジスタ１６及び１７か
らなる差動増巾器のダブルエンドの出力をシングルエン
ドに変換するものである。

そして、トランジスタ１６のコレクタにｎｐｎ形トラン
ジスタ２３及び抵抗器２４よりなるエミッタホロワ形の
負荷が接続され、トランジスタ１９のコレクタにｎｐｎ
形トランジスタ２５及び抵抗器２６よりなるエミッタホ
ロワ形の負荷が接続される。

このように、エミッタホロワ形の負荷（或いはＦＥＴ）
が負荷であると、入力インピーダンスが高（なり、トラ
ンジスタ１６及び１７よりなる差動増巾器の利得非常に
大とできる。

これら、エミッタホロワ形のトランジスタ２３及び２５
を通じて、最終段のコンプリメンタリ特性の縦形ｎチャ
ンネルＦＥＴ２７及び縦形ｐチャンネルＦＥＴ２８がド
ライブされる。

即ち、ＦＥＴ２７及び２８のソースが互いに接続されて
出力端子９として導出され、ＦＥＴ２７のドレインが電
源端子＋ＶＣＣＩに接続され、ＦＥＴ２８のドレインが
電源端子−ＶＣＣＩに接続され、ＦＥＴ２７のゲートは
そのソースに対して負のバイアスが与えられるようにト
ランジスタ２３のエミッタに接続され、ＦＥＴ２８のゲ
ートはそのソースに対して正のバイアスが与えられるよ
うにトランジスタ２５のエミッタに接続される。

なお、トランジスタ２３及び２５の夫々のペースを端子
Ａ及びＢとしたときに、この端子以降の最終段の構成は
第４図に示すようなものとしても良い。

つまり、トランジスタ２３のエミッタを抵抗器２４を介
して電源端子＋ＶＣＣＩより大なる電源電圧の供給され
る電源端子＋ＶＣＣ２に接続し、トランジスタ２５のエ
ミッタを同様に抵抗器２６を介して電源端子−ｖｃｃ２
に接続するのである。

斯くすれば、ＦＥＴ２７及び２８をより大振巾でドライ
ブすることができる。

勿論、端子Ａ及びＢを直接ＦＥＴ２７及び２８のゲート
に接続する基本的なコンプリメンタリ接続としても良い
。

上述の構成において、抵抗器２０における電圧降下がＦ
ＥＴ２７及び２８のバイアスとなり、また、トランジス
タ１６及び１７からなる差動増巾器の前段よりの同相信
号に対しては、その利得が、抵抗器１８及び２０の値を
夫々Ｒ１８及びＲ２０とすれば、（Ｒ２０／Ｒ１８）と
して定まり、同相信号によリバイアス値が変化してしま
う。

そこで、一般に抵抗器１４及び１５の夫々の値Ｒ１４及
びＲ１５は等しくされている。

従って、電源電圧が変動したとすると、その変動分の抵
抗器２００両端への伝送利得Ｇは、抵抗器１０，１１．
１３の値を夫々ＲＩＯＲ１１’Ｒ１３とすれば次式で示
すものとなる。

ＲＩＯＲ１４Ｒ２０ＧニーＸ−Ｘ−・・・・・・・・・・・・・・・・・・
（１）Ｒ１０＋Ｒ１】Ｒ１３Ｒ１８ここで、電源電圧の変動に基づ＜ＦＥＴ２７及び２８の
バイアス電流を安定化するには、ＦＥＴ２７及び２８の
夫々のドレインに電源電圧が与えられており、またこれ
らが抵抗器２００両端電圧をゲートバイアスとしている
から、夫々のＦＥＴの電圧増巾率をμとすれば、Ｇ−一・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・（２）μ となるように、各抵抗器の値を選べば良い。

また、ＦＥＴ２７及び２８のピンチオフ電圧が共にＶｐ
で等しく、トランジスタ２３及び２５のベース・エミッ
タ間電圧降下を無視すれば、８級プッシュプルであるか
ら、抵抗器２００両端電圧降下は、約２Ｖｐとなされる
。

このとき、トランジスター９を流れる直流電流を■とす
れば、Ｒ２ｏ＝２ｖｐ／■・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・（３）の
関係が成立する。

（１）式（２）式（３）式より、２Ｒ・ＯＲ・・１
２Ｖｐ＋＋＋（４゜Ｇ−ｍ＝ μ Ｒ１０＋Ｒ１１Ｒ１３Ｒ１８Ｉとなる。

ところで、ピンチオフ電圧Ｖｐが異なるＦＥＴの場合で
も３極管特性ＦＥＴの場合Ｖｐ・μ＝ｋ（一定値）
・・・・・・・・・・・・・・・・・・・・・（５）
の条件が成立する。

この（５）式より、２２Ｖｐ（６） μ ｋが得られる。

故に（４）式及び（６）式より２ＶｐＲＩＯＲ］４
１２ＶＩ）＋＋、（７）ｋＲ１０＋Ｒ１１
Ｒ１３Ｒ１８Ｉとなる。

（７）式よりに：Ｉ−Ｒ，３°Ｒ１ｓ（Ｒ１ｏ＋Ｒ
ｎ ’）、、、、、、、、、、、、、、、（８）１
０Ｒ１４となる。

この（８）式を満足するように抵抗器１３゜１４或いは
１８の何れかを変化させて調整すれば、ＦＥＴ２７及び
２８のゲートバイアスを、電源電圧の変動及びＦＥＴの
特性のバラツキに対して安走化することができる。

上述せる所より明かなように本発明に依れば、電源電圧
が変動した場合でも、ＦＥＴ２７及び２８のゲートバイ
アスを安定なものとできる。

また、ＦＥＴのピンチオフ電圧Ｖｐがバラついた場合で
も、抵抗器を調整すれば、バイアスを安定化することが
できる。

なお、ＦＥＴの電圧増巾率μは、直流的なものと、動作
点におけるものとが異なるが、このために生じるずれは
、抵抗器１０の値を変えると共に、これと直列にツェナ
ーダイオードを設けて補正することができる。

【図面の簡単な説明】

第１図は本発明に適用しうる縦形ＦＥＴの構成図、第２
図はその特性を示す図、第３図は本発明の一実施例の接
続図、第４図はその一部の他の例の接続図である。８は入力端子、９は出力端子、２７．２８はＦＥＴであ
る。

Claims

【特許請求の範囲】１第１の正極性電源（＋ＶＣＣ１）と第１の負極性
電源（−Ｖｃｃｌ）間にコンプリメンタリ・プッシュプ
ル接続された３極管特性を有する一対のＮチャンネル及
びＰチャンネルＦＥＴ２７．２８と、いずれか一方のベ
ースに入力信号が供給される第１及び第２の差動増巾用
トランジスタ６．７と、この差動増巾用トランジスタ６
．７のエミッタ共通接続点にそのコレクタが接続される
と共にそのベースが第１の抵抗器１１を介して基準電位
に接続されると共に第２の抵抗器１０及び順方向ダイオ
ードを介して上記第１の正極性電源（＋Ｖｃｃ１）に接
続され、そのエミッタが第３の抵抗器１３を介して上記
第１の正極性電源（＋Ｖｃｃｌ）に接続された定電流源
用トランジスタ１２と、上記第１及び第２の差動増巾用
トランジスタ６．７の夫々のコレクタと第２の負極性電
源（−ＶＣＣ２）との間に夫々接続された第４及び第５
の抵抗器１４．１５と、この第４及び第５の抵抗器１４
．１５に得られる電圧が夫々そのベースに供給される第
３及び第４の差動増巾用トランジスタ１６．１７と、こ
の第３及び第４の差動増巾用トランジスタ１６゜１７０
工ミツタ共通接続点と上記第２の負極性電源（−ＶＣＣ
２）との間に接続された第６の抵抗器１８と、上記第３
の差動増巾用トランジスタ１６のコレクタと第２の正極
性電源（＋ＶＣＣ２）との間に接続された第７の抵抗器
２０及び負荷１９とを有し、上記第７の抵抗器２００両
端に生じる直流バイアス電圧が上記一対のＮチャンネル
及びＰチャンネルＦＥＴ２７．２８のゲートに夫々供給
されると共に、上記定電流源用トランジスター２、第１
の差動増巾用トランジスタ６、第３の差動増巾用トラン
ジスタ１６及び上記第７の抵抗器２０を介して上記第１
の正極性電源（＋ＶＣＣ１）の電圧変化が上記Ｎチャン
ネル及びＰチャンネルＦＥＴのゲートに夫々供給され、
かつ、次式が成立するようにしたことを特徴とする電力
増巾回路。 ■・Ｒ３・Ｒ６（Ｒ２＋Ｒ１） − Ｒ２°Ｒ４但し、ｋ＝Ｖ、・μ （一定値）Ｖ °上記ＦＥＴのピンチオフ電圧 μ °上記ＦＥＴの電圧増巾率 ■ °上記第７の抵抗器を通じる直流電流Ｒ１上記第１
の抵抗器の抵抗値Ｒ２上記第２の抵抗器の抵抗値Ｒ３上記第３の抵抗器の抵抗値Ｒ４上記第４の抵抗器の抵抗値Ｒ６上記第６の抵抗器の抵抗値