JPH0582082B2 - - Google Patents
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- JPH0582082B2 JPH0582082B2 JP59085020A JP8502084A JPH0582082B2 JP H0582082 B2 JPH0582082 B2 JP H0582082B2 JP 59085020 A JP59085020 A JP 59085020A JP 8502084 A JP8502084 A JP 8502084A JP H0582082 B2 JPH0582082 B2 JP H0582082B2
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- Japan
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- transistor
- circuit
- transistors
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- channel
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- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は増幅回路に関し、特に入力電流が少
なく、かつ雑音発生レベルが少ない回路に係るも
のである。
なく、かつ雑音発生レベルが少ない回路に係るも
のである。
従来の増幅回路としては、第2図、第3図に示
すような回路が知られている。
すような回路が知られている。
第2図の回路は、NチヤンネルMOS型トラン
ジスタM1,M2を差動増幅回路として構成した
もので、ゲートG1,G2間に入力信号S1が与
えられる。11は電流源、Z1,Z2は負荷、1
2は電源ラインである。この回路の出力は、
MOS型トランジスタM1,M2のドレインから
導出される。
ジスタM1,M2を差動増幅回路として構成した
もので、ゲートG1,G2間に入力信号S1が与
えられる。11は電流源、Z1,Z2は負荷、1
2は電源ラインである。この回路の出力は、
MOS型トランジスタM1,M2のドレインから
導出される。
第3図の回路は、バイポーラトランジスタQ
1,Q2のベース間に入力信号S1が与えられる
もので、各バイポーラトランジスタQ1,Q2の
エミツタ側には、トランジスタQ3,Q4がそれ
ぞれ直列に接続され、カスコード増幅回路として
構成されている。出力はトランジスタQ3,Q4
のコレクタからとりだされる。13はトランジス
タQ3,Q4のバイアス源である。
1,Q2のベース間に入力信号S1が与えられる
もので、各バイポーラトランジスタQ1,Q2の
エミツタ側には、トランジスタQ3,Q4がそれ
ぞれ直列に接続され、カスコード増幅回路として
構成されている。出力はトランジスタQ3,Q4
のコレクタからとりだされる。13はトランジス
タQ3,Q4のバイアス源である。
第2図の回路によれば、NチヤンネルMOS型
トランジスタM1,M2が入力素子として用いら
れている。このようにNチヤンネルのMOS型ト
ランジスタM1,M2を入力素子として用いた場
合、入力信号の低い周波数領域においては、素子
自体の性質に起因する物理的現象により発生する
ノイズパワー、いわゆる1/f雑音が大きくな
る。特にNチヤンネルのものは、Pチヤンネルの
ものに比べて約3倍もノイズが大きい。従つて、
上記の回路は、オーデイオ帯域で使用される増幅
器としては不向きである。
トランジスタM1,M2が入力素子として用いら
れている。このようにNチヤンネルのMOS型ト
ランジスタM1,M2を入力素子として用いた場
合、入力信号の低い周波数領域においては、素子
自体の性質に起因する物理的現象により発生する
ノイズパワー、いわゆる1/f雑音が大きくな
る。特にNチヤンネルのものは、Pチヤンネルの
ものに比べて約3倍もノイズが大きい。従つて、
上記の回路は、オーデイオ帯域で使用される増幅
器としては不向きである。
第3図の回路によれば、バイポーラトランジス
タQ1,Q2が入力素子として用いられている。
この種トランジスタにあつては、必ずベース電流
が流れ、これが入力信号側に影響を与える。特
に、入力電流が小さい場合は、その影響が大きく
なり、入力電流を無視できないという問題があ
る。またこの回路の場合、PNPトランジスタ、
NPNトランジスタの相補型トランジスタ構成を
とるが、極性の異なるトランジスタの性能を画一
化して同じ性能に製造することは、製造技術面で
困難である。
タQ1,Q2が入力素子として用いられている。
この種トランジスタにあつては、必ずベース電流
が流れ、これが入力信号側に影響を与える。特
に、入力電流が小さい場合は、その影響が大きく
なり、入力電流を無視できないという問題があ
る。またこの回路の場合、PNPトランジスタ、
NPNトランジスタの相補型トランジスタ構成を
とるが、極性の異なるトランジスタの性能を画一
化して同じ性能に製造することは、製造技術面で
困難である。
この発明は上記の事情に鑑みてなされたもの
で、入力トランジスタの1/f雑音を低減し、か
つ周波数特性を向上し、また入力電流を無視でき
入力信号を安定して導入し増幅し得る増幅回路を
提供することを目的とする。
で、入力トランジスタの1/f雑音を低減し、か
つ周波数特性を向上し、また入力電流を無視でき
入力信号を安定して導入し増幅し得る増幅回路を
提供することを目的とする。
この発明では、入力素子としてPチヤンネルの
MOS型トランジスタM11,M12を用い、そ
のソース側にバイポーラトランジスタQ11,Q
12のエミツタを接続し、入力電流を無視でき、
かつ周波数特性がすぐれ、1/f雑音も改善した
増幅回路とするものである。
MOS型トランジスタM11,M12を用い、そ
のソース側にバイポーラトランジスタQ11,Q
12のエミツタを接続し、入力電流を無視でき、
かつ周波数特性がすぐれ、1/f雑音も改善した
増幅回路とするものである。
以下この発明の実施例を図面を参照して説明す
る。
る。
第1図はこの発明の一実施例であり、入力信号
S1は、PチヤンネルのMOS型トランジスタM
11,M12のゲート間に与えられる。この
MOS型トランジスタM11,M12のドレイン
は接地電位とされ、各ソースは、それぞれバイポ
ーラトランジスタQ11,Q12のエミツタに接
続される。バイポーラトランジスタQ11,Q1
2のベースは、バイアス電源21に接続され、コ
レクタは、それぞれ負荷22,23を介して電源
ライン24に接続される。この回路の出力は、バ
イポーラトランジスタQ11,Q12のコレクタ
から導出される。
S1は、PチヤンネルのMOS型トランジスタM
11,M12のゲート間に与えられる。この
MOS型トランジスタM11,M12のドレイン
は接地電位とされ、各ソースは、それぞれバイポ
ーラトランジスタQ11,Q12のエミツタに接
続される。バイポーラトランジスタQ11,Q1
2のベースは、バイアス電源21に接続され、コ
レクタは、それぞれ負荷22,23を介して電源
ライン24に接続される。この回路の出力は、バ
イポーラトランジスタQ11,Q12のコレクタ
から導出される。
上記の回路において、入力信号のレベルが小振
幅である場合、PチヤンネルのMOS型トランジ
スタM11,M12のソースの電位の平均値はほ
ぼ一定となる。そして、MOS型トランジスタM
11,M12に流れる電流は、電圧−電流変換係
数をgmとし、Q11,Q12のコレクタの負荷
抵抗(負荷22,23)をzcとすれば、出力電圧
voは、gmzcviとなり、増幅段の電圧利得vo/vi
は、gmzcとなる。
幅である場合、PチヤンネルのMOS型トランジ
スタM11,M12のソースの電位の平均値はほ
ぼ一定となる。そして、MOS型トランジスタM
11,M12に流れる電流は、電圧−電流変換係
数をgmとし、Q11,Q12のコレクタの負荷
抵抗(負荷22,23)をzcとすれば、出力電圧
voは、gmzcviとなり、増幅段の電圧利得vo/vi
は、gmzcとなる。
また、入力信号のレベルが小振幅である場合
は、NPNトランジスタQ11,Q12のベー
ス・エミツタ間電圧の平均値はほぼ一定であると
してよい。従つて、このとき、入力Pチヤンネル
MOS型トランジスタM11,M12に流れる電
流IM1,IM2は、 IM1≒β/2(VGSO+vin/2−VTH)2 IM2≒β/2(VGSO+vin/2−VTH)2 但し、β=μεpxεpW/tpx・L MOS型トランジスタM11,M12は飽和領
域で動作しているものとする。
は、NPNトランジスタQ11,Q12のベー
ス・エミツタ間電圧の平均値はほぼ一定であると
してよい。従つて、このとき、入力Pチヤンネル
MOS型トランジスタM11,M12に流れる電
流IM1,IM2は、 IM1≒β/2(VGSO+vin/2−VTH)2 IM2≒β/2(VGSO+vin/2−VTH)2 但し、β=μεpxεpW/tpx・L MOS型トランジスタM11,M12は飽和領
域で動作しているものとする。
なお、βはMOS型トランジスタの利得係数で
あり、μはキヤリアの移動度、εoxはゲート酸化
膜の誘電率、εoは真空の誘電率、toxはゲート酸
化膜厚、Lはチヤネル長、Wはチヤネル幅であ
る。
あり、μはキヤリアの移動度、εoxはゲート酸化
膜の誘電率、εoは真空の誘電率、toxはゲート酸
化膜厚、Lはチヤネル長、Wはチヤネル幅であ
る。
となるから、
vp=(IM1−IM2)Zc
≒β(VTH−VGSO)vin=Kvin
但し、VTHはスレツシユホールド電圧
VGSOはゲート・ソース間直流バイアス電
圧 K=β(VTH−VGSO)=一定 である。よつて、PチヤンネルのMOS型トラン
ジスタを入力素子として用い、入力信号に比例し
た増幅出力電圧を得ることができる。
圧 K=β(VTH−VGSO)=一定 である。よつて、PチヤンネルのMOS型トラン
ジスタを入力素子として用い、入力信号に比例し
た増幅出力電圧を得ることができる。
第4図の回路は、NPNトランジスタQ11,
Q12のベースバイアスを設定するのに、MOS
型トランジスタM13,M14、定電流源25に
よるバイアス回路を利用した例である。このバイ
アス回路は、負帰還形の回路であり、例えば、入
力側の直流レベルが大きくなり、トランジスタQ
11に大電流を流そうとすると、MOS型トラン
ジスタM13,M14のカレントミラー作用によ
り、トランジスタQ11のベース電位を低くして
大電流を抑える如く作用する。これによつて一層
安定な動作点を維持することができる。
Q12のベースバイアスを設定するのに、MOS
型トランジスタM13,M14、定電流源25に
よるバイアス回路を利用した例である。このバイ
アス回路は、負帰還形の回路であり、例えば、入
力側の直流レベルが大きくなり、トランジスタQ
11に大電流を流そうとすると、MOS型トラン
ジスタM13,M14のカレントミラー作用によ
り、トランジスタQ11のベース電位を低くして
大電流を抑える如く作用する。これによつて一層
安定な動作点を維持することができる。
上記したこの発明の増幅回路によると、まず、
入力素子としてPチヤンネルのMOS型トランジ
スタM11,M12を用いている。このPチヤン
ネルのMOS型トランジスタはNチヤンネルのも
のに比べて1/f雑音が低いことが確認されてい
る。従つて、入力信号が小振幅で低い周波数であ
つても、従来のものに比べてノイズ発生が少な
く、良質の増幅信号出力を得ることができる。次
に、このMOS型トランジスタは、バイポーラト
ランジスタのようにベース電流が流れないので、
入力電流を無視できる。つまり、入力信号が小さ
くても、これに悪影響を及ぼすことが無く安定し
て入力を受け付ける。
入力素子としてPチヤンネルのMOS型トランジ
スタM11,M12を用いている。このPチヤン
ネルのMOS型トランジスタはNチヤンネルのも
のに比べて1/f雑音が低いことが確認されてい
る。従つて、入力信号が小振幅で低い周波数であ
つても、従来のものに比べてノイズ発生が少な
く、良質の増幅信号出力を得ることができる。次
に、このMOS型トランジスタは、バイポーラト
ランジスタのようにベース電流が流れないので、
入力電流を無視できる。つまり、入力信号が小さ
くても、これに悪影響を及ぼすことが無く安定し
て入力を受け付ける。
次に、この回路によると、Pチヤンネルの
MOS型トランジスタのソースをトランジスタの
エミツタに接続して、いわゆるカスコード増幅器
を形成している。この場合は、MOSトランジス
タのゲート・ソース間容量は極めて小さく、また
トランジスタのエミツタ側抵抗も小さく、時定数
が小さくなる。つまり、入力信号の小振幅に対し
て、ベース電位一定のQ11,Q12の各VBE
(ベース、エミツタ間電圧)が対応変化し、M1
1,M12の各ソースに流れる電流を変化させ
る。これにより、M11,M12の各ソース電位
を一定に保つよう動作するので、また、上記時定
数が小さいことにより、M11,M12のソース
電位の一定化に寄与する。このことは、ミラー容
量が存在せず、高周波特性を良好なものとし、広
帯域特性の増幅器を実現することになる。また、
第4図の回路構成の場合、PチヤンネルFET、
NチヤンネルFET、NPNトランジスタの組み合
せであり、CMOSバイポーラ複合技術で集積回
路を構成するのに、製造順が好都合となり、効率
的な製作を行なえる。
MOS型トランジスタのソースをトランジスタの
エミツタに接続して、いわゆるカスコード増幅器
を形成している。この場合は、MOSトランジス
タのゲート・ソース間容量は極めて小さく、また
トランジスタのエミツタ側抵抗も小さく、時定数
が小さくなる。つまり、入力信号の小振幅に対し
て、ベース電位一定のQ11,Q12の各VBE
(ベース、エミツタ間電圧)が対応変化し、M1
1,M12の各ソースに流れる電流を変化させ
る。これにより、M11,M12の各ソース電位
を一定に保つよう動作するので、また、上記時定
数が小さいことにより、M11,M12のソース
電位の一定化に寄与する。このことは、ミラー容
量が存在せず、高周波特性を良好なものとし、広
帯域特性の増幅器を実現することになる。また、
第4図の回路構成の場合、PチヤンネルFET、
NチヤンネルFET、NPNトランジスタの組み合
せであり、CMOSバイポーラ複合技術で集積回
路を構成するのに、製造順が好都合となり、効率
的な製作を行なえる。
第1図はこの発明の一実施例を示す回路図、第
2図、第3図はそれぞれ従来の増幅回路を示す回
路図、第4図はこの発明の他の実施例を示す回路
図である。 M11,M12…PチヤンネルMOS型トラン
ジスタ、Q11,Q12…バイポーラトランジス
タ、22,23…負荷。
2図、第3図はそれぞれ従来の増幅回路を示す回
路図、第4図はこの発明の他の実施例を示す回路
図である。 M11,M12…PチヤンネルMOS型トラン
ジスタ、Q11,Q12…バイポーラトランジス
タ、22,23…負荷。
Claims (1)
- 1 各ドレインが接地側に結合され、各ゲート間
に差動入力が与えられる一対のPチヤネルMOS
型トランジスタと、このPチヤネルMOS型トラ
ンジスタの各ソース側にそれぞれのエミツタが接
続された一対のバイポーラトランジスタと、この
バイポーラトランジスタの各ベース共通に接続さ
れた電圧源と、前記バイポーラトランジスタのコ
レクタにぞれぞれ接続された負荷とを具備してな
る増幅回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59085020A JPS60229404A (ja) | 1984-04-26 | 1984-04-26 | 増幅回路 |
EP85104580A EP0159654B1 (en) | 1984-04-26 | 1985-04-16 | Amplifier circuit |
DE8585104580T DE3581553D1 (de) | 1984-04-26 | 1985-04-16 | Verstaerkerschaltung. |
US06/726,349 US4626794A (en) | 1984-04-26 | 1985-04-23 | Amplifier circuit using a P channel MOS transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59085020A JPS60229404A (ja) | 1984-04-26 | 1984-04-26 | 増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60229404A JPS60229404A (ja) | 1985-11-14 |
JPH0582082B2 true JPH0582082B2 (ja) | 1993-11-17 |
Family
ID=13847046
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59085020A Granted JPS60229404A (ja) | 1984-04-26 | 1984-04-26 | 増幅回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4626794A (ja) |
EP (1) | EP0159654B1 (ja) |
JP (1) | JPS60229404A (ja) |
DE (1) | DE3581553D1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB8513329D0 (en) * | 1985-05-28 | 1985-07-03 | Secr Defence | Transconductors |
JPS62154287A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | 半導体メモリ装置 |
JPS63240109A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | 差動増幅器 |
IT1252392B (it) * | 1991-11-13 | 1995-06-12 | Sgs Thomson Microelectronics | Stadio transconduttore perfezionato per filtri ad alta frequenza |
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DE4329639A1 (de) * | 1993-09-02 | 1995-03-09 | Telefunken Microelectron | Schaltungsanordnung mit gesteuerten Pinch-Widerständen |
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US6504433B1 (en) * | 2000-09-15 | 2003-01-07 | Atheros Communications, Inc. | CMOS transceiver having an integrated power amplifier |
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US20040150457A1 (en) * | 2001-06-29 | 2004-08-05 | Hiroshi Miyagi | Frequency mixing circuit |
JP2003283271A (ja) | 2002-01-17 | 2003-10-03 | Semiconductor Energy Lab Co Ltd | 電気回路 |
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US7589326B2 (en) | 2003-10-15 | 2009-09-15 | Varian Medical Systems Technologies, Inc. | Systems and methods for image acquisition |
US7095028B2 (en) | 2003-10-15 | 2006-08-22 | Varian Medical Systems | Multi-slice flat panel computed tomography |
JP2009111724A (ja) * | 2007-10-30 | 2009-05-21 | Nec Electronics Corp | 増幅器 |
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-
1984
- 1984-04-26 JP JP59085020A patent/JPS60229404A/ja active Granted
-
1985
- 1985-04-16 DE DE8585104580T patent/DE3581553D1/de not_active Expired - Lifetime
- 1985-04-16 EP EP85104580A patent/EP0159654B1/en not_active Expired
- 1985-04-23 US US06/726,349 patent/US4626794A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5360546A (en) * | 1976-11-12 | 1978-05-31 | Hitachi Ltd | Amplifier |
Also Published As
Publication number | Publication date |
---|---|
EP0159654B1 (en) | 1991-01-30 |
EP0159654A2 (en) | 1985-10-30 |
EP0159654A3 (en) | 1987-01-07 |
US4626794A (en) | 1986-12-02 |
DE3581553D1 (de) | 1991-03-07 |
JPS60229404A (ja) | 1985-11-14 |
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