JPS62154287A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS62154287A JPS62154287A JP60292899A JP29289985A JPS62154287A JP S62154287 A JPS62154287 A JP S62154287A JP 60292899 A JP60292899 A JP 60292899A JP 29289985 A JP29289985 A JP 29289985A JP S62154287 A JPS62154287 A JP S62154287A
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体メモリ装置に係り、特に、微少な読出
し信号差を高速に増幅することができ、しかも、占有面
積の小さな大容沿化に適したメモリセルを有するスタテ
ィック型ＭＯＳメモリ装置に関する。
し信号差を高速に増幅することができ、しかも、占有面
積の小さな大容沿化に適したメモリセルを有するスタテ
ィック型ＭＯＳメモリ装置に関する。
第１３図は従来のスタティック型ＭＯＳメモリ装置の一
例を示すもので、その要部構成図である。
例を示すもので、その要部構成図である。
図（こおいて１，２はメモリセル群（メモリプレーン）
で、その単位回路（メモリセル）３は、４個のＭＯＳｌ
−ランジスタ（以下ＭＯＳＴと略記する）４、５．６．
７と抵抗８，９より成る。このメモリセルはワード線１
０．１１を駆動するデコーダ１２でアクセスされ、出力
信号はデータ線１３．１４に微少な電位差として現われ
、スイッチ用ＭＯ５Ｔ １５．１６を通してコモンデー
タ線１７．１８に現われる。このコモンデータ線１７．
１８にはすべてのスイッチ用ＭＯＳＴのドレインが接続
されるため、寄生容量が大きくなり、メモリ装置の高速
動作の妨げとなる。このため、通常、このコモンデータ
線をＭＯＳＴを用いて複数域に分割して性能向上を図っ
ている。第１３図では、例として２分割したものを示し
ている。
で、その単位回路（メモリセル）３は、４個のＭＯＳｌ
−ランジスタ（以下ＭＯＳＴと略記する）４、５．６．
７と抵抗８，９より成る。このメモリセルはワード線１
０．１１を駆動するデコーダ１２でアクセスされ、出力
信号はデータ線１３．１４に微少な電位差として現われ
、スイッチ用ＭＯ５Ｔ １５．１６を通してコモンデー
タ線１７．１８に現われる。このコモンデータ線１７．
１８にはすべてのスイッチ用ＭＯＳＴのドレインが接続
されるため、寄生容量が大きくなり、メモリ装置の高速
動作の妨げとなる。このため、通常、このコモンデータ
線をＭＯＳＴを用いて複数域に分割して性能向上を図っ
ている。第１３図では、例として２分割したものを示し
ている。
前記の微少な信号は、したがって１９．２０あるいは２
１ 、２２のどちらかをオンさせることで選択し、セン
ス増幅器２３の入力端子２４．２５に供給される。
１ 、２２のどちらかをオンさせることで選択し、セン
ス増幅器２３の入力端子２４．２５に供給される。
ＭＯＳＴ ２６ 、２７及び２８．２９．３０．３１は
データ線１３．１４及びコモンデータ線１７．１８．３
２．３３を所定の電位に保つだめの負荷である。なお、
３４は出力バッファ回路である。
データ線１３．１４及びコモンデータ線１７．１８．３
２．３３を所定の電位に保つだめの負荷である。なお、
３４は出力バッファ回路である。
上記構成のメモリ装置において、コモンデータ線１７．
１８．３２．３３の微少信号を増幅するセンス増幅器２
３として、従来、第１４図に示す回路が用いられてきた
。図において２４．２５はセンス増幅器の入力端子で、
コモンデータ線（第１３図１７．１８．３２．３３ ）
からの信号が人力される。３５．３６及び３５’、 ３
６’はそれぞれ微少な電位差を受ける一対のＮ ＭＯＳ
Ｔで、３７．３８及び３７’、 ３８’は負荷となるＰ
ＭＯＳＴである。
１８．３２．３３の微少信号を増幅するセンス増幅器２
３として、従来、第１４図に示す回路が用いられてきた
。図において２４．２５はセンス増幅器の入力端子で、
コモンデータ線（第１３図１７．１８．３２．３３ ）
からの信号が人力される。３５．３６及び３５’、 ３
６’はそれぞれ微少な電位差を受ける一対のＮ ＭＯＳ
Ｔで、３７．３８及び３７’、 ３８’は負荷となるＰ
ＭＯＳＴである。
ＰＭＯ５Ｔ ３８．３８’はいずれもゲートとソースと
が接続され定電流源として動作し、ＰＭＯＳＴ３７と３
８゜３７′と３８′で正帰還かかかるため、高速のスイ
ッチングを行うことができる。ＮＭＯ５Ｔ４１は、その
ゲート端子４２が高レベルじｌ″′）の時だけ動作状態
とするスイッチである。４０．４０’は出力端子で、こ
こからの出力信号が、出力バッファ回路３４に伝達され
る。センス増幅器の入力端子２４．２５にそれぞれメモ
リセルの続出し信号として■。Ｃ”ｔｌ’ｌ＋ ｖｃｃ
−ｖｔｈ−Δ■の電位が与えられると、節点３９は高電
位側に引っばられてＰＭＯＳＴ３７に流れる電流を減少
させるように働き、入力端子２４に与えられた電位状態
で桿通状態にあるＮ ＭＯＳＴ ３５のチャネルコンダ
クタンスとＰＭＯＳＴ３７のチャネルコンダクタンスの
比でセンス増幅器の出ノＥ ’Ｊ：Ｉｌｉ子４０の電位
は低レベルとなる。他方の出力端子４０’は上述した動
作と全く逆の動作を行うため、高レベルへと移行する。
が接続され定電流源として動作し、ＰＭＯＳＴ３７と３
８゜３７′と３８′で正帰還かかかるため、高速のスイ
ッチングを行うことができる。ＮＭＯ５Ｔ４１は、その
ゲート端子４２が高レベルじｌ″′）の時だけ動作状態
とするスイッチである。４０．４０’は出力端子で、こ
こからの出力信号が、出力バッファ回路３４に伝達され
る。センス増幅器の入力端子２４．２５にそれぞれメモ
リセルの続出し信号として■。Ｃ”ｔｌ’ｌ＋ ｖｃｃ
−ｖｔｈ−Δ■の電位が与えられると、節点３９は高電
位側に引っばられてＰＭＯＳＴ３７に流れる電流を減少
させるように働き、入力端子２４に与えられた電位状態
で桿通状態にあるＮ ＭＯＳＴ ３５のチャネルコンダ
クタンスとＰＭＯＳＴ３７のチャネルコンダクタンスの
比でセンス増幅器の出ノＥ ’Ｊ：Ｉｌｉ子４０の電位
は低レベルとなる。他方の出力端子４０’は上述した動
作と全く逆の動作を行うため、高レベルへと移行する。
上記構成のセンス増幅器は、２つの出力端子を備え、位
相の整った出力波形が得られるため、出力バッフ１回路
３４に到る信号を高速に伝達することができ、現在、高
速及び中速のスタティックＲＡ Ｍ （ランダム・アク
セス・メモリ）に用いられている。しかしながら、より
高速のスタティックＲＡ Ｍを実現する上で、上記セン
ス増幅器には以下に述べるような問題点があることが判
った。すなわち、（１）上記センス増幅器の動作速度と
電工増幅率は相反関係にあり、ＮＭＯＳＴ４１に流れる
電流を多くして動作速度を高めると、電圧増幅率が低下
して出力端子の振幅が小さくなり、出力バッファ回路に
到るまでにさらに１段増幅器を追加しなければならず、
結果として、センス増幅器から出力回路に到る遅延時間
が短縮されない、（２）センス増幅器を構成する各々の
ＭＯＳＴのサイズ（チャネル幅Ｗ）を大きくすることで
高速化を図ろうとしても、その分だけコモンデータ線（
入力端子２４゜２５に接続している）に寄生容量が付加
され、高速−化の度合いが減少し、かつ浦費電力が増加
することになる。
相の整った出力波形が得られるため、出力バッフ１回路
３４に到る信号を高速に伝達することができ、現在、高
速及び中速のスタティックＲＡ Ｍ （ランダム・アク
セス・メモリ）に用いられている。しかしながら、より
高速のスタティックＲＡ Ｍを実現する上で、上記セン
ス増幅器には以下に述べるような問題点があることが判
った。すなわち、（１）上記センス増幅器の動作速度と
電工増幅率は相反関係にあり、ＮＭＯＳＴ４１に流れる
電流を多くして動作速度を高めると、電圧増幅率が低下
して出力端子の振幅が小さくなり、出力バッファ回路に
到るまでにさらに１段増幅器を追加しなければならず、
結果として、センス増幅器から出力回路に到る遅延時間
が短縮されない、（２）センス増幅器を構成する各々の
ＭＯＳＴのサイズ（チャネル幅Ｗ）を大きくすることで
高速化を図ろうとしても、その分だけコモンデータ線（
入力端子２４゜２５に接続している）に寄生容量が付加
され、高速−化の度合いが減少し、かつ浦費電力が増加
することになる。
次に第１３図におけるメモリセル３について、その従来
技術と問題点を述べる。従来ｆｉ／ｊ成として第１５図
に示すものが知られている。図において、４〜７はＮＭ
ＯＳＴで、４，７か転送ＭＯＳＴ、 ５．６が駆動ＭＯ
ＳＴである。１３．１４はデータ線、ｌｏはワード線、
８，９はｆ′Ｉ荷抵抗抵抗点１６２．１６３に蓄えられ
た情報を電源線１６０（電位■。Ｃ）から電流を供給す
ることによって保持している。１６１は接地線（電位■
８８）である。上記負荷抵抗８，９は、ＭＯ５Ｔ４〜７
のゲートを形成するものと同じ層の多結晶シリコン層（
ポリシリコン層）、アルいはゲート材料とは異なる積層
化したポリシリコン層で形成し、同ポリンリフン層の一
部を貫性半ｊｉ体として残す、あるいは低不純物濃度の
領域とするコトによって形成している。上記メモリセル
への情報の書込み、あるいは読出しは、ワード線１０を
低レベルから高レベル電位にすることによって電源線１
６４（電位Ｖｃｃ ）をドレインとしたＮＭＯＳＴ２６
．２７のソースであるデータ！ｆＡ１３．１４を介して
なされる。
技術と問題点を述べる。従来ｆｉ／ｊ成として第１５図
に示すものが知られている。図において、４〜７はＮＭ
ＯＳＴで、４，７か転送ＭＯＳＴ、 ５．６が駆動ＭＯ
ＳＴである。１３．１４はデータ線、ｌｏはワード線、
８，９はｆ′Ｉ荷抵抗抵抗点１６２．１６３に蓄えられ
た情報を電源線１６０（電位■。Ｃ）から電流を供給す
ることによって保持している。１６１は接地線（電位■
８８）である。上記負荷抵抗８，９は、ＭＯ５Ｔ４〜７
のゲートを形成するものと同じ層の多結晶シリコン層（
ポリシリコン層）、アルいはゲート材料とは異なる積層
化したポリシリコン層で形成し、同ポリンリフン層の一
部を貫性半ｊｉ体として残す、あるいは低不純物濃度の
領域とするコトによって形成している。上記メモリセル
への情報の書込み、あるいは読出しは、ワード線１０を
低レベルから高レベル電位にすることによって電源線１
６４（電位Ｖｃｃ ）をドレインとしたＮＭＯＳＴ２６
．２７のソースであるデータ！ｆＡ１３．１４を介して
なされる。
近年、微細加工技術の進歩によりスタティックＲＡＭも
大容量化の傾向にあり、これに伴ってメモリセルの占有
面積を小さくすることが要望されている。上述した従来
構成のメモリセルを基に、より容量の大きなスタティッ
クＲＡＭの実現の可能性を検討した結果、次の問題点が
明らかとなった。
大容量化の傾向にあり、これに伴ってメモリセルの占有
面積を小さくすることが要望されている。上述した従来
構成のメモリセルを基に、より容量の大きなスタティッ
クＲＡＭの実現の可能性を検討した結果、次の問題点が
明らかとなった。
メモリセル面積を小さくするためには、メモリセルを構
成するＭＯＳＴのゲート長を短かくすることが必要であ
るが、しかし、このためにＭＯ５Ｔのドレイン・ソース
間の耐圧が低下する。これを防ぎ、従来と同様の電源電
圧で動作させるために第１６図に示すような高耐圧構造
をもつＭＯＳＴが知られている。ｐ形基板２１７内に、
ｎ＋形不純物層でドレイン、ソース２１８ 、２１９を
形成し、ゲート２２０と、絶縁物２２１．２２２と、ｎ
形不純物層２２３゜２２４とを形成することによってド
レイン・ソース間の高耐圧化を実現したＭＯ５Ｔ （以
下高耐圧ＭＯＳＴという）である。２２５はゲート酸化
１漠、ｌｏｔ、 １０２．１０３は絶縁物である。導電
層１０４ 。
成するＭＯＳＴのゲート長を短かくすることが必要であ
るが、しかし、このためにＭＯ５Ｔのドレイン・ソース
間の耐圧が低下する。これを防ぎ、従来と同様の電源電
圧で動作させるために第１６図に示すような高耐圧構造
をもつＭＯＳＴが知られている。ｐ形基板２１７内に、
ｎ＋形不純物層でドレイン、ソース２１８ 、２１９を
形成し、ゲート２２０と、絶縁物２２１．２２２と、ｎ
形不純物層２２３゜２２４とを形成することによってド
レイン・ソース間の高耐圧化を実現したＭＯ５Ｔ （以
下高耐圧ＭＯＳＴという）である。２２５はゲート酸化
１漠、ｌｏｔ、 １０２．１０３は絶縁物である。導電
層１０４ 。
１０５でドレイン、ソース２１８．２１９の電極を取出
す。このとき、導電層１０４．１０５とドレイン、ソー
ス２１８．２１９を接続するためのコンタクト穴と、ゲ
ート２２０との余裕は、耐拡散層端とコンタクト穴の余
裕ＬＭと、スペーサの長さし２Ｈ＋ Ｌ２２２との和と
なる。Ｌ２２１ ！ ’４２□はＭＯ８Ｔの高耐圧化に
必要なスペーサの長さである。例えば、ゲート長りを０
．８／Ｚｍとしたとき、従来と同様の電源電圧で使用さ
せるためには約０．４μｍのスペーサ長Ｌ２Ｈ（Ｌ２２
２ ）が必要となり、スペーサ長がトランジスタの大き
さを決めることになる。
す。このとき、導電層１０４．１０５とドレイン、ソー
ス２１８．２１９を接続するためのコンタクト穴と、ゲ
ート２２０との余裕は、耐拡散層端とコンタクト穴の余
裕ＬＭと、スペーサの長さし２Ｈ＋ Ｌ２２２との和と
なる。Ｌ２２１ ！ ’４２□はＭＯ８Ｔの高耐圧化に
必要なスペーサの長さである。例えば、ゲート長りを０
．８／Ｚｍとしたとき、従来と同様の電源電圧で使用さ
せるためには約０．４μｍのスペーサ長Ｌ２Ｈ（Ｌ２２
２ ）が必要となり、スペーサ長がトランジスタの大き
さを決めることになる。
このように、ＭＯ５Ｔのドレイン・ソース間の耐圧を従
来どおりとするためには、従来では必要でなかったスペ
ーサ（絶縁物で形成される２２１．２２２）が必要とな
ってくる。この結果、トランジスタの占有面積か大きく
なり、メモリセル面積も小さくできず、スタティックＲ
ＡＭの人容１１に化か困Ｆ、Ｉｔであるという問題点か
あった。
来どおりとするためには、従来では必要でなかったスペ
ーサ（絶縁物で形成される２２１．２２２）が必要とな
ってくる。この結果、トランジスタの占有面積か大きく
なり、メモリセル面積も小さくできず、スタティックＲ
ＡＭの人容１１に化か困Ｆ、Ｉｔであるという問題点か
あった。
本発明の目的は、従来技術での上記した問題点を解消し
、センス増幅器の高速化を実現して低コスト高速のスタ
ティック・メモリ装置とするとともに、メモリセルの占
有面積を小さくして大容量メモリ装置を実現することの
できる半導体メモリ装置を提供することにある。
、センス増幅器の高速化を実現して低コスト高速のスタ
ティック・メモリ装置とするとともに、メモリセルの占
有面積を小さくして大容量メモリ装置を実現することの
できる半導体メモリ装置を提供することにある。
本発明では、上記目的を達成するために、複数のメモリ
セルを配列してなるメモリプレーンと、上記メモリセル
をアクセスするためのデコーダ線と、アクセスされたメ
モリセルからの出力信号が集まるコモンデータ線と、コ
モンデータ線に集まった信号を増幅するセンス増幅器と
を具備してなる半導体メモリ装置において、高速化を実
現するために、上記センス増幅器の増幅回路部を、上記
コモンデータ線の信号を差動入力として受ける一対のコ
レクタ・コモン型バイポーラ・トランジスタと、電流変
化を電圧変化に変換する複数のＭＯＳトランジスタとで
構成し、さらに、メモリセルの占有面積を小さいものと
するために、上記メモリセルを、周辺回路に用いる電源
電圧よりも低い電源電圧で動作させると共に周辺回路を
構成しているＭＯＳ）ランジスタの有する高耐圧性の構
造よりも低い耐圧性の構造をもつＭＯＳ ）ランジスタ
で構成する。
セルを配列してなるメモリプレーンと、上記メモリセル
をアクセスするためのデコーダ線と、アクセスされたメ
モリセルからの出力信号が集まるコモンデータ線と、コ
モンデータ線に集まった信号を増幅するセンス増幅器と
を具備してなる半導体メモリ装置において、高速化を実
現するために、上記センス増幅器の増幅回路部を、上記
コモンデータ線の信号を差動入力として受ける一対のコ
レクタ・コモン型バイポーラ・トランジスタと、電流変
化を電圧変化に変換する複数のＭＯＳトランジスタとで
構成し、さらに、メモリセルの占有面積を小さいものと
するために、上記メモリセルを、周辺回路に用いる電源
電圧よりも低い電源電圧で動作させると共に周辺回路を
構成しているＭＯＳ）ランジスタの有する高耐圧性の構
造よりも低い耐圧性の構造をもつＭＯＳ ）ランジスタ
で構成する。
すなわち、本発明ては、まず高速化を達成するために、
コモンデータ線に現われる微少な読出し信号差をバイポ
ーラ・トランジスタで受け、この強力な電流供給機能を
生かして、高速で、かつ低消費電力のセンス増幅器を得
ようとするものであり、さらに、占有面積の小さいメモ
リセルを実現するための構成として、スタティックＲＡ
Ｍの場合、メモリセルに用いられるＭＯＳＴに印加され
る電圧を周辺回路に用いられるＭＯＳＴに印加される電
圧よりも低くすることができることから、メモリセルの
電源電圧を周辺の電源電圧より低くし、これにより、周
辺回路の高耐圧ＭＯＳＴより低い耐圧のＭＯＳＴの使用
を可能とし、しかもチップ全体としては従来通りの信頼
性を生じさせようとするものである。この高耐圧と低耐
圧の具体例としては、周辺回路を構成するＭＯＳＴはス
ペーサ長を長くして高耐圧化させ、一方、メモリセル用
のＭＯＳＴはスペーサ長の短かい、もしくはスペーサ長
のない構造とすることにより、セルの占有面積を低減さ
せ、メモリの大容量化を実現可能とする。
コモンデータ線に現われる微少な読出し信号差をバイポ
ーラ・トランジスタで受け、この強力な電流供給機能を
生かして、高速で、かつ低消費電力のセンス増幅器を得
ようとするものであり、さらに、占有面積の小さいメモ
リセルを実現するための構成として、スタティックＲＡ
Ｍの場合、メモリセルに用いられるＭＯＳＴに印加され
る電圧を周辺回路に用いられるＭＯＳＴに印加される電
圧よりも低くすることができることから、メモリセルの
電源電圧を周辺の電源電圧より低くし、これにより、周
辺回路の高耐圧ＭＯＳＴより低い耐圧のＭＯＳＴの使用
を可能とし、しかもチップ全体としては従来通りの信頼
性を生じさせようとするものである。この高耐圧と低耐
圧の具体例としては、周辺回路を構成するＭＯＳＴはス
ペーサ長を長くして高耐圧化させ、一方、メモリセル用
のＭＯＳＴはスペーサ長の短かい、もしくはスペーサ長
のない構造とすることにより、セルの占有面積を低減さ
せ、メモリの大容量化を実現可能とする。
以下、図面により本発明の詳細な説明する。
第１図は本発明のメモリ装置に使用するセンス増幅器の
一実施例回路図を示す。図において、２４゜２５はセン
ス増幅器（第１３図の２３）の入力端子で、コモンデー
タ線（第１３図の１７．１８．３２．３３ ）からの信
−号が入力される。３０１．３０２はコモンデータ線か
らの微少な差動電位を受ける一対のバイポーラ・トラン
ジスタであり、上記差動電位変化を大きな電流変化に変
換する。３０５．３０６．３０７．３０８はＰＭＯＳＴ
で、それぞれのソースはバイポーラ・トランジスタ３０
１．３０２のエミッタに接続され、ゲート端子３０９に
は所定の電圧が印加される。３１２゜３１３ 、３１４
、３１５はＮＭＯＳＴで、このうちの３１３及び３１
５はそれぞれのドレインとゲートとが接続され、それぞ
れ３１４．３１２のゲート端子に接続されている。
一実施例回路図を示す。図において、２４゜２５はセン
ス増幅器（第１３図の２３）の入力端子で、コモンデー
タ線（第１３図の１７．１８．３２．３３ ）からの信
−号が入力される。３０１．３０２はコモンデータ線か
らの微少な差動電位を受ける一対のバイポーラ・トラン
ジスタであり、上記差動電位変化を大きな電流変化に変
換する。３０５．３０６．３０７．３０８はＰＭＯＳＴ
で、それぞれのソースはバイポーラ・トランジスタ３０
１．３０２のエミッタに接続され、ゲート端子３０９に
は所定の電圧が印加される。３１２゜３１３ 、３１４
、３１５はＮＭＯＳＴで、このうちの３１３及び３１
５はそれぞれのドレインとゲートとが接続され、それぞ
れ３１４．３１２のゲート端子に接続されている。
センス増幅器の入力端子２４．２５にそれぞれ■ｃｏ。
ＶＣＣ−Δ■の電位が与えられるものとする。ただし、
ΔＶはメモリセルがアクセスされた時に生ずる微少電位
差である。バイポーラ・トランジスタ３０１に流れる電
流は、ＭＯＳＴ ３０３．３０６．３１３を介して流れ
、ＭＯＳＴ３１４のゲートを所定の電圧にバイアスする
。この時、３０１に流れる電流は、３０２に流れる電流
よりも大きく、出力端子３１１の電圧はほぼ零■付近に
まで低下する。一方、ＭＯＳＴ ３０８゜３１５、３０
５．３１２で構成される系においては、上記と全く逆の
動作が行われ、出力端子；３１０は十分に高レベルの電
圧にまで上昇する。
ΔＶはメモリセルがアクセスされた時に生ずる微少電位
差である。バイポーラ・トランジスタ３０１に流れる電
流は、ＭＯＳＴ ３０３．３０６．３１３を介して流れ
、ＭＯＳＴ３１４のゲートを所定の電圧にバイアスする
。この時、３０１に流れる電流は、３０２に流れる電流
よりも大きく、出力端子３１１の電圧はほぼ零■付近に
まで低下する。一方、ＭＯＳＴ ３０８゜３１５、３０
５．３１２で構成される系においては、上記と全く逆の
動作が行われ、出力端子；３１０は十分に高レベルの電
圧にまで上昇する。
本実施例の回路構成によれば、（イ）微少電位差をバイ
ポーラ・トランジスタに入力する構成であるから、後段
のＭＯＳＴを駆動する能力か大きく、高速で、かつ大き
な電圧増幅率を１１１ることかできる、（Ｏ）増幅器自
体の大きな負荷容量はコモンデータ線に付加されず、後
段のＭ ＯＳ Ｔのサイズ（チャネル幅）を大きくする
ことで、より高速の動作が得られる、（ハ）バイポーラ
・トランジスタトＭＯ８Ｔの組合せによって、各々のデ
バイスの特徴を生かした高速性と高増幅率を得ることか
できる、等の利点がある。
ポーラ・トランジスタに入力する構成であるから、後段
のＭＯＳＴを駆動する能力か大きく、高速で、かつ大き
な電圧増幅率を１１１ることかできる、（Ｏ）増幅器自
体の大きな負荷容量はコモンデータ線に付加されず、後
段のＭ ＯＳ Ｔのサイズ（チャネル幅）を大きくする
ことで、より高速の動作が得られる、（ハ）バイポーラ
・トランジスタトＭＯ８Ｔの組合せによって、各々のデ
バイスの特徴を生かした高速性と高増幅率を得ることか
できる、等の利点がある。
特に、バイポーラ・トランジスタはコレクタ・コモン（
コレクタ共通）となっており、通常のＣ（相補型）ＭＯ
ＳＩＣ（集積回路） 、ＬＳＩ （大規模集積回路）の
製造において、Ｎ型基板内のＰ型ウェルをベースとして
用いることにより容易に形成できる利点がある。通常、
Ｐ型ウェルにはＮＭＯＳＴを形成する。したがって、最
も安価なプロセスによって、より高速なメモリ装置を得
ることができる。また、バイポーラ・トランジスタを高
性能化するため、上記Ｐ型ウェルとは異なる、深さの浅
いｐ＋型ウェルを用いてもよい。これは、製造時にホト
マスク１枚追加となるが、より高速なメモリ装置が得ら
れる利点がある。
コレクタ共通）となっており、通常のＣ（相補型）ＭＯ
ＳＩＣ（集積回路） 、ＬＳＩ （大規模集積回路）の
製造において、Ｎ型基板内のＰ型ウェルをベースとして
用いることにより容易に形成できる利点がある。通常、
Ｐ型ウェルにはＮＭＯＳＴを形成する。したがって、最
も安価なプロセスによって、より高速なメモリ装置を得
ることができる。また、バイポーラ・トランジスタを高
性能化するため、上記Ｐ型ウェルとは異なる、深さの浅
いｐ＋型ウェルを用いてもよい。これは、製造時にホト
マスク１枚追加となるが、より高速なメモリ装置が得ら
れる利点がある。
第２図は、第１図実施例のセンス増幅器の動（′；波形
（実線曲線）を示したもので、第１４図に示した従来の
センス増幅２ｇの動作波形（破線曲線）と比較して示し
である。従来のセンス増幅器に比べ、本実施例増幅器は
、同一の消費電流のもとで、動作速度が２倍以上高速化
され、かつ、増幅率も１５倍となり、本実施例の効果が
明らかである。
（実線曲線）を示したもので、第１４図に示した従来の
センス増幅２ｇの動作波形（破線曲線）と比較して示し
である。従来のセンス増幅器に比べ、本実施例増幅器は
、同一の消費電流のもとで、動作速度が２倍以上高速化
され、かつ、増幅率も１５倍となり、本実施例の効果が
明らかである。
第３図は、本発明のメモリ装置に使用するセンス増幅器
の他の実施例を示す回路構成図である。
の他の実施例を示す回路構成図である。
図において、５０１．５０２は、入力端子２４．２５を
介して入力されるコモンデータ線からの微少な差動電位
を受ける一対のバイポーラ・トランジスタであり、入力
された差動電位の変化を大きな電流変化に変換する。５
０３．５０４．５０８ 、５０９．５）２．５）３．は
ＮＭＯＳＴで、上記２つのバイポーラ・トランジスタ５
０１．５０２のエミッタは中間接続点５）０．５）１に
それぞれ接続され、ＮＭＯＳＴ ５０３と５０８．５０
４と５０９の各中間接続点５０６．５０７から増幅され
た出力電圧が取出される。ＮＭＯ５Ｔ ５０３と５０４
のケート端子５２１、およびＮＭＯＳＴ ５）２と５）
３のゲート端子５２０には所定の電圧が印加され、各Ｎ
ＭＯＳＴが一定の電流を流すための電流源の役割を果シ
テイル。マタ、ＭＯＳＴ ５０８．５０９ （７） ’
Ｉ’ −ト端子５）５には、バイポーラ・トランジスタ
５）７、ＮＭＯＳＴ５）４．５）６．５）９で構成され
るバイアス発生回路で発生するバイアス電圧が印加され
る。このバイアス−Ｕ圧は、バイポーラ・トランジスタ
５）７に人力される電圧が■。。レベルの時にＮＭＯ５
Ｔ５）５）に流れる電流の値を決めるために設けられて
おり、例えば入力端子２４かＶ。。レベルの電圧にある
］１冒こは、ＮＭＯ８Ｔ５）２には５）９に流れる電流
と同じ電流が流れる。この時、センス増幅器の出力端子
５０６か高レベルになるよう、Ｎ ！ｖ１０ Ｓ Ｔの
定数を決めておけば、入力端子２５に■ｃｃ−ΔＶの電
位が４ノえられると、中間接続点５）１は５）０に比べ
て低レベルの電圧となり、結果として出力端子５０７か
らの出力も低レベル電圧となって、入力微少差動電位が
増幅された出力電位差として取出せる。
介して入力されるコモンデータ線からの微少な差動電位
を受ける一対のバイポーラ・トランジスタであり、入力
された差動電位の変化を大きな電流変化に変換する。５
０３．５０４．５０８ 、５０９．５）２．５）３．は
ＮＭＯＳＴで、上記２つのバイポーラ・トランジスタ５
０１．５０２のエミッタは中間接続点５）０．５）１に
それぞれ接続され、ＮＭＯＳＴ ５０３と５０８．５０
４と５０９の各中間接続点５０６．５０７から増幅され
た出力電圧が取出される。ＮＭＯ５Ｔ ５０３と５０４
のケート端子５２１、およびＮＭＯＳＴ ５）２と５）
３のゲート端子５２０には所定の電圧が印加され、各Ｎ
ＭＯＳＴが一定の電流を流すための電流源の役割を果シ
テイル。マタ、ＭＯＳＴ ５０８．５０９ （７） ’
Ｉ’ −ト端子５）５には、バイポーラ・トランジスタ
５）７、ＮＭＯＳＴ５）４．５）６．５）９で構成され
るバイアス発生回路で発生するバイアス電圧が印加され
る。このバイアス−Ｕ圧は、バイポーラ・トランジスタ
５）７に人力される電圧が■。。レベルの時にＮＭＯ５
Ｔ５）５）に流れる電流の値を決めるために設けられて
おり、例えば入力端子２４かＶ。。レベルの電圧にある
］１冒こは、ＮＭＯ８Ｔ５）２には５）９に流れる電流
と同じ電流が流れる。この時、センス増幅器の出力端子
５０６か高レベルになるよう、Ｎ ！ｖ１０ Ｓ Ｔの
定数を決めておけば、入力端子２５に■ｃｃ−ΔＶの電
位が４ノえられると、中間接続点５）１は５）０に比べ
て低レベルの電圧となり、結果として出力端子５０７か
らの出力も低レベル電圧となって、入力微少差動電位が
増幅された出力電位差として取出せる。
本実施例は、第１図に示した実施例と、回路動作および
得られる高速、高増幅率１、ν性は同じであるか、第１
図のＰＭＯＳＴ ：３０５．３０６． ：３０７．３０
８をＮＭＯ５Ｔ ５０８．５０９に変更し、センス増幅
器自体の占有面積を低減させた点が異なり、本実施例の
利点ともなっている。なお、ゲート端子５２１，５２０
に印加される所定の電圧を、パルス状に制６１１するこ
とにより、センス増幅器に流れる電流を制御し、不使用
時にパワーダウンさせることも可能である。
得られる高速、高増幅率１、ν性は同じであるか、第１
図のＰＭＯＳＴ ：３０５．３０６． ：３０７．３０
８をＮＭＯ５Ｔ ５０８．５０９に変更し、センス増幅
器自体の占有面積を低減させた点が異なり、本実施例の
利点ともなっている。なお、ゲート端子５２１，５２０
に印加される所定の電圧を、パルス状に制６１１するこ
とにより、センス増幅器に流れる電流を制御し、不使用
時にパワーダウンさせることも可能である。
第４図は、本発明におけるセンス増幅器を構成するデバ
イスの断面借造図を示すものである。ｎ゛形不純物層６
０１とｎ形半導体層６０２で形成される半導体基板内に
ｐ形つェル領域６０３が形成され、コノ領域に口形不純
物層のソース、トレイン６０８゜６００、ゲート電極６
１５が形成されてＮ ＭＯＳＴが構成される。一方、ｎ
形半導体層６０２には、口形不純物層のソース、ドレイ
ン６０４ 、６０５、ケート電１ｉｆｆ６１４が形成さ
れてＰＭＯＳＴが構成される。６０６は【１形不純物層
で基板端子、６０７は口形不純物層でウェル端子となっ
ている。６１０はｐ′形ウェル領域で、ｐ形つェル領域
よりも浅く、かつｕｌ”コ度が高い。このｐ′形ウェル
領域（５）Ｏをベースとし、ｎ形不純物層６１２をエミ
ッタ、ｐ形不純物層６１１をベース電極端子、ｎ形不純
物層６１３をコレクタとして、高性能のコレクタ・コモ
ン形ｎｐｎバイホーラ・トランジスタが形成される。こ
のバイポーラ・トランジスタは、通常のＣＭＯ５の装造
工程に、ベース領域６１０を形成するためのマスクを追
加するだけで形成することができ、これにＮＭＯＳＴ。
イスの断面借造図を示すものである。ｎ゛形不純物層６
０１とｎ形半導体層６０２で形成される半導体基板内に
ｐ形つェル領域６０３が形成され、コノ領域に口形不純
物層のソース、トレイン６０８゜６００、ゲート電極６
１５が形成されてＮ ＭＯＳＴが構成される。一方、ｎ
形半導体層６０２には、口形不純物層のソース、ドレイ
ン６０４ 、６０５、ケート電１ｉｆｆ６１４が形成さ
れてＰＭＯＳＴが構成される。６０６は【１形不純物層
で基板端子、６０７は口形不純物層でウェル端子となっ
ている。６１０はｐ′形ウェル領域で、ｐ形つェル領域
よりも浅く、かつｕｌ”コ度が高い。このｐ′形ウェル
領域（５）Ｏをベースとし、ｎ形不純物層６１２をエミ
ッタ、ｐ形不純物層６１１をベース電極端子、ｎ形不純
物層６１３をコレクタとして、高性能のコレクタ・コモ
ン形ｎｐｎバイホーラ・トランジスタが形成される。こ
のバイポーラ・トランジスタは、通常のＣＭＯ５の装造
工程に、ベース領域６１０を形成するためのマスクを追
加するだけで形成することができ、これにＮＭＯＳＴ。
ＰＭＯＳＴを組合わせて第１図、第３図に示したセンス
増幅器が得られる。このセンス増幅器の高速化によって
、低コストで高速のスタティック・メモリ装置が実現で
きる。
増幅器が得られる。このセンス増幅器の高速化によって
、低コストで高速のスタティック・メモリ装置が実現で
きる。
第５図は、本発明におけるセンス増幅器を構成するデバ
イスの、他の実施例断面構造図を示すもので、第４図と
異なる点は、ｎ＋形不純物領域７０１を付加した点にあ
り、他は第４図と同じである。
イスの、他の実施例断面構造図を示すもので、第４図と
異なる点は、ｎ＋形不純物領域７０１を付加した点にあ
り、他は第４図と同じである。
ｎ＋形不純物領域７０１を設けることにより、フレフタ
抵抗が小さくなり、バイポーラ・トランジスタをより一
層高性能化できる。
抵抗が小さくなり、バイポーラ・トランジスタをより一
層高性能化できる。
次に、本発明におけるメモリセルについての実施例を第
６図〜第１２図により説明する。第６図はメモリセルに
ついての第１の実施例の回路図を示す。本実施例の特徴
は、電源線１６０の電位■。ｏｌを電源線１６４の電位
■。ｏ２よりも低くし、メモリセルを構成するＭＯＳＴ
４，５，６．７のドレイン・ソース間に印加される電圧
を低くしたことである。
６図〜第１２図により説明する。第６図はメモリセルに
ついての第１の実施例の回路図を示す。本実施例の特徴
は、電源線１６０の電位■。ｏｌを電源線１６４の電位
■。ｏ２よりも低くし、メモリセルを構成するＭＯＳＴ
４，５，６．７のドレイン・ソース間に印加される電圧
を低くしたことである。
この結果、メモリセルを構成するＭＯＳＴの耐圧は、周
辺回路を構成するＭＯＳＴの耐圧よりも低くすることが
でき、セル面積か小さくなって同一チップ面積内により
大容量のスタティックＲＡＭを実現することができる。
辺回路を構成するＭＯＳＴの耐圧よりも低くすることが
でき、セル面積か小さくなって同一チップ面積内により
大容量のスタティックＲＡＭを実現することができる。
第７図は第２の実施例の回路図を示すもので、本実施例
の特徴は、情報蓄積ノード１６２．１６３の記憶保持を
データ線１３．１４とともに高電位とし、ワード線１０
を低レベルから高レベルにすることによって行う回路に
おいて、周辺回路を構成するＭＯ５Ｔの耐圧よりも低い
耐圧をもつＭＯＳＴ４，５゜６．７でメモリセルを構成
することである。本実施例の場合には、電流供給用の抵
抗がなく、第６図のメモリセルよりも製造二［程が簡略
化され、セル面積も小さくできる。
の特徴は、情報蓄積ノード１６２．１６３の記憶保持を
データ線１３．１４とともに高電位とし、ワード線１０
を低レベルから高レベルにすることによって行う回路に
おいて、周辺回路を構成するＭＯ５Ｔの耐圧よりも低い
耐圧をもつＭＯＳＴ４，５゜６．７でメモリセルを構成
することである。本実施例の場合には、電流供給用の抵
抗がなく、第６図のメモリセルよりも製造二［程が簡略
化され、セル面積も小さくできる。
第８図は第３の実施例を説明するためのデバイス断面構
造図である。（，１１は周辺回路を構成するＭＯＳＴの
断面構造を、（ｂ）はメモリセルを構成するＭＯＳＴの
断面構造を示してい・る。ｐ形基板２１７内に、ｎ形不
純物層よりなるドレイン、ソース２１８、２１９を形成
し、ゲート２２０、絶縁物（スペーサ） ２２６．２２
７、ｎ形不純物層２２３．２２４を形成することによっ
て、ドレイン・ソース間の高耐圧化を実現したＭＯＳＴ
で周辺回路を構成し、絶縁物（スペーサ） ２２８．２
２９の長さＬ２２１１ ＋ Ｌ２□９を絶縁物（スペー
サ＞ ２２６．２２７の長さＬ２２６． Ｌｚｔよりも
短かくしてドレイン・ソース間の高耐圧化を実現したＭ
ＯＳＴでメモリセルを構成し、同一チップ面積内により
大容量のスタティックＲＡＭを実現できるようにしたも
のである。
造図である。（，１１は周辺回路を構成するＭＯＳＴの
断面構造を、（ｂ）はメモリセルを構成するＭＯＳＴの
断面構造を示してい・る。ｐ形基板２１７内に、ｎ形不
純物層よりなるドレイン、ソース２１８、２１９を形成
し、ゲート２２０、絶縁物（スペーサ） ２２６．２２
７、ｎ形不純物層２２３．２２４を形成することによっ
て、ドレイン・ソース間の高耐圧化を実現したＭＯＳＴ
で周辺回路を構成し、絶縁物（スペーサ） ２２８．２
２９の長さＬ２２１１ ＋ Ｌ２□９を絶縁物（スペー
サ＞ ２２６．２２７の長さＬ２２６． Ｌｚｔよりも
短かくしてドレイン・ソース間の高耐圧化を実現したＭ
ＯＳＴでメモリセルを構成し、同一チップ面積内により
大容量のスタティックＲＡＭを実現できるようにしたも
のである。
第９図は第４の実施例説明用のデバイス断面構造図であ
る。本実施例の特徴は、ドレイン、ソース２１８．２１
９の両方とも高耐圧化したＭ ＯＳ Ｔで周辺回路を↑
１が成し、ドレイン２１８側だけを高耐圧化したＭＯＳ
Ｔてメモリセルを構成することによって同一チップ面積
内により大容量のスタティックＲＡＭを実現することで
ある。
る。本実施例の特徴は、ドレイン、ソース２１８．２１
９の両方とも高耐圧化したＭ ＯＳ Ｔで周辺回路を↑
１が成し、ドレイン２１８側だけを高耐圧化したＭＯＳ
Ｔてメモリセルを構成することによって同一チップ面積
内により大容量のスタティックＲＡＭを実現することで
ある。
第１Ｏ図は第５の実施例説明用のデバイス断面構造図で
ある。本実施例の特徴は、ドレイン、ソース２１８．２
１９の両方とも高耐圧化したＭＯＳＴで周辺回路を構成
し、高耐圧化をしていないＭＯＳＴでメモリセルを構成
することによって、同一チップ面積内により大容量のス
タティックＲＡＭを実現することである。
ある。本実施例の特徴は、ドレイン、ソース２１８．２
１９の両方とも高耐圧化したＭＯＳＴで周辺回路を構成
し、高耐圧化をしていないＭＯＳＴでメモリセルを構成
することによって、同一チップ面積内により大容量のス
タティックＲＡＭを実現することである。
第１Ｊ図は第６の実施例説明用のデバイス断面構造図で
ある。本実施例の特徴は、ドレイン２１８側だけを高耐
圧化したＭＯＳＴで周辺回路を措成し、高耐圧化をして
いないＭＯＳＴでメモリセルを構成することによって、
同一チップ面積内により大容量のスタティックＲＡＭを
実現することである。
ある。本実施例の特徴は、ドレイン２１８側だけを高耐
圧化したＭＯＳＴで周辺回路を措成し、高耐圧化をして
いないＭＯＳＴでメモリセルを構成することによって、
同一チップ面積内により大容量のスタティックＲＡＭを
実現することである。
第１２図は第７の実施例説明用のデバイス断面＋：１造
図である。ｎ形基ｖｉ１０６にｐ形つェルｌＯ７，１０
９、ｎ形つェル１０８を形成し、ｐ形つェル１０７内に
ｎチャネル高耐圧ＭＯ５Ｔ１１０を、ｎ形つェル１０８
内にｐチャネル高耐圧ＭＯＳＴｌｉｔを形成することに
よって周辺回路を構成し、ｐ形つェル１０９内に高耐圧
化をしていないｎチャネルＭＯＳＴ １１２ ヲＪＦ［
してメモリセルを構成する。
図である。ｎ形基ｖｉ１０６にｐ形つェルｌＯ７，１０
９、ｎ形つェル１０８を形成し、ｐ形つェル１０７内に
ｎチャネル高耐圧ＭＯ５Ｔ１１０を、ｎ形つェル１０８
内にｐチャネル高耐圧ＭＯＳＴｌｉｔを形成することに
よって周辺回路を構成し、ｐ形つェル１０９内に高耐圧
化をしていないｎチャネルＭＯＳＴ １１２ ヲＪＦ［
してメモリセルを構成する。
以上説明したように、本発明によれば、センス増幅回路
に、コモンデータ線に現われる微少な読出し信号差を電
流増幅する一対のバイポーラ・トランジスタと、電流変
化を電圧変化に変換する複数のＭＯＳトランジスタとの
組合せ回路を用いる＋１′ζ成としたことにより、高速
で、しかも低消費電力のセンス増幅器を実現でき、さら
に、メモリセルに、周辺回路を構成しているＭＯＳ ）
ランジスタの有する高耐圧性の構造よりも低い耐圧性の
構造をもつＭＯＳ ）ランジスタを用いることができる
ことから、信頼性を低下することなく大容量のスタティ
ックメモリ装置を実現することができる。
に、コモンデータ線に現われる微少な読出し信号差を電
流増幅する一対のバイポーラ・トランジスタと、電流変
化を電圧変化に変換する複数のＭＯＳトランジスタとの
組合せ回路を用いる＋１′ζ成としたことにより、高速
で、しかも低消費電力のセンス増幅器を実現でき、さら
に、メモリセルに、周辺回路を構成しているＭＯＳ ）
ランジスタの有する高耐圧性の構造よりも低い耐圧性の
構造をもつＭＯＳ ）ランジスタを用いることができる
ことから、信頼性を低下することなく大容量のスタティ
ックメモリ装置を実現することができる。
なお、実施例では、ｐ型基板上に形成したＮ型ＭＯＳト
ランジスタで説明したが、ｎ形基板内のｐ形つェル内に
形成したＮ型ＭＯＳトランジスタに適用できることは言
うまでもなく、また、実施例の説明に用いた、不純物の
形名、ウェルの形名が逆てあっても、実施例の場合と効
果は同一である。
ランジスタで説明したが、ｎ形基板内のｐ形つェル内に
形成したＮ型ＭＯＳトランジスタに適用できることは言
うまでもなく、また、実施例の説明に用いた、不純物の
形名、ウェルの形名が逆てあっても、実施例の場合と効
果は同一である。
第１図は本発明におけるセンス増幅器の一実施例回路図
、第２図はその効果を説明する図、第３図は本発明にお
けるセンス増幅２：（の池の実施例回路図、第４図、第
５図はそれぞれ実施例センス増幅器のデバイス断面構造
図、第６図、第７図はそれぞれ本発明におけるメモリセ
ルの実施例回路図、第８図、第９図、第１０図、第１１
図、第１２図はそれぞれ実施例メモリセルのデバイス断
面構造図、第１３図は従来のスタティックＭＯＳメモリ
装置の一例を示す回路図、第１４図は従来のセンス増幅
器の回路図、第１５図は従来のメモリセルの回路図、第
１６図は従来の高耐圧構造を有するＭＯＳＴの断面構造
図である。 く符号の説明〉 ３０１、３０２．５０１．５０２．５）７・・・バイポ
ーラ・トランジスタ ３０５〜３０８−、、 Ｐ 型ＭＯＳＴ−３１２〜３１
５．５０３．５０４−、 Ｎ 型ＭＯＳＴ２２１、２２
２．２２６．２２７．２２８．２２９・・・高耐圧化用
の絶縁物
、第２図はその効果を説明する図、第３図は本発明にお
けるセンス増幅２：（の池の実施例回路図、第４図、第
５図はそれぞれ実施例センス増幅器のデバイス断面構造
図、第６図、第７図はそれぞれ本発明におけるメモリセ
ルの実施例回路図、第８図、第９図、第１０図、第１１
図、第１２図はそれぞれ実施例メモリセルのデバイス断
面構造図、第１３図は従来のスタティックＭＯＳメモリ
装置の一例を示す回路図、第１４図は従来のセンス増幅
器の回路図、第１５図は従来のメモリセルの回路図、第
１６図は従来の高耐圧構造を有するＭＯＳＴの断面構造
図である。 く符号の説明〉 ３０１、３０２．５０１．５０２．５）７・・・バイポ
ーラ・トランジスタ ３０５〜３０８−、、 Ｐ 型ＭＯＳＴ−３１２〜３１
５．５０３．５０４−、 Ｎ 型ＭＯＳＴ２２１、２２
２．２２６．２２７．２２８．２２９・・・高耐圧化用
の絶縁物
Claims (6)
- （１）複数のメモリセルを配列してなるメモリプレーン
と、上記メモリセルをアクセスするためのデコーダ線と
、アクセスされたメモリセルからの出力信号が集まるコ
モンデータ線と、コモンデータ線に集まった信号を増幅
するセンス増幅器とを具備してなる半導体メモリ装置に
おいて、上記センス増幅器の増幅回路部を、上記コモン
データ線の信号を差動入力として受ける一対のコレクタ
・コモン型バイポーラ・トランジスタと、電流変化を電
圧変化に変換する複数のＭＯＳトランジスタとで構成す
ることを特徴とする半導体メモリ装置。 - （２）前記バイポーラ・トランジスタのエミッタにＰ型
ＭＯＳトランジスタのソースが接続され、このＰ型ＭＯ
Ｓトランジスタのゲートには所定の電圧が印加されドレ
インにはＮ型ＭＯＳトランジスタで形成されるカレント
・ミラー回路が接続されていることを特徴とする特許請
求の範囲第１項記載の半導体メモリ装置。 - （３）前記バイポーラ・トランジスタのエミッタにＮ型
ＭＯＳトランジスタのドレインが接続され、このＮ型Ｍ
ＯＳトランジスタのゲートには所定の電圧が印加されて
該Ｎ型ＭＯＳトランジスタが定電流素子として働き、上
記エミッタ端子は、一方を電源端子に接続した２つのＮ
型ＭＯＳトランジスタと継続に接続されてその一方のＮ
型ＭＯＳトランジスタのゲートにはバイポーラ・トラン
ジスタを用いたバイアス発生回路で作られる所定の電圧
が印加されていることを特徴とする特許請求の範囲第１
項記載の半導体メモリ装置。 - （４）複数のメモルセルを配列してなるメモリプレーン
と、上記メモリセルをアクセスするためのデコーダ線と
、アクセスされたメモリセルからの出力信号が集まるコ
モンデータ線と、コモンデータ線に集まった信号を増幅
するセンス増幅器とを具備してなる半導体メモリ装置に
おいて、上記センス増幅器の増幅回路部を、上記コモン
データ線の信号を差動入力として受ける一対のコレクタ
・コモン型バイポーラ・トランジスタと、電流変化を電
圧変化に変換する複数のＭＯＳトランジスタとで構成し
、かつ、上記メモリセルを、周辺回路に用いる電源電圧
よりも低い電源電圧で動作させると共に周辺回路を構成
しているＭＯＳトランジスタの有する高耐圧性の構造よ
りも低い耐圧性の構造をもつＭＯＳトランジスタで構成
することを特徴とする半導体メモリ装置。 - （５）前記メモリセルを構成するＭＯＳトランジスタを
、周辺回路を構成しているＭＯＳトランジスタのスペー
サ長よりも短かいスペーサ長の、あるいはスペーサ長が
零のＭＯＳトランジスタとすることで、メモリセルを構
成するＭＯＳトランジスタの耐圧性を、周辺回路を構成
しているＭＯＳトランジスタの耐圧性よりも低くしたこ
とを特徴とする特許請求の範囲第４項記載の半導体メモ
リ装置。 - （６）前記周辺回路を構成しているＭＯＳトランジスタ
に設ける濃度の低いドレイン領域の面積よりも小さい面
積の濃度の低いドレイン領域を有するＭＯＳトランジス
タでメモリセルを構成することを特徴とする特許請求の
範囲第４項記載の半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60292899A JPS62154287A (ja) | 1985-12-27 | 1985-12-27 | 半導体メモリ装置 |
| KR1019860010931A KR940004402B1 (ko) | 1985-12-27 | 1986-12-19 | 센스 앰프를 구비한 반도체 기억장치 |
| US06/946,776 US4841486A (en) | 1985-12-27 | 1986-12-29 | Semiconductor memory device and sense amplifier |
| US07/503,928 US5132771A (en) | 1985-12-27 | 1990-04-04 | Semiconductor memory device having flip-flop circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60292899A JPS62154287A (ja) | 1985-12-27 | 1985-12-27 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62154287A true JPS62154287A (ja) | 1987-07-09 |
Family
ID=17787832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60292899A Pending JPS62154287A (ja) | 1985-12-27 | 1985-12-27 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4841486A (ja) |
| JP (1) | JPS62154287A (ja) |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296661A (ja) * | 1988-05-25 | 1989-11-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH04162567A (ja) * | 1990-10-25 | 1992-06-08 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5132771A (en) * | 1985-12-27 | 1992-07-21 | Hitachi, Ltd. | Semiconductor memory device having flip-flop circuits |
| US5734616A (en) * | 1995-08-08 | 1998-03-31 | Hitachi, Ltd. | Semiconductor memory device and sense circuit |
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| US8049279B2 (en) * | 2009-07-06 | 2011-11-01 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
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Family Cites Families (7)
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|---|---|---|---|---|
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| JPS58209212A (ja) * | 1982-05-31 | 1983-12-06 | Hitachi Ltd | トランジスタ回路 |
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-
1986
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- 1986-12-29 US US06/946,776 patent/US4841486A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| KR940004402B1 (ko) | 1994-05-25 |
| US4841486A (en) | 1989-06-20 |
| KR870006577A (ko) | 1987-07-13 |
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