JPS6235559A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6235559A JPS6235559A JP60174055A JP17405585A JPS6235559A JP S6235559 A JPS6235559 A JP S6235559A JP 60174055 A JP60174055 A JP 60174055A JP 17405585 A JP17405585 A JP 17405585A JP S6235559 A JPS6235559 A JP S6235559A
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- JP
- Japan
- Prior art keywords
- gate electrode
- substrate
- drain
- source
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野〕
本発明は、半導体記憶装置に係わり、特に絶縁体上の半
導体層中に形成されるＭＯＳトランジスタを用いた半導
体記憶装置に関する。
導体層中に形成されるＭＯＳトランジスタを用いた半導
体記憶装置に関する。
周知の如く、従来のように半導体層中に形成される素子
を微細化して、これを高集積化・高速化するには限界が
ある。また、ダイナミックメモリの記憶素子は、通常１
個のＭＯＳトランジスタと１個のＭＯＳキャパシタとで
形成されるが、キャパシタの容量を小さくすることには
限界があり、この構造を用いる限りにおいては集積度の
向上を望むのは殆ど不可能に近くなっている。
を微細化して、これを高集積化・高速化するには限界が
ある。また、ダイナミックメモリの記憶素子は、通常１
個のＭＯＳトランジスタと１個のＭＯＳキャパシタとで
形成されるが、キャパシタの容量を小さくすることには
限界があり、この構造を用いる限りにおいては集積度の
向上を望むのは殆ど不可能に近くなっている。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、絶縁体上に形成されるＭＯＳトランジ
スタを利用して、より小さなダイナミックメモリの素子
構造を実現することができ、高集積化及び高速化をはか
り１仔る半導体記憶装置を促供することにある。
とするところは、絶縁体上に形成されるＭＯＳトランジ
スタを利用して、より小さなダイナミックメモリの素子
構造を実現することができ、高集積化及び高速化をはか
り１仔る半導体記憶装置を促供することにある。
〔発明の概要）
本発明の骨子は、Ｍ ＯＳ トランジスタの基板（特に
チャネル領域）を延長して基板用端子を設け、基板中の
多数キャリアの数を制御することにより、ｉ〜ランジス
タ自体に記憶機能を持たせる（：と（こある。
チャネル領域）を延長して基板用端子を設け、基板中の
多数キャリアの数を制御することにより、ｉ〜ランジス
タ自体に記憶機能を持たせる（：と（こある。
即ち本発明は、情報の書込み及び読出しを行う半導体記
憶装置において、電気的に浮遊している第１の半導体層
にソース・ドレインを離間して形成すると共に、ソース
・ドレイン間のチャネル領１ｊｆｆ 、ｈに第１のゲー
ト電極を形成してなるＭＯＳ トランジスタと、上記第
１の半導体層のチャネル領域を延長して形成された第２
の半導体層と、この第２の半導体層の第１の半導体層と
逆側の端部に形成された基板用端子と、上記第２の半導
体胴上に形成された第２のゲーｔ−’；ｌ！ ａと、前
記第２のゲート電極に印加する電圧により前記ＭＯ８ｌ
−ランジスタのチャネル領域の多数キャリアの濃度を制
御する書込み手段と 上記チャネル＃４ｉｉＩｔの多数
キャリア濃度の差によるコンダクタンスの違いを検出し
て上記書込まれた情報を読出す読出し手段とを設けるよ
うにしたものである。
憶装置において、電気的に浮遊している第１の半導体層
にソース・ドレインを離間して形成すると共に、ソース
・ドレイン間のチャネル領１ｊｆｆ 、ｈに第１のゲー
ト電極を形成してなるＭＯＳ トランジスタと、上記第
１の半導体層のチャネル領域を延長して形成された第２
の半導体層と、この第２の半導体層の第１の半導体層と
逆側の端部に形成された基板用端子と、上記第２の半導
体胴上に形成された第２のゲーｔ−’；ｌ！ ａと、前
記第２のゲート電極に印加する電圧により前記ＭＯ８ｌ
−ランジスタのチャネル領域の多数キャリアの濃度を制
御する書込み手段と 上記チャネル＃４ｉｉＩｔの多数
キャリア濃度の差によるコンダクタンスの違いを検出し
て上記書込まれた情報を読出す読出し手段とを設けるよ
うにしたものである。
本発明によれば、ＭＯＳキャパシタを用いることなく１
周のメモリ素子が実現できるので、従来の構造に一比べ
て素子の占有面積が小さくなる。このため、高集積・高
速の半導体記憶装置を実現することができる。また、素
子が絶縁体に囲まれる゛ため、ソフトエラーにも強く、
配線容量を小さくできる等の利点がある。
周のメモリ素子が実現できるので、従来の構造に一比べ
て素子の占有面積が小さくなる。このため、高集積・高
速の半導体記憶装置を実現することができる。また、素
子が絶縁体に囲まれる゛ため、ソフトエラーにも強く、
配線容量を小さくできる等の利点がある。
以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わる半導体記憶装置の概
略構成を示す斜視図である。図示しない絶縁体に囲まれ
た第１のシリコン層１１にソース・ドＬツイン１２，１
３を離間して形成すると共に、ソース・ドレイン１２．
１３間のチャネル領１５（チャネル長１．２μｍ）上に
ゲート酸化膜１４を介して第１のゲート電極１５を形成
して、Ｎチャネルの第１のＭＯＳ ｌ−ランジスタ１０
が形成されている。ここで、シリコン層１１は、例えば
Ｓ ｉ ０２膜等の絶縁体上に多結晶や非晶質のシリコ
ン膜を形成した後、このシリコン膜をビームアニールに
より単結晶化して形成される。また、単結晶化したシリ
コン層の素子形成領域以外を酸化して素子分離用酸化膜
が形成されるものとなっている。
略構成を示す斜視図である。図示しない絶縁体に囲まれ
た第１のシリコン層１１にソース・ドＬツイン１２，１
３を離間して形成すると共に、ソース・ドレイン１２．
１３間のチャネル領１５（チャネル長１．２μｍ）上に
ゲート酸化膜１４を介して第１のゲート電極１５を形成
して、Ｎチャネルの第１のＭＯＳ ｌ−ランジスタ１０
が形成されている。ここで、シリコン層１１は、例えば
Ｓ ｉ ０２膜等の絶縁体上に多結晶や非晶質のシリコ
ン膜を形成した後、このシリコン膜をビームアニールに
より単結晶化して形成される。また、単結晶化したシリ
コン層の素子形成領域以外を酸化して素子分離用酸化膜
が形成されるものとなっている。
また、上記シリコン層１１をソース・ドレイン方向と直
交する方向に１．５［μＴｒＬ１延長して、第２のシリ
コン層１６が形成されている。このシリコン層１６の端
部には、ボロン（Ｂ）のイオン注入によりＰ＋の拡散層
を形成して基板用端子１７が形成されている。また、第
２のシリコン層１６上には、ゲート酸化膜１８を介して
第２のゲート電極（基板用ゲート電極）１つが形成され
ている。このゲート電極１つは、基板用端子１７からの
入出力を制御するものである。また、上記第２のゲート
電極１９．基板用端子１７及び前記第１の１〜ランジス
タ１０のチャネル領域は、第２のＭＯＳ Ｉ−ランジス
タ２０として作用するものとなっている。
交する方向に１．５［μＴｒＬ１延長して、第２のシリ
コン層１６が形成されている。このシリコン層１６の端
部には、ボロン（Ｂ）のイオン注入によりＰ＋の拡散層
を形成して基板用端子１７が形成されている。また、第
２のシリコン層１６上には、ゲート酸化膜１８を介して
第２のゲート電極（基板用ゲート電極）１つが形成され
ている。このゲート電極１つは、基板用端子１７からの
入出力を制御するものである。また、上記第２のゲート
電極１９．基板用端子１７及び前記第１の１〜ランジス
タ１０のチャネル領域は、第２のＭＯＳ Ｉ−ランジス
タ２０として作用するものとなっている。
なお、前記第１及び第２のＭＯＳトランジスタ１０．２
０の接続関係を示すと、第２図に示す等価回路の如くな
る。そして、上記第１のＭＯＳトランジスタ玉止は、通
常の半導体メモリ素子と同様に、７トリツクス状に配列
し、ゲート電極１５及びドレイン１３をそれぞれ読出し
用のワード線ＲＷ及びビット線ＲＢ等に接続することに
より、記憶回路として機能するものとなっている。また
、第２のＭＯＳトランジスタＵのゲート電極１９及び基
板用端子１７は、それぞれ吉込み用のワード線ＷＷ及び
ビット線ＷＢに接続されるものとなっている。
０の接続関係を示すと、第２図に示す等価回路の如くな
る。そして、上記第１のＭＯＳトランジスタ玉止は、通
常の半導体メモリ素子と同様に、７トリツクス状に配列
し、ゲート電極１５及びドレイン１３をそれぞれ読出し
用のワード線ＲＷ及びビット線ＲＢ等に接続することに
より、記憶回路として機能するものとなっている。また
、第２のＭＯＳトランジスタＵのゲート電極１９及び基
板用端子１７は、それぞれ吉込み用のワード線ＷＷ及び
ビット線ＷＢに接続されるものとなっている。
次に、上記構成された本装置の作用について説明する。
まず、ソース１２．ドレイン１３．ゲートＮ極１５及び
基板用端子１７にそれぞれＯｒＶ］を印加した状態で、
基板用ゲート電極１９に−３［Ｖｌを印加する。基板用
ゲート電極１９に負の電圧が印加されると、第３図＜ａ
）に示す如く基板用端子１７より多数キャリアとしての
正孔が基板中（第１のトランジスタのチャネル領ｔｇ！
＞に流れ込む。そこで、基板用ゲート電極１９に印加さ
れる電圧をＯ［Ｖｌにすると、正孔の入出力が停止し、
基板中に正孔が過剰に蓄積した状態が実現される。
基板用端子１７にそれぞれＯｒＶ］を印加した状態で、
基板用ゲート電極１９に−３［Ｖｌを印加する。基板用
ゲート電極１９に負の電圧が印加されると、第３図＜ａ
）に示す如く基板用端子１７より多数キャリアとしての
正孔が基板中（第１のトランジスタのチャネル領ｔｇ！
＞に流れ込む。そこで、基板用ゲート電極１９に印加さ
れる電圧をＯ［Ｖｌにすると、正孔の入出力が停止し、
基板中に正孔が過剰に蓄積した状態が実現される。
次いで、ソース１２．基板用端子１７及び堰板用ゲート
電極１９にそれぞれＯ［Ｖｌを印加した状態で、ドレイ
ン１３及びゲート電極１５に３［Ｖｌを印加すると、基
板中に蓄積された正孔にＪ／のしきい値電圧を３［Ｖｌ
より僅かに高く設定しておくと、基板中の余分な正孔だ
けによる電流を流すことができる。
電極１９にそれぞれＯ［Ｖｌを印加した状態で、ドレイ
ン１３及びゲート電極１５に３［Ｖｌを印加すると、基
板中に蓄積された正孔にＪ／のしきい値電圧を３［Ｖｌ
より僅かに高く設定しておくと、基板中の余分な正孔だ
けによる電流を流すことができる。
これに対し、ソース１２．ドレイン１３及びゲート電極
１５をそれぞれＯ［Ｖｌとし、基板用端子１７及び基板
用ゲート電極１つに−３［Ｖｌを印加すると、第３図（
Ｃ）に示す如く基板中に蓄積している正孔が基板用端子
１７より流れ出す。
１５をそれぞれＯ［Ｖｌとし、基板用端子１７及び基板
用ゲート電極１つに−３［Ｖｌを印加すると、第３図（
Ｃ）に示す如く基板中に蓄積している正孔が基板用端子
１７より流れ出す。
そこで、基板用ゲート電極１９を再びＯ［Ｖｌにすると
、正孔の入出力が停止し、基板中では正孔が不足した状
態が実現される。
、正孔の入出力が停止し、基板中では正孔が不足した状
態が実現される。
この状態において、ソース１２．基板用端子１７及び基
板用ゲート電極１９にそれぞ杓○ｆ ｙ ３を印加した
まま、ドレイン１３及びゲー１＝ ｉｔ Ａ１５に３［
ｖ］を印加する。この場合、第３図（ｄ）に示す如く基
板中の正孔が平衡状態に比べて少ないため基板電位が低
く、またゲート電圧がしきいＭｉ電圧程度なので、ドレ
イン電圧が印加されるにも拘らずドレイン電流は流れな
い。
板用ゲート電極１９にそれぞ杓○ｆ ｙ ３を印加した
まま、ドレイン１３及びゲー１＝ ｉｔ Ａ１５に３［
ｖ］を印加する。この場合、第３図（ｄ）に示す如く基
板中の正孔が平衡状態に比べて少ないため基板電位が低
く、またゲート電圧がしきいＭｉ電圧程度なので、ドレ
イン電圧が印加されるにも拘らずドレイン電流は流れな
い。
以上のように、基板中〈第１のＭＯＳトランジスタのチ
ャネル領域）に多数キャリアである正孔が十分蓄積して
いるか否かの２つの状態を形成することができ、さらに
この状態を読取ることができる。従って、記憶素子とし
て十分の機能を持たけることができる。
ャネル領域）に多数キャリアである正孔が十分蓄積して
いるか否かの２つの状態を形成することができ、さらに
この状態を読取ることができる。従って、記憶素子とし
て十分の機能を持たけることができる。
かくして本実施例によれば、第１のＭＯＳトランジスタ
ユに記憶素子としての機能を持たせることができる。そ
してこの場合、第２のＭ ＯＳ ｌ−ランジスタユを形
成するのに必要な面積は、ＭＯＳキャパシタを形成する
のに必要な面積よりもｔｉめて少なくて済む。このため
、従来の１トラレジスタ／１キヤパシタからなるメモリ
セルを用いたものに比較して、より一層の高集積化及び
高速化をはかり得る。また、素子が絶縁体に囲まれた構
造であり、さらに多数キャリアの蓄積状態を利用してい
るので、ソフトエラーにも強く配線容量を小さくできる
等の利点もある。
ユに記憶素子としての機能を持たせることができる。そ
してこの場合、第２のＭ ＯＳ ｌ−ランジスタユを形
成するのに必要な面積は、ＭＯＳキャパシタを形成する
のに必要な面積よりもｔｉめて少なくて済む。このため
、従来の１トラレジスタ／１キヤパシタからなるメモリ
セルを用いたものに比較して、より一層の高集積化及び
高速化をはかり得る。また、素子が絶縁体に囲まれた構
造であり、さらに多数キャリアの蓄積状態を利用してい
るので、ソフトエラーにも強く配線容量を小さくできる
等の利点もある。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記ＭＯＳトランジスタはＮチャネルに限
定されるものではなく、Ｐチャネルであってもよい。さ
らに、シリコン層はＳ ｉ ０２膜等の非晶質絶縁体上
に形成されたもの（ＳＯＴ）ではなく、サファイア等の
単結晶絶縁体上に形成された（ＳＯ８）層であってもよ
い。
い。例えば、前記ＭＯＳトランジスタはＮチャネルに限
定されるものではなく、Ｐチャネルであってもよい。さ
らに、シリコン層はＳ ｉ ０２膜等の非晶質絶縁体上
に形成されたもの（ＳＯＴ）ではなく、サファイア等の
単結晶絶縁体上に形成された（ＳＯ８）層であってもよ
い。
また、ＭＯＳトランジスタのゲート電極、ドレイン及び
基板用端子等に印加するバイアス条件は、使用するトラ
ンジスタの特性に応じて適宜変更可能である。また、ト
ランジスタはＭＯ８型構造に限定されるものではなく、
ＭＥＳＦＥＴであってもよい。さらに、端子は４端子に
限るものではなく、例えばＭＯＳトランジスタ（第１の
ＭＯＳトランジスタ）のゲート電極とドレインとを共通
にすれば、３端子により実現することも可能である。
基板用端子等に印加するバイアス条件は、使用するトラ
ンジスタの特性に応じて適宜変更可能である。また、ト
ランジスタはＭＯ８型構造に限定されるものではなく、
ＭＥＳＦＥＴであってもよい。さらに、端子は４端子に
限るものではなく、例えばＭＯＳトランジスタ（第１の
ＭＯＳトランジスタ）のゲート電極とドレインとを共通
にすれば、３端子により実現することも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形し
て実施することができる。
て実施することができる。
第１図は本発明の一実施例に係わる半導体記憶装置の概
略構成を示す斜視図、第２図は上記装置の回路構成を示
す等価回路図、第３図（ａ）〜（ｄ）は上記装置の作用
を説明するための模式図である。 １０ ・・・第１のＭＯＳトランジスタ、１１・・・第
１のシリコン層、１２・・・ソース、１３・・・ドレイ
ン、１４・・・ゲート酸化膜、１５・・・第１のゲート
電極、１６・・・第２のシリコン層、１７・・・基板用
端子１８・・・ゲート酸化膜、 １９・・・第２のゲート電極（袖板用グー！・電極、、
２ＪＬ−・・第２のＭＯＳ ｔ−ランジスタ。 出願人 工業技術院長 等々力 達 Ｒ，Ｗ、 Ｒ，Ｂ・ 第１ 図 第２図
略構成を示す斜視図、第２図は上記装置の回路構成を示
す等価回路図、第３図（ａ）〜（ｄ）は上記装置の作用
を説明するための模式図である。 １０ ・・・第１のＭＯＳトランジスタ、１１・・・第
１のシリコン層、１２・・・ソース、１３・・・ドレイ
ン、１４・・・ゲート酸化膜、１５・・・第１のゲート
電極、１６・・・第２のシリコン層、１７・・・基板用
端子１８・・・ゲート酸化膜、 １９・・・第２のゲート電極（袖板用グー！・電極、、
２ＪＬ−・・第２のＭＯＳ ｔ−ランジスタ。 出願人 工業技術院長 等々力 達 Ｒ，Ｗ、 Ｒ，Ｂ・ 第１ 図 第２図
Claims (2)
- （１）電気的に浮遊している第１の半導体層にソース・
ドレインを離間して形成すると共に、ソース・ドレイン
間のチャネル領域上に第１のゲート電極を形成してなる
トランジスタと、上記第１の半導体層のチャネル領域を
延長して形成された第２の半導体層と、この第２の半導
体層の第１の半導体層と逆側の端部に形成された基板用
端子と、上記第２の半導体胴上に形成された第２のゲー
ト電極と、前記第２のゲート電極に印加する電圧により
前記第１の半導体層のチャネル領域の多数キャリアの濃
度を制御する書込み手段と、上記チャネル領域の多数キ
ャリア濃度の差によるコンダクタンスの違いを検出して
上記書込まれた情報を読出す読出し手段とを具備してな
ることを特徴とする半導体記憶装置。 - （２）前記第１及び第２の半導体層は、絶縁体上に形成
されたものであることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174055A JPS6235559A (ja) | 1985-08-09 | 1985-08-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174055A JPS6235559A (ja) | 1985-08-09 | 1985-08-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235559A true JPS6235559A (ja) | 1987-02-16 |
Family
ID=15971827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174055A Pending JPS6235559A (ja) | 1985-08-09 | 1985-08-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235559A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095348A (en) * | 1989-10-02 | 1992-03-10 | Texas Instruments Incorporated | Semiconductor on insulator transistor |
| US5283457A (en) * | 1989-10-02 | 1994-02-01 | Texas Instruments Incorporated | Semiconductor on insulator transistor |
| US5442209A (en) * | 1992-05-30 | 1995-08-15 | Gold Star Electron Co., Ltd. | Synapse MOS transistor |
| JP2004128446A (ja) * | 2002-04-10 | 2004-04-22 | Seiko Instruments Inc | 薄膜メモリ、アレイとその動作方法および製造方法 |
| JP2008147514A (ja) * | 2006-12-12 | 2008-06-26 | Renesas Technology Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357777A (en) * | 1976-11-04 | 1978-05-25 | Hitachi Ltd | Semiconductor memory device |
| JPS5893370A (ja) * | 1981-11-30 | 1983-06-03 | Nec Corp | Ｍｏｓデバイス |
-
1985
- 1985-08-09 JP JP60174055A patent/JPS6235559A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
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| EP1355358A3 (en) * | 2002-04-10 | 2004-08-04 | Seiko Instruments Inc. | Thin film semiconductor memory and manufacture method therefor |
| EP2113943A3 (en) * | 2002-04-10 | 2010-10-13 | Seiko Instruments Inc. | Thin film memory, array, and operation method and manufacture method therefor |
| JP2008147514A (ja) * | 2006-12-12 | 2008-06-26 | Renesas Technology Corp | 半導体記憶装置 |
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