JPS6249670A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPS6249670A JPS6249670A JP61087916A JP8791686A JPS6249670A JP S6249670 A JPS6249670 A JP S6249670A JP 61087916 A JP61087916 A JP 61087916A JP 8791686 A JP8791686 A JP 8791686A JP S6249670 A JPS6249670 A JP S6249670A
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- Japan
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- mnos
- gate
- polycrystalline silicon
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電気的に書込みおよび消去が可能な半導体不
揮発性記憶装置、特にＭ Ｎ ＯＳ （Ｍ ｅｔａｌ−
Ｎ １ｔｒｉｄｅ −Ｏｘｉｄｅ −Ｓ ｅｍｉｃｏｎ
ｄｕｃｔｏｒ）型記憶装置に関する６ 本発明は従来型ＭＮＯＳ素子の欠点を克服し。
揮発性記憶装置、特にＭ Ｎ ＯＳ （Ｍ ｅｔａｌ−
Ｎ １ｔｒｉｄｅ −Ｏｘｉｄｅ −Ｓ ｅｍｉｃｏｎ
ｄｕｃｔｏｒ）型記憶装置に関する６ 本発明は従来型ＭＮＯＳ素子の欠点を克服し。
動作速度が速くかつ集積密度の大きいＭＮＯ８型メモリ
集積素子を得ることを目的とする。
集積素子を得ることを目的とする。
本発明の趣旨はＭＮＯＳ素子を多結晶シリコンゲートを
用いて形成し、かつそのＭＮＯＳ素子とスイッチング用
ＭｏＳトランジスタを組合わせて、１ビツトあたり２個
のトランジスタからなるメモリセルを用いてメモリマト
リックスを形成することにある。
用いて形成し、かつそのＭＮＯＳ素子とスイッチング用
ＭｏＳトランジスタを組合わせて、１ビツトあたり２個
のトランジスタからなるメモリセルを用いてメモリマト
リックスを形成することにある。
以下１本発明を実施例を参照して詳細に説明する。第１
図に本発明によるメモリセルの断面構造の一例を示す。
図に本発明によるメモリセルの断面構造の一例を示す。
図において左側のトランジスタがＭＮＯＳ素子、右側の
ＭＯＳトランジスタがスイッチングトランジスタである
０図において、１１はＰ（ｎ）型Ｓｉ基板、１５はＳ
ｉ ３ Ｎ ４膜、１７は極めて薄い５ｉ０２膜、２０
はゲート絶縁膜（ＳｉＯｚ）である。おのおののゲート
電極１８゜１９は多結晶シリコン（以下ｐｏｌｙ−８ｉ
と略記する）よりなる。従来ｐｏｌｙ−５ｉをゲートに
したＭＮＯＳ素子は記憶保持特性が劣るという説があっ
たが、実験によれば、イオン打込み等の方法を用いてｎ
（Ｐ）型拡散層１２，１３および２１を形成すること
により、ＡＱゲートＭＮＯ３に比べ何ら遜色のない特性
を有するｐｏｌｙ−５ｉゲー）−ＭＮＯＳが得られる。
ＭＯＳトランジスタがスイッチングトランジスタである
０図において、１１はＰ（ｎ）型Ｓｉ基板、１５はＳ
ｉ ３ Ｎ ４膜、１７は極めて薄い５ｉ０２膜、２０
はゲート絶縁膜（ＳｉＯｚ）である。おのおののゲート
電極１８゜１９は多結晶シリコン（以下ｐｏｌｙ−８ｉ
と略記する）よりなる。従来ｐｏｌｙ−５ｉをゲートに
したＭＮＯＳ素子は記憶保持特性が劣るという説があっ
たが、実験によれば、イオン打込み等の方法を用いてｎ
（Ｐ）型拡散層１２，１３および２１を形成すること
により、ＡＱゲートＭＮＯ３に比べ何ら遜色のない特性
を有するｐｏｌｙ−５ｉゲー）−ＭＮＯＳが得られる。
したがってｐｏｌｙ−５Ｓゲートを採用することにより
不利益はなく、次のような特徴をもつメモリセルを得る
ことができる。
不利益はなく、次のような特徴をもつメモリセルを得る
ことができる。
第１の特徴は、メモリマトリックスのワード線がｐｏｌ
ｙ−８ｉになるため、データ線にＡＱ配線を使うことが
できることである。第２の特徴は、スイッチングトラン
ジスタがあるので、ＭＮＯ３素子をオフセット構造にす
る必要がなく、メモリセル全体としてコンダクタンスが
増大する。第３にメモリセルを駆動するデコーダは読出
しの際はスイッチングトランジスタのみを駆動すればよ
く。
ｙ−８ｉになるため、データ線にＡＱ配線を使うことが
できることである。第２の特徴は、スイッチングトラン
ジスタがあるので、ＭＮＯ３素子をオフセット構造にす
る必要がなく、メモリセル全体としてコンダクタンスが
増大する。第３にメモリセルを駆動するデコーダは読出
しの際はスイッチングトランジスタのみを駆動すればよ
く。
デコーダ側から見た負荷容量が減少する。また書込みの
際はＭＮＯ３素子のみデコードすればよく、読出し用デ
コーダと機能を分離できるので、デコーダ回路が簡単に
なる。第４にｐｏｌｙ−８ｉはＡＱに比べ加工精度が良
く、かつ拡散層をｐｏｌｙ−Ｓｉ自身をマスクとして形
成できるので余分の合わせ余裕が不要となりメモリセル
面積が小さくなる。
際はＭＮＯ３素子のみデコードすればよく、読出し用デ
コーダと機能を分離できるので、デコーダ回路が簡単に
なる。第４にｐｏｌｙ−８ｉはＡＱに比べ加工精度が良
く、かつ拡散層をｐｏｌｙ−Ｓｉ自身をマスクとして形
成できるので余分の合わせ余裕が不要となりメモリセル
面積が小さくなる。
これらの特長によってメモリマトリックスの占有面積が
減少しかつ信号遅延時間が短くなることはもちろんであ
るが、同時に周辺回路全体をＳｉゲートで形成すること
により周辺回路部も占有面積の減少と高速化が達成され
ることを忘れてはならない。
減少しかつ信号遅延時間が短くなることはもちろんであ
るが、同時に周辺回路全体をＳｉゲートで形成すること
により周辺回路部も占有面積の減少と高速化が達成され
ることを忘れてはならない。
以上の特長を少し詳しく説明する。第２図に本発明の方
法によるメモリマトリックス構成の例を示す、ＭＮＯ５
素子ｌとスイッチングトランジスタ５が直列に接続され
たものを１ビツトしてマトリックスを形成する。読出し
時のワード線２はスイッチングトランジスタのゲート電
極を兼ねておりｐｏｌｙ−８ｉで形成する。ＭＮＯ８素
子のゲート電極６もｐｏｌｙ−８１であるが、読出し時
にこのラインをデコードする必要はなく、すべてのライ
ンをＭＮＯ５素子が書込まれているか消去されているか
が識別できるような、ある一定電位に設定しておけばよ
い、一方書込時は、このラインをデコーダして書込み電
圧を印加する６データ線３および電源供給線４はＡＱ配
線を使うことができ、各ビットのドレイン１１よびソー
ス拡散層と接続される。
法によるメモリマトリックス構成の例を示す、ＭＮＯ５
素子ｌとスイッチングトランジスタ５が直列に接続され
たものを１ビツトしてマトリックスを形成する。読出し
時のワード線２はスイッチングトランジスタのゲート電
極を兼ねておりｐｏｌｙ−８ｉで形成する。ＭＮＯ８素
子のゲート電極６もｐｏｌｙ−８１であるが、読出し時
にこのラインをデコードする必要はなく、すべてのライ
ンをＭＮＯ５素子が書込まれているか消去されているか
が識別できるような、ある一定電位に設定しておけばよ
い、一方書込時は、このラインをデコーダして書込み電
圧を印加する６データ線３および電源供給線４はＡＱ配
線を使うことができ、各ビットのドレイン１１よびソー
ス拡散層と接続される。
この方法によれば、ＡＱゲートＭＮＯ８素子を用いて、
マトリックスを形成した場合に比べ、読またメモリセル
のコンダクタンスを約２倍にすることができ、この結果
メモリマトリックス部分で実験によれば周辺回路を含め
た集積素子全体の動作速度は約１５０ナノ秒であり、従
来のＡｆｌゲート、集積素子の動作速度約１マイクロ秒
に比べ大幅に高速化できることが確認できた。また１ビ
ット当りのメモリセル面積も、従来のＡＱゲートＭＮＯ
Ｓ素子を用いたメモリマトリックスが約２５００μＭで
あったのに比べ、約４００μイと。
マトリックスを形成した場合に比べ、読またメモリセル
のコンダクタンスを約２倍にすることができ、この結果
メモリマトリックス部分で実験によれば周辺回路を含め
た集積素子全体の動作速度は約１５０ナノ秒であり、従
来のＡｆｌゲート、集積素子の動作速度約１マイクロ秒
に比べ大幅に高速化できることが確認できた。また１ビ
ット当りのメモリセル面積も、従来のＡＱゲートＭＮＯ
Ｓ素子を用いたメモリマトリックスが約２５００μＭで
あったのに比べ、約４００μイと。
約−にすることができた。
以上説明した実施例に限らず、他の例も考えられる。特
に２層ｐｏｌｙ−８ｉゲートを用いた実施例を第３図に
示す０図はスイッチングトランジスタのゲート電極１９
を一層目のｐｏｌｙ−３ｉで、ＭＮＯ５素子のゲート電
極１８を２層目のｐｏｌｙ−５ｉで形成した実施例であ
る。この逆も可能であることは言うまでもないが、実験
によれば、第３図の例の方が記憶保持特性のすぐれた良
好なＭＮＯ８素子ができるので、より実用的である。
に２層ｐｏｌｙ−８ｉゲートを用いた実施例を第３図に
示す０図はスイッチングトランジスタのゲート電極１９
を一層目のｐｏｌｙ−３ｉで、ＭＮＯ５素子のゲート電
極１８を２層目のｐｏｌｙ−５ｉで形成した実施例であ
る。この逆も可能であることは言うまでもないが、実験
によれば、第３図の例の方が記憶保持特性のすぐれた良
好なＭＮＯ８素子ができるので、より実用的である。
本実施例によれば、第１図にあった２個のゲート間のス
ペースがなくなった分だけメモリセルの面積がさらに減
少し、１ビツトあたり約２５０μイにすることができる
。さらに、ＭＮＯ８素子を形成する工程が複雑なことか
ら、ＭＮＯ８素子とスイッチングトランジスタを同一の
ｐｏｌｙ−５ｉゲートで形成することはむしろ複雑な工
程を必要とし、またＭＮＯ５素子の特性ならびにスイッ
チングトランジスタの特性も悪くなるのに対し。
ペースがなくなった分だけメモリセルの面積がさらに減
少し、１ビツトあたり約２５０μイにすることができる
。さらに、ＭＮＯ８素子を形成する工程が複雑なことか
ら、ＭＮＯ８素子とスイッチングトランジスタを同一の
ｐｏｌｙ−５ｉゲートで形成することはむしろ複雑な工
程を必要とし、またＭＮＯ５素子の特性ならびにスイッ
チングトランジスタの特性も悪くなるのに対し。
本実施例のように別々のｐｏｌｙ−５ｔゲートを用いる
ことにより、ＭＮＯ５素子とスイッチングトランジスタ
を形成する工程を互いに独立に制御することが可能にな
り、双方ともに最も特性のすぐれた素子を得ることがで
きる。
ことにより、ＭＮＯ５素子とスイッチングトランジスタ
を形成する工程を互いに独立に制御することが可能にな
り、双方ともに最も特性のすぐれた素子を得ることがで
きる。
また第３図ではゲート電極１９と１８が重なり合った構
造になっているが、これらを分離して構成的には第１図
と同一にした実施例も考えられる。
造になっているが、これらを分離して構成的には第１図
と同一にした実施例も考えられる。
この場合１ビット当りのメモリセル面積は若干大きくな
るが、双方のゲート間の重なり容量がなくなる分だけよ
り信号遅延時間を短くできる。
るが、双方のゲート間の重なり容量がなくなる分だけよ
り信号遅延時間を短くできる。
以上説明したごとく本発明によれば、１ビット当りのセ
ル面積が小さく、かつ信号遅延時間の小さい、ＭＮＯ３
素子メモリマトリックスを得ることができる。
ル面積が小さく、かつ信号遅延時間の小さい、ＭＮＯ３
素子メモリマトリックスを得ることができる。
第１ｒＪ！ｉは本発明によるＭＮＯＳメモリセルの断面
図、第２図は本発明によるＭＮＯＳメモリマトリックス
の構成図、第３図は２層ｐｏｌｙ−５ｉゲートを用いた
、本発明の実施例の断面図である。 ｉ（ 第２目 第３国
図、第２図は本発明によるＭＮＯＳメモリマトリックス
の構成図、第３図は２層ｐｏｌｙ−５ｉゲートを用いた
、本発明の実施例の断面図である。 ｉ（ 第２目 第３国
Claims (1)
- １、少なくとも多結晶シリコンをゲート電極とするＭＮ
ＯＳ（金属−窒化珪素−二酸化珪素−半導体）素子と同
じく多結晶シリコンをゲート電極とするＭＩＳ（金属−
絶縁体−半導体）トランジスタを直列に接続したものを
含む回路を一単位としてマトリックス状に配列し、上記
ＭＩＳトランジスタのゲート電極を読出し用ワード線と
し、上記ＭＮＯＳ素子のゲート電極を書込み用ワード線
とし、上記回路の前記ＭＩＳトランジスタ側の端子をデ
ータ線として用いることを特徴とする半導体不揮発性記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087916A JPS6249670A (ja) | 1986-04-18 | 1986-04-18 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087916A JPS6249670A (ja) | 1986-04-18 | 1986-04-18 | 半導体不揮発性記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12347977A Division JPS5457875A (en) | 1977-10-17 | 1977-10-17 | Semiconductor nonvolatile memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249670A true JPS6249670A (ja) | 1987-03-04 |
Family
ID=13928243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61087916A Pending JPS6249670A (ja) | 1986-04-18 | 1986-04-18 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249670A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753568B1 (en) | 1996-11-15 | 2004-06-22 | Hitachi, Ltd. | Memory device |
| KR100446308B1 (ko) * | 2002-09-11 | 2004-09-01 | 삼성전자주식회사 | 선택 트랜지스터 구조와 ｓｏｎｏｓ 셀 구조를 갖는불휘발성 메모리 소자 및 그 제조 방법 |
-
1986
- 1986-04-18 JP JP61087916A patent/JPS6249670A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753568B1 (en) | 1996-11-15 | 2004-06-22 | Hitachi, Ltd. | Memory device |
| KR100446308B1 (ko) * | 2002-09-11 | 2004-09-01 | 삼성전자주식회사 | 선택 트랜지스터 구조와 ｓｏｎｏｓ 셀 구조를 갖는불휘발성 메모리 소자 및 그 제조 방법 |
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