JPS62502644A

JPS62502644A - メモリー・セル

Info

Publication number: JPS62502644A
Application number: JP61502384A
Authority: JP
Inventors: ジヤニング，ジヨン　ルイス
Original assignee: ヒュンダイ　エレクトロニクス　アメリカ
Priority date: 1985-04-19
Filing date: 1986-04-16
Publication date: 1987-10-08
Anticipated expiration: 2011-06-05
Also published as: WO1986006540A3; US4667217A; EP0218697A1; JP2503219B2; WO1986006540A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】読出専用メモリーに使用のメモリー・セル技術分野この発明はチャンネル構造とダート電極及びチャンネル構造間の誘電体構造及びダート電極を含む電荷蓄積メモリー・ゲートとを有する第１の書換可能な閾値メモリー装置から成るメモリー・セルを含み、前記メモリー・ダート構造は第１の比較的低いレベルと第２の比較的高いレベルに該装置の閾値を制御するに適した電荷蓄積能力を有するメモリー装置に関する。

この発明は、特に読出専用メモリーとして構成されたメモリー装置に適用を有する。

背景技術マイクロエレクトロニクス産業における先端的継続的要求の２つは装置の実装密度の増加と、動作速度のような実行性能の向上である。装置の寸法に前進を試み、ショート・チャンネル効果のようなある問題があるにも拘わらず、装置の寸法を小さくしてモノリシック集積回路の密度を高めることで今日まで構造的に成功してきた。

ＣｏＣｏ１１ｎほかの論文０スタツクド・トランジスタＣＭＯ３（ＳＴ−ＭＯＳ）　、　ＣＭＯ３を改造したＮＭＯ３技術２（５ｔａｃｋｅｄ　Ｔｒａｎｓｉｓｔｏｒｓ　ＣＭＯ３（ＳＴ−ＭＯＳ）、ａｎ　ＮＭＯ３Ｔｅｃｈｎｏｌｏｇｙ　Ｍｏｄｉｆｉｅｄ　ｔｏ　ＣＭＯ３）＋　ＩＥＥＥ　Ｔ’ｒａｎｓａｃ−ｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ＋　Ｖｏｌ、ＥＤ−２’Ｌ　ｐｐ、５８５−５８９（１９８２）はスタックドＣＭＯＳインバータ構造を開示している。添付した第１図に示した（：ｏｌｉｎｇｅほかの構造はシリコン基板ｌＯに形成される従来のＮＭＯ３構造から始まり、両トランジスタのためにＮＭＯＳグー）１１’を使用し、中間チャンネル領域１４と共にＰＭＯ８のソース／ドレイン（Ｓ／Ｄ）領域１３及び１５を形成するために選択的に注入され、レーザ再結晶された多結晶シリコン層１２を加える。ＰＭＯ８Ｓ／１）　１５はＮＭＯＳ５／Ｄ１６と接触してスタックド・インバータのための電気相互接続を与えるように形成される。ＣＭＯＳ技術についてはＣｏＣｏ１１ｎほかの構造は分離セルを省き、ラッチアップ及び配線の複雑性を減少するようにしている。

国際特許出願筒Ｗ０８４１０４４１８号（ヨーロッ・ぐ発行番号筒０１４０９６５号）は絶縁基板上のダート電極と、ダート電極の上に置かれたメモリー誘導体と、メモリー誘導体の上に置かれたソース−チャンネル−ドレイン領域を有する再結晶ポリシリコン層とによって形成された不揮発性メモリー装置を開示している。従って、その構造は、上から下に向って、チャンネル−酸化物−窒化物−シリコン・ゲート電極−絶縁物から成るインバーテツド・メモリー・トランジスタを開示している。窒化物は酸化物の前に形成されて、窒化物の変換により酸化物を形成する。この変換処理は異常な程の質及び精密性を有する非常に薄い（約２０Ｘ厚）のメモリー・シリコン酸化物のための制御且つ再生可能な成長率を提供する。その国際特許出願において、ビギー・パック構造で共通ダート縦型不揮発性メモリー装置の可能性においても問題となった。

発明の開示この発明は高密度のデータ記憶を達成することができるようなメモリー・セルを含むメモリー装置を提供することを目的とする。

従って、この発明によると、前記メモリー・セルはチャンネルに構造及びダート構造を有する第２の固定閾値装置を含み、前記第２の装置は前記第１の装置と隣接して形成され、前記第１の装置と前記第２の装置とは共通作用要素を持つようにしたメモリー装置を提供する。

この発明によるメモリー装置はＲＯＭ構造に実施するに適しているということがわかる。

この発明の１実施例によると、２つの装置の共通作用要素は共通ダート電極である。

この発明の他の実施例によると、２つの装置の共通作用電極は共通チャンネルである。

書換可能な閾値装置及び固定閾値装置は同一のアクティブ領域内でスタックド（積重ね）関係に形成することも、又はサイドバイサイド（横に並べた）関係に形成することもできる。

この発明の好ましい実施例を簡単に要約すると、それはビット選択可能なセル当！ｌ１２ビットのメモリー装置であり、固定閾値装置とそのｒ−ト電極構造を共有する不揮発性書換可能な閾値メモリー装置を含む。この出願に使用する“装置 ”の語は従来の電界効果トランジスタと、ソース及び（又は）ドレインが無くてもよ込ゲート容量性装置のようなダート構造とを含むものとする。故に、不揮発性書換可能な閾値メモリー装置のチャンネル領域はンースーチャンネルードレイン構造又は単にチャンネル／電極を含むものでよい。メモリー装置はダート電極及びダート電極とチャンネルとの間に形成されたダート誘電体とを含む電荷蓄積メモリー・ダート構造を含み、そのメモリー装置は第１及び第２の低い電圧及び高い電圧閾値状態に書込むことができる。非メモリー固定閾値装置はメモリー装置とスタックド関係に（共通の再結晶又は共通ダート電極を２つの装置が共有する）、又はメモリー装置に対してサイドバイサイド関係（２つの装置は同じアクティブ領域を共有し、電気的に共通のダート電極構造及び共通のノース／ドレイン領域を持つことができる）のどちらかに形成することができる。その上、固定閾値装置は不揮発性（ＮＶ）書換可能な閾値メモリー装置の”ロー″（消去）と “ハイ″（書込み）状態の中間の閾値電圧を持つように製造される。

このような構造及び閾値電圧の選択によシ、Ｗ書換可能な閾値メモリー装置のロジック状態はＷ書換可能な閾値メモリー装置に対して消去（Ｅｒａｓｅ　）シーケンスを供給し、その後に後き、書換可能なメモリー閾値装置の消去閾値電圧（ＶＴＯ）と固定閾値装置の閾値電圧との間にある大きさの読出電圧を供給することによって決定することができる。

同様にして、固定閾値電圧装置のロジック状態はＷ書換可能な閾値メモリー装置に書込シーケンスを供給し、それに続き固定閾値装置の閾値電圧とＮＶ書換可能な閾値メモリー装置の書込閾値電圧（ｖ’ｒ１　）との間にある大きさの読出電圧を供給することによって読出すことができる。

当業者は、標準ＲＯＭプログラミングにおいて、ロジック“１″又は“０＃は特定のＲＯＭ装置アドレスを作動不能／作動可能（１ｎｏｐｅｒａｂｌｅ　／　ｏｐｅｒａｂｌｅ　）にするよう装置を製造又はプログラミングすることによって与えられるということは知って込る。典型的には、装置に非常に重い注入又は厚いダート酸化物を施こし、その装置の閾値電圧を特定の集積回路用動作電圧範囲よシ十分高くして作動不能にすることができる。この実施例では、このような標準作動不能／作動可能プログラミングを使用してロジック１０”又は１１”状態を設定する。故に、そのロジック１０”又は＠１”状態に関係なく、メモリー及び非メモリ−・トランジスタは消去プラス（＋）読出シーケンス又は書込十読出シーケンスを供給し、ｏ１又は１１＃ロジツク・データがプログラムされた範囲に対し、夫々メモリー装置又は非メモリー装置（又はアレイ）の読出しを選択するようにする。この発明のセル構造を有するＲＯＭアレイはそのＲＯＭアレイが電気的に２つの別個なアレイとして作用することができるという利点を有する。

言換えると、この発明による装置当シ２ビット構造は各種異なる構造、例えばＳＯＩ　、　ＭＮＯＳ　（５ＮＯ８を含む）。

及びＭＯＳ　（ＳＯ３を含む）構造の組合わせで実施することができる。

次に、下記の添付図面を参照してその例にょシこの発明の詳細な説明する。

第１図は、先行技術のスタックドＣＭＯ８集積回路の一部の断面略図である。

第２図及び第３図は、この発明の夫々他の実施例であるスタックド集積回路の一部の断面略図である。

第４図及び第５図は、この発明の夫々他の実施例である共有アクティブ領域集積回路構造の平面略図である。

第６図及び第７図は、第５図の装置の６−６ｍ及び７−７線からみた断面図である。

第８図及び第９図は、第６図の装置の夫々８−８線及び９−９線断面図である。

第１０図は、メモリー・アレイ回路の略図である。

発明を実施するための最良の形態第２図は、反転されたＮＶＡＴ　（不揮発性書換可能な閾値）　Ｓｏｔメモリー・トランジスタ３１とその上にある固定閾値トランジスタ３２の形のセル当り２ビツト構造の第１の実施例３ｏである。トランジスタ３１及び３２は共通再結晶ポリシリコン・ソース−チャンネル−ドレイン構造を持つ。特に、Ｓｏ■ＮＶＡＴメモリー・トランジスタ３１は上記の国際特許出願第ＷＯ８４１０４４１８号に詳細に記載されているＳＯＩ構造及び製造シーケンスに従って構成される。ＳＯＩ構造はシリコン基板３３と、絶縁誘電体層３４と、ポリシリコン・ダート電極３５（ポリＩ）、窒化物層３６．酸化物層３７及びソース及びドレイン３９− ３９とチャンネル領域４１とを形成する再結晶（ｒｅｃｒｙｓｔａｌ　１ｉｚｅｄ　）ポリシリコン層３８（ポリ■）を含む反転トリグー）　（ｔｒｉｇａｔｅ　）メモリー構造とを含む。固定閾値トランジスタ３２は第３のポリシリコン（ポリＩ［Ｉ）層と、ダート酸化物層４３と、装置３１と共通のその下にあるソース３９−チャンネル４１−ドレイン３９とから構成される装置３１のトリグー）　ＳＯＴ構造はチャンネルに対して中央に形成された非常に薄いメモリー酸化物部３７Ｍ（約１〜４ナノメートル）と、ソース及びドレイン側のメモリー酸化物３７Ｍの両側に立つ厚い部分３７とを含み、米国特許第３，７１９，８６６号で説明した閾値シフト及び不安定性を除去する。トリダート構造は好ましいものであるが、ある適用についてはデュアル・ダート構造でもモノダート構造でも使用することができるということは当業者の知るところである。デュアル・ダート構造において、重厚酸化物領域３７はソース及びドレインの上に形成されるのに対し、厚いソース／ドレイン部３７はモノゲート構造には使用されない。

装置３０を製造する際、開始材料は装置に使用される二酸化シリコン又は窒化シリコンのような誘電体材料のそれに匹敵する低い熱拡散係数を有する材料のウェハ又は基板３３である。適切な材料はシリコンと。

高温ガラスと、アルミナ（酸化アルミニー−ム）のようなセラミックスとを含む。絶縁物３４は典型的に化学的蒸着（ＣＶＤ　）か又は基板３３がシリコンの場合にはシリコンの高温酸化によって約１，０００ナノメートル厚まで形成された二酸化シリコン（又は窒化シリコン）を含み、基板３３及び周辺の回路からメモリー装置を電気的に分離する。

次に、第１のポリシリコン層（ポリ■）は低圧化学的蒸着（ＬＰＣ■）のような従来の処理技術によって約３００ナノメートル厚に形成されて後、従来のホトリングラフ及びエツチング技術を使用して輪郭形成及び・母ターン化を行い、ダート電極３５を形成する。ポリシリコン・ダート電極は同時に、又はその後のイオン注入によってドープされる。

次に、窒化物層３６は模範的に従来のＬＰＧＶＤ　（シラン／アンモニア系；７５０℃：４００ｍＴ）処理を使用して約４０ナノメートル厚に蒸着し、次に低温のＬＰＣＶＤ　（シラン／酸素系：４２０℃；３００ｍＴ）処理を使用して約７０〜８０ナノメートル厚まで酸化物層３７を蒸着する。その後、従来のホトリソグラフ及びエツチング技術を使用して中央のメモリー酸化物部を除去して後、新たな酸化物を熱成長又は蒸着し、部分３７Ｍを確実に約１〜４ナノメートル厚にする。窒化物３６の露出部を変換又は化学的蒸着する適切な技術を含み、酸化領域３７Ｍに酸化する（ウェット酸素：１０００℃：３０分）。

メモリー酸化物３７Ｍを形成した直後、メモリー酸化物３７の汚染を防ぐために、ＬＰＣ■のような従来の技術を使用して、第２のポリシリコン層３８（ポリシリコン■）を約４５０〜５００ナノメートル厚に形成する。そこで、ポ＋Ｊ　ｎ層３８はイオン注入（例えば、３５　ｋｅＶ及びＩＥ１２〜２Ｅ１３イオノム　ドーズのボロンによシ）によって軽くドーグされる。そこで、ポリ■層３８はＬＰＣＶＤのような従来処理によって約４０〜４５ナノメートル厚に形成された窒化物（図に示していない）の反射防止コーティングがかぶせられる。次に、ポリ ■層３８はレーザ・ビームに当てられ（例えば、有効ビーム直径４５マイクロメートル、ビーム電力５Ｗ、走査速度２００　ｃｍ　ｐｅｒ／ｓｅｅを有する連続波アルコ゛ン・レーザ）、ポリシリコンを種々の結晶配向を有するクリスタライトの再結晶マトリックスから成る装置−質材料（ｄｅｖｉｃｅ−ｑｕａｌｉｔｙ　ｍａｔｅｒｉａｌ　）に変換される。

窒化物キャップ（図に示していない）が除去され（濃縮フッ化水素酸を使用して）、再結晶されたポＩＪ　１層はソース３９−チャンネル４１−ドレイン３９構造（第２図に示す）に・ぐターン化される。

次に、酸化物層４３を典型的な５０ナノメートル厚に蒸着することによって固定閾値トランジスタ３２を形成する。前述したタイプのシラン／酸素ＬＰＣＶＤ技術は同様にここでも使用することができる。次に、基本的にはポリダート電極３５について説明したものと同じＬＰ　ＣＶＤ形成技術及び同じ注入ドーグ技術を使用して約３００ナノメートル厚のポリシリコン・ｆ−）４２層（ポリ■）を形成する。次に、その構造はポリシリコン・ゲート４２をマスクするようホトリソグラフ処理されて、ゲート４２及び酸化物４３が連続処理されてｎ形不純物のソース及びドレイン領域３９−３９の自己整合注入が施こされる。

注入マスクの除去の後、約９００〜１，０００　ナノメートル厚の低温酸化物層４４が構造全体に蒸着され、温度約９００℃において窒素で緻密にされる。緻密工程は、又ソース及びドレイン領域に注入されたイオンの活性化に使用される。

その後、装置は、例えば、ソース及びドレイン３９−３９とダート３５．４２に酸化物４４を通してコンタクト・カットを作り、燐オキシクロライド（ＰＯＣ２，）の蒸着及び熱拡散を使用したコンタクト・エンハンスメントがそれに続き、その後金属化及び・母ツシペーション層の形成をして装置を完成することができる。その結果形成された金属コンタクト及びパッジベージ目ン層は第２図に示されていないが電極の接続はドレイン３９−３９及びグー）３５．４２に対する縦の線による接続によって略図しである。

第２図に示すセル３０は共通ソース／チャンネル／ドレイン構造を有する書換不能−書換可能トランジスタ構造である。この設計及びその動作の鍵となる点の１つはＳＯＴ不揮発性書換可能な閾値装置３１の二重作用である。第１に、装置３１は書換可能な閾値装置３１と固定閾値装置３２との間の選択スイッチとして働き、第２にロジック“０”又は“１＃出力を供給するメモリー場所として作用する。

不揮発性書換可能な閾値装置にバイナル状態をプログラミングするためＫ、トランジスタ３１の閾値電圧はダート酸化物の厚さを調節するか又は注入によって、作動不能な高い閾値（ロジック“０”）か又は作動可能な閾値（ロジック“１″ ）に好都合に調節される。

固定閾値装置３２に記憶されるバイナリ状態をグログラムする場合も同一である。又、電位的にロジック１を表わすように選ばれた不揮発性書換可能な閾値装置３１は注入によって調節され、消去された閾値電圧−１ｖ　（ＶＴＯ）及び書込まれた閾値電圧＋４　Ｖ　（ＶＴＩ）を供給する。これらＶＴＯ／　ＶＴＩ閾値電圧レベル及び＋ＩＶ閾値で動作する固定閾値装置の例を利用して、テーブル１に要約した単一アドレス理論に従い、単一セル３０から２ビツト情報を得ることができる。このアドレシング方法は、各装置３１．３２のためのロジック１１０はその場所における作動可能／作動不能な装置によって決定されるものとする。

消去／書込プログラム　読出電圧　選ばれた装置ＶＴＯ（−１Ｖ）　ＯＶ　ＮＶ書換可能な閾値ＦＥＴ３１ＶＴ　１　（＋４Ｖ）　＋２Ｖ　固定閾値ＦＥＴ３２テーブル１において、第１のジ−タンスは書換可能な閾値トランジス３１を読出しのために選択し、（、）低閾値ＶＴＯ状態にメモリー・トランジスタ３１を書込むように設計された（作動可能であれば）消去動作、（ｂ）０ボルト読出電圧を使用するセンス動作を含むように設計される。（読出電圧は上記のＶＴＯ＝− １＆ルトの閾値電圧、固定閾値のＶＴｆ＝＋１ｚルトのＥＦＴ閾値電圧、ＶＴ１＝＋４　＆ルト）。この消去＋Ｑ＆ルト読出シーケンスを使用して、装置３１が（ＶＴＯ＝−１，ｆルト）であれば、装置３１は電流を導通し、こｎは標準センス増幅回路によってロジック″１＃とじてセンスさｎる。

しかし、もしこの場所の装置が作動不能装置であれば、セ／Ｉ／３０は電流を導通せず、セル３０のアドレスからロジック６０＃がセンスさｎる。ＶＴ　ｆが＋１ｖであれば、ダート電極３５．４２が共通であっても導通はセンスされないということに注目するべきである。

更に、テーブル１において、（ａｌ書換可能な閾値メモリー・トランジスタ３１を高いＶＴＩ閾値状態に書き込むように設計さｎている書込プログラム動作と、それに続き（ｂ）＋２Ｖのようなり７　ｔとＶＴＩの間にある読出電圧を供給することによって、固定閾値トラ／−／メタ３２の場所が選ばれる。この書込＋＋２Ｖ読出シーケンスを使用して書換可能な閾値トランジスタ３１は電流を導通しない。（２つのトランジスタ・セ／Ｉ／３０のバイナリ状態はトランジスタ３１が動作可能かどうかによって決定される。）そこで、ロジック１１０は＋４ｖ閾値電圧を有する動作可能な固定閾値トランジスタ３２の特定のアドレス場所における存在／不存在によって決定される。・不揮発性書換可能な閾値装置技術を知っている者は、トランジスタ３１！”！、例えば、ダート電極３５に対してチャンネルより大きな（２０〜２５ボルト：１〜１００　ｍｓ　／ｅルス幅）負プログラム電圧を供給することによってＶＴＯに消去さｎ、酸化物−窒化物インタフエース及び窒化物におけるダート誘電体にトラクシされているチャンネル電子に対してドライブされるということを知いている。又、トランジスタ３１はダート３５及びチャンネル間に大きな（２０〜２５Ｖ；１〜１００ｍ５−ぞルス幅）正プログラム電圧を供給することによって（ソース及びドレインは接地電位に維持される）、電子は記憶のためにダート誘電体にトンネルされ、高閾値のＶＴＩ状態に書込まれる。トランジスタ３１に書込又は消去のための電極の接続は第２図に３５Ｐ及び３９Ｐとして略図しである。

勿論、ここで説明した他のＷ書換可能な閾値装置も同様に書込まれ、消去される。

第３図には、書換可能な閾値トランジスター固定閾値トランジスタ・セルの他のバージョン５０が逆に形成されたＳＯＩ固定閾値トラ／ジスタ５２を有するトリグー）　５ＮＯ８）ランジスタ５１の形式で表わしである。

この５ＮＯ３／ＳＯＩセル５０は単一ダート電極５５と別のンースーチャンネルードレイン構造とによって構成される。

５ＮＯ８書換可能な閾値装置５１は典型的に（１００）シリコン基板５３を使用して形成される。トリｆ−）誘電体はトリゲート・メモリー酸化物５７と窒化シリコン層５６とから構成される。二酸化シリコン層は、例えば、メモリー二酸化シリコン（第２図）を形成するに使用した処理と同一処理を使用して約７０〜８０ナノメートル厚に形成することができる。そこで、酸化物は、例えば、緩衝フッ化水素酸でエツチングすることによって、中央のメモリー領域から選択的に除去され、メモリー酸化物５７Ｍは約１〜４ナノメートル厚に成長又は蒸着される。このメモリー酸化物層はシリコン基板のドライ熱酸化によって成長することができるか、又は酸化物５７の形成に使用したものと同じ処理を使用して化学的蒸着によシ基板５３に形成することができる。デート酸化物５７Ｍを形成した後、従来のＬＰＣ■を使用して窒化シリコン層５６を約４０ナノメートル厚に形成する。次に、典型的に第３図のダート４２の形成に使用した蒸着、輪郭形成、パターン化及び注入などと同一処理を使用して約３００ナノメートル厚にポリシリコン・ｆ−）電極５５１ｆｆ：形成することができる。

第３図に示すように、酸化物５７及び窒化物５６はダート領域外の領域から除かれる。これはゲート５５を輪郭形成及び・ぞターン化したときに使用したエツチング・マスクを使用するか、又はダート５５を・ぐターン化した後で別のマスクを使用して、ダート注入の前に行うことができる。

次に、ポリシリコン電極５５が注入マスクとして使用され、ソース及びドレイン５４−５４がｆ−）　５５と自己整合で形成される。これで５ＮＯ３装置５１を完成する。

次に、ダート二酸化シリコン層５８をＳＯ■固定閾値装置５２のために、装置３２（第２図）の固定閾値酸化物４３の形成に使用したものと同じ処理を使用して約５０〜５５ナノメートル厚に形成することができる。

ポリシリコン層５９（ポリシリコン■）はポリ層３８（第２図）のときに前述したようなレーデ・ビームを使用して再結晶され、ソース及びドレイン５４−５４にコンタクトするよう現在の構造の上に形成される。

次に、固定閾値装置５２のためのノース６０−チヤンネ／Ｉ／６１−ドレイン６０が選択的に注入され、ンースードレイン６０−６０がソース−ドレイン５４− ５４と同じ導電形不純物で注入される。隣邦形成、・母ターンエング、再結晶及び注入技術は第２図の再結晶ポリ層３８に使用したものと同じ方式が使用される。そこで、セル５０は、例えば、中間二酸化シリコン分離層の形成及び緻密化、コンタクトカットの形成、金属化の画成及び・ぐツシベーション層の供給などによって完成される。ここで、単一ポリシリコン・ダート電極５５及びソース／ドレイン電極５４に対するコンタクトが形成される（図を簡単にするために単に略図的に下方に線が引いである）。

夫々第４図及び第５図の平面略図には、更に２つの２ビツト／セル構造の代替バージョン７０．９０が示しである。第４図の２ビツト／セルフ０はＮＶ書換可能な閾値装置３１Ａと固定閾値装置３１Ｆとを含む。第５図のＭＯ８／ＭＮＯ８２ビツト／セル９０は聞書換可能な閾値装置５１Ａと固定閾値装置５１Ｆとを含む。装置３１Ａ及び３１Ｆは第２図の装置３１と類似し、装置５１Ａ及び５１Ｆは、装置３１Ｆ及び５１Ｆは好ましくは３６（第２図）又は５６（第３図）のような窒化物層を使用しないということを除き、第３図の装置５１に類似する。

従って、装置３１（第２図）及び装置５１（第３図）のものと同等であるトランジスタ３１Ａ又は３１Ｆ（第４．６．７図）とトランジスタ５１Ａ又は５１Ｆ（第５．８．９図）の各装置成分は装置３１及び５１に使用したものと同じ番号を付しである、変更した成分はトランジスタ３１Ａ又は３１Ｆ及び５１Ａ又は５１Ｆで夫々Ａ又はＦで示しである。固定閾値トランジスタ３１Ｆ又は５１Ｆ及び書換可能な閾値トランジスタ３１Ａ又は５１Ａの各セルは集積回路の共通アクティブ領域６５にサイドバイサイドに形成される。各セルフ０又は９０において、夫々側装置のソース（及びドレイン）３９又は５４は同一拡散領域の一部であるか又は共通に接続される。又、同一ダート線（又は電気的に共通のダート線）はそのセルの両装置に使用される。セルフ０．９０の動作は前述した装置３０゜５０の動作と同等である。

次に、第４図と共に第６図を見ると、セルフ０のＮＶ書換可能な閾値トランジスタ３１Ａは第２図のＩＷ書換可能なトランジスタ３１と同じ構造を持つということがわかる。同様に、第４図と共に第７図を見ると、固定閾値トランジスタ３１Ｆは、好ましくは、固定閾値装置３１Ｆのｙ−ト酸化物３７Ｆが均一な非メモリー厚のものであシ、ダート窒化物が省略しであるということを除き、第２図のトランジスタ３１と同一構造を有する。

逆装置３１Ａのための基本製造シーケンスは第２図の対応する装置３１と同じである。固定閾値装置３１Ｆとメモリー装置３１Ａとは全体的に窒化物３６が形成されて後、非メモリー装置領域３１Ｆから除去され、全体的に非メモリー酸化物３７Ｆが形成されて後、非メモリー酸化物は装置３１Ａのメモリー領域からエツチングで除去され、メモリー酸化物３７Ｍを成長するというシーケンスを使用して形成することができる。

第５図のサイドバイサイド・セル９０について見ると、第５図及び第８図に示す書換可能な閾値装置５１Ａは第３図の書換可能な閾値装置５１と同じ５ＮＯ８構造を持つことができる。又、第５図及び第９図の固定閾値装置５１Ｆは本質的にトランジスタ５１と同一５ＮＯ８構造を持つことができる（装置５１Ｆの閾値は書換不能であるということを除き）。

第３図の書換可能な閾値装置５１の基本的製造工程は第８図の書換可能な閾値装置３１Ａ及び第９図の固定閾値装置５１Ｆの形成にも使用することができる。

誘電体シーケンスは基本的に前述のサイドバイサイド装置３１Ａ及び３１Ｆのために使用されたものの逆である。まず、全体的に非メモリー酸化物５７Ｆを形成し、装置５１Ａのメモリー領域から非メモリー酸化物をエツチングで除去してそこにメモリー酸化物５７Ｍを成長させ、全体的に窒化物５６を蒸着して後、それを非メモリー装置領域５１Ｆから除去する。

前に言及したように、セル３０，５０．７０及び９０にＲＯＭ　（読出専用メモリー）領域のようなメモリー・パターンを形成することができる。ここで考察しているデュアルＲＯＭプレイは異なるＲＯＭコードを使用することができるＲＯＭ　／＃ターンのような各ＲＯＭアレイが別の・母ターンを形成するように、ビギイパック装置３０（第２図）又は５０（第３図）、又はサイドバイサイド装置７０（第４図）又は９０（第５図）の構造に作ることができる。例えば、動作可能なロジック１装置は電気的にＶＴＯ又はＶＴＩに書込むことができるのに対し、ロジックＯ装置は動作不能な高い閾値電圧にプログラムすることができるコード１の特定の１１０パターンに書換可能な閾値トランジスタの各チャンネルを選択的に注入することができる。同様に、固定閾値トランジスタは、固定閾値電圧が＋４ゲルト−／作動不能であるコード２の特定の１１０パターンにプログラムされる。そこで書換可能な閾値装置アレイにブロック消去シーケンスを供給してＱｄ？ルトでアレイをアトｌ／スすることによシ、ＲＯＭはコード・／ＩＰターン１に選択される。コード・・ぐターン２を希望するときは、書込シーケンスが書換可能な閾値アレイに供給され、ＲＯＭは＋２ボルトでアドレスされる。書換可能な閾値装置は書込まれた状態（ｖＴ１＝＋４＆ルト）においては＋２ｖに応答することができないので、上の固定閾値トランジスタが選ばれる。故に、単に書込むことによシ又は同時にすべての書換可能な閾値装置を消去することによって、どちらかのメモリー・パンクをアドレスすることができる。

このようなビット選択可能な概念の多能性は第１０図に示すプログラム選択可能なＡＮＤ−ＯＲ（アンド−オア）ＲＯＭ回路８０によって更に例証される。その図はＮＶ書換可能な閾値装置（装置位置Ａ）及び固定閾値装置（装置位置Ｂ）の各場所と共に各装置に対する各種閾値電圧の組合わせ例を例示する。

装置位置ＡのＮＶ書換可能な閾値装置の場所である”−１，＋４”の表示は作動可能なメモリー装置がＶＴＯとＶＴＩ間で切換可能な位置にあるということを表示する。その位置はＷｔ換可能な閾値コード・パターンのバイナリ″″１”である。例えば、アドレス・ダート線１−センス続１（すなわち、アドレス１−１）における装置位置Ａを見るとよい。それに対し、アドレス１−２の位置Ａの表示 “＋４＃はこの位置では作動可能なメモリー装置がないことを表示する。その代シ、装置Ａは＋４？ルトの固定閾値を有する。この位置はＮＶ書換可能な閾値コード・・ぐターン（・リ−ｙＡ）ｏバイナリ″０＃である。

固定閾値装置位置Ｂにおいて、表示“＋１″は＋ＩＶ及びバイナリ“１″の模範的閾値を有する動作可能な固定閾値装置（選ばれた動作電圧状態で動作可能である）の存在を表示する。例えば、アドレス１−１及び２−２を見るとよい。それに対し、装置位置Ｂにおける表示“＋４″は動作不能／不存在の固定閾値装置及びＢコード・パターンのバイナリ“０＃を表示する。

プログラム選択及び読出しも前述のように達成することができる。例えば、装置位置Ａの位置１−１（ダート線１．センス線１）を読出すために、まず消去シーケンスを供給して動作可能な装置をＶＴＯ（−１ボルト）に消去して後、ダート線１を接地（Ｏボルト）シ、ダート線２〜４を＋５ボルトにし、センス線１を＋５？ルトのような適当なシステム電圧にして読出しのためにアドレスする。前述のように、読出シーケンスがＶＴＯ（バイナリ１）にあるが動作不能ｌ（バイナリＯ）ではない動作可能なメモリー装置をターンオンする。

装置位置Ｂのために読出シーケンスを例示するために再びアドレス１−１を考える。最初、装置位置Ａに書込シーケンスが供給され、その位置は導通しない。

又、選択されたダート線１にＯＳシルトはなく＋２ゴルトの読出電圧が与えられ、選ばれなかったｆ−）線２−４に＋５ゴルトを供給し、センス線１に適当な電圧を供給する。動作可能な固定閾値装置においては、ＶＴ、　＝　＋１　ボルトであシ、装置Ｂは電流を導通し、その電流はバイナリ１として感知することができる。動作不能装置のＢ位置においては、位置Ｂは電流を導通せず、バイナリ” ０″を表わす。勿論、同一方式の手順を他のアドレスのＡ又はＢ位置に適用することもできる。

以上、この発明による好ましい構造及び代替構造と共にその製造方法を説明してきたが、代替閾値装置はセル内の装置の閾値書換素子に電荷転送によってコード化された不揮発性装置であってもよいということは容易にわかるであろう。その点では、いわゆる不揮発性書換可能な閾値装置は選ばれた電荷の転送によって変更を受けるということもわかる。

ＦＩＧ、ｌ　Ｌ行販ｔｔｔＦＩＧ、　９国際調査報告ＺＮＴＥＲＮＡＴ！０ＮＡｒｌ、　ＡＰＰ！ＪＣＡＴｒＯＮ　Ｎｏ、　ＰＣＴ／ＵＳ　８６１００７７５　（ＳＡ　１３０００）

Claims

【特許請求の範囲】

１．ゲート電極（３５，５５）とチャンネル構造との間の誘電体構造（３６，３７Ｍ；５６，５７Ｍ）とゲート電極（３５，５５）とを含む電荷蓄積メモリー・ゲート（３５，３６，３７Ｍ；５５，５６，５７Ｍ）とチャンネル構造とを有する第１の書換可能な閾値メモリー装置（３１，５１）と、第１の比較的低いレベルと第２の比較的高いレベルに装置の閾値レベルを制御するに適した電荷蓄積能力を有するメモリー・ゲート構造（３５，３６，３７Ｍ；５５，５６，５７Ｍ）とから成るメモリー・セル（３０，５０）を含むメモリー装置であって、更にチャンネル構造（４１，６１）とゲート構造（４２，４３；５５，５８）とを有する第２の固定閾値装置（３２，５２）を含み、前記第２の装置（３２，５２）は前記第１の装置（３１，５１）と隣り合う関係に形成され、前記第１（３１，５１）及び第２（３２，５２）の装置は共通の作用要素を有するメモリー装置。
２．前記共通作用要素は共通のゲート電極（５５）である請求の範囲１項記載のメモリー装置。
３．前記共通作用要素は共通なチャンネル構造である請求の範囲１項記載のメモリー装置。
４．前記メモリー・セル（３０，５０）は前記第１の装置（３１，５１）と前記第２の装置（３２，５２）とが互いに縦集積構造に形成された請求の範囲１項，２項又は３項記載のメモリー装置。
５．前記メモリー・セル（３０，５０）は前記第１の装置（３１Ａ，５１Ａ）と前記第２の装置（３１Ｆ，５１Ｆ）とが集積回路の同一アクティブ領域（６５）に形成される水平集積構造を有することを特徴とする請求の範囲１項，２項又は３項記載のメモリー装置。
６．前記第１の書換可能な閾値メモリー装置（３１，５１）は不揮発性である請求の範囲１項記載のメモリー装置。
７．前記装置は読出専用メモリーの形に構成され、前記第１及び第２の装置（３１，５１，３２，５２）から選ばれた１つが作動可能な装置として構成され、前記第１及び第２の装置の他の１つは動作不能装置として構成された複数の前記メモリー・セル（３０，５０）を含み、前記第１の装置（３１，５１）には第１の読出専用メモリー・コードが記憶され、前記第２の装置（３２，５２）には第２の読出専用メモリー・コードが記憶されるようにしたことを特徴とする請求の範囲１項、２項、３項、４項、５項又は６項記載のメモリー装置。
８．前記第１及び第２の読出専用メモリー・コード間の選択は前記第１の書換可能な閾値装置（３１，５１）に行われるブロック消去及びブロック書込動作によって達成される請求の範囲７項記載のメモリー装置。