JPS62205665A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性半導体記憶装置に関し、特に浮遊ゲ
ートを有するＭＩＳトランジスタ（絶縁ゲート型電界効
果トランジスタ）からなり、トンネル絶縁膜を介して、
浮遊ゲートにファウラーノルドハイム　トンネリング（
Ｐｏｗｌｅｒ　　ＮｏｒｄｈｅｉｍＴｕｎｎｅｌ　ｉｎ
ｇ）による電子注入および電子注出をすることで、電気
的書き込み消去を行う、Ｅ”　ＰＲＯＭ（エレクトリ力
ルエレーサブルプログラマブルリードオンリーメモリ、
（Ｅｌｅｃｔｒｉｃａｌ　Ｅｒａｓ−ａｂｌｅ　Ｐｒｏ
ｇｒａｍａｂｌｅＲＯＭ）に関する。

〔概要〕　　　　゛ 本発明は、同−半導体基板−ヒに形成された、トンネル
絶縁膜を含む浮遊ゲートを有するメモリ用ＭＩＳトラン
ジスタと、このメモリ用ＭＩＳ）うンジスタを選択する
手段を有する選択用Ｍ　Ｉ　Ｓ　＋−ランジスタとを含
む不揮発性半導体記憶装置において、 上記メモリ用ＭＩＳトランジスタの浮遊ゲートを互いに
接続されたトンネル絶縁膜を含む第一浮遊ゲートと第二
浮遊ゲートとで構成し、上記第二浮遊ゲートを厚い絶縁
膜を介して上記選択用ＭＩＳトランジスタの選択ゲート
上まで延在させ１．この第二浮遊ゲート上に絶縁膜を介
し制御ゲートを設けることすることにより、 書き込み消去特性の高速、安定化とメモリセルサイズの
小形化を図ったものである。

〔従来の技術〕

第５図および第６図に、それぞれ従来のファウラーノル
ドハイム　トンネリングによる電子注入注出法を用いる
ｎチャンネルＥ”　ＦＲＯＭメモリトランジスタの平面
図およびそのＢＢ’断面図を示す。２１はｐ型のシリコ
ン半導体基板、２２は選択用Ｍｉｓトランジスタのドレ
イン、２３は選択用ＭＩＳトランジスタのソースならび
にメモリ用ＭｌＳトランジスタのドレインとなるソース
・ドレイン、２４はメモリ用ＭＩＳトランジスタのソー
ス、２５は選択用ＭＩＳトランジスタの第一ゲーｆｌＪ
化膜、２６はメモリ用ＭＴＳトランジスタのトンネル絶
縁膜としての薄い第二ゲート酸化膜、２７は選択ゲート
、２８は浮遊ゲート、３１は第三ゲート酸化膜、３２は
市１目卸ゲーとである。

ここで、メモリ用ＭＩＳトランジスタの各電極は第７図
に示すように容量結合して入る。Ｃ３は浮遊ゲート２８
−制御ゲート３２間の容量、Ｃ２は浮遊ゲート２８−ド
レイン２２間の約１００人程度の薄い第二ゲート酸化膜
２６の容量、ＣＦＤは浮遊ゲート２８−ソース・ドレイ
ン２３間の容Ｎｃｚ以外のオーバーラツプ容量、ＣＩは
浮遊ゲート２８−シリコン半真体基板２１間の容量、Ｃ
ＦＳは浮遊ゲート２８−ソース２４間のオーバラップ容
量を示す。

書き込み動作は、制御ゲート３２、ソース２４およびシ
リコン半導体基板２１を接地し、選択ゲート２７とドレ
イン２２に正の高電圧（例えば約２０Ｖ）を印加するこ
とにより、上記した容量結合から薄い第二ゲート酸化膜
２６に電界を集中させ、ファウラーノルドハイム　トン
ネリングにより電荷が浮遊ゲート２８からソース・ドレ
イン２３に注出されることによってなされる。電子の注
出は結果的に浮遊ゲート２８に正の電荷を蓄積させ、メ
モリ用ＭＩＳトランジスタのしきい値は低下し、いわゆ
るデプレッション動作する。

消去動作は、シリコン半導体基板２１を接地し、選択ゲ
ート２７に正の高電圧（例えば約２０■）を印加して、
ドレイン２２を接地するかあるいはソース２４を接地し
て、制御ゲート３２に正の高電圧（例えば約２０■）を
印加することにより、容量結合から薄い第二ゲート酸化
膜２６に電界を集中させる。この場合電界の向きは、書
き込み動作と逆方向で、電子はソース・ドレイン２３か
ら浮遊ゲート２８に注入される。その結果浮遊ゲート２
８は負の電荷が蓄積され、メモリ用ＭＩＳトランジスタ
のしきい値は高くなる。書き込み情報の読み出しは、選
択用ＭＩＳトランジスタを選択し制御ゲート電圧を適当
に設定し、メモリ用ＭＩＳトランジスタの［オン」か「
オフ」かを判断することでなされる。

〔発明が解決しようとする問題点〕

上記の従来の不揮発性半導体記憶装置においては、メモ
リ用ＭＩＳトランジスタの占き込み消去特性は、上記の
ように、薄い第二ゲート酸化膜２６に効率よく安定に電
界を集中することにより、電荷移動が早く安定した特性
が得られる。書き込み動作は浮遊ゲート２８中の電荷Ｑ
Ｆが負の状態から電子を注出しＱ、を正の状態にし、消
去動作は逆に正の状態から浮遊ゲート２８に電子を注入
してＱ。

を負の状態にする。書き込んだ状態と消去した状態との
遷移状態であるＱ、が零近傍で、薄い第二ゲート酸化膜
２６にかかる電界Ｅ８は、書き込み時には、 ｔ　２　　　　Ｃ３＋　Ｃ１＋　Ｃ＋＋　Ｃｖｏ”　Ｃ
Ｆｓで表わされる。ここでｔ２は薄い第二ゲート酸化膜
２６の厚さ、■ｏはソース・ドレイン２３に印加される
高電圧である。一方、消去時に薄い第二ゲート酸化膜２
６にかかる電界Ｅ、は、 −・　（２） で表わされる。ここでＶＣＧは制御ゲート３２に印加す
る正の高電圧である。

書き込み速度および消去速度を速めるには、電界Ｅ８お
よびＥ　ｅを大きくすることにより実現でき、書き込み
消去特性の安定性は、電界ＥいおよびＥＥのばらつきを
押さえることで実現できる。

（１１式および（２）式かられかるように容量Ｃ２およ
びＣＦｏは、電界Ｅ８およびＥ、を悪く　（小さく）す
る要素として寄与する。しかしながら、容量Ｃ２゛は書
き込み消去のファウラーノルドハイム　トンネル電流に
よるトンネル電流が流れる約１００〜１５０人の薄い第
二ゲート酸化膜２６の容量であるから無視できない十分
に大きい値である。また容Ｉ　Ｃｒ　ａは以下に述べる
ような目ずれマージンのため、ある程度大きくならざる
を得ない。絶縁分離用フィールド酸化膜と活性領域の境
界は、ホワイトリボン（ナイトライドリボン）やシリコ
ン面の突形状（ノツチ）等その部位に形成した薄い第二
ゲート酸化膜２６の特性を悪くする要素が多く、したが
って薄い第二ゲート酸化膜２６カ１色縁分離用フィール
ド酸化膜と活性領域との境界にかからないように、＋１
１’、ｌ’Ｌマージンをとる必要がある。また薄い第二
ゲート酸化膜部面積が変動しないように、薄い第二ゲー
ト酸化膜部とドレイン−チャンネル部境界および浮遊ゲ
ート端とには、各々目ずれマージンが必要である。この
ように容ｆｆ１ｃｚおよびＣＦＤはある程度大きな値と
なってしまうことは避けられない。

したがってその電界Ｅ。およびＥＦに与える悪影響を極
力小さくするために、容１１　ｃ　ｓを十分に大きく設
定することにより、容量Ｃ２およびＣＦＤの影響を補償
する。このため第５図および第６図に示す従来例におい
ては、容ｆｆｉ　Ｃ３を十分に大きくするために、浮遊
ゲート２８の絶縁分離用フィールド酸化膜上べの突き出
し長し。ｖ（５図参照）を大きく設定することにより、
浮遊ゲート２８と制御ゲート３２の対向面積を広くし、
十分に大きな容量の容量Ｃ１を得ていた。

しかしながら突き出し長し。Ｖを大きく設定するために
は、メモリセルサイズを大きくしなければならないので
、メモリ容量の大容量化およびメモリセルサイズ小形化
すなわちチップサイズ小形化によるコストダウン等にお
いて大きな障害となる問題点があった。

本発明の目的は、上記の問題点を解消することにより、
セルサイズすなわちチップサイズを大きくすることなく
、高速で安定な書き込み消去特性を有する不揮発性半導
体記憶装置を提供するごとにある。

Ｃ問題点を解決するための手段〕 本発明は、同一半導体基板の一主面に形成された、トン
ネル絶縁膜を含む浮遊ゲートを有するメモリ用ＭＩＳト
ランジスタと、このメモリ用ＭＩＳトランジスタを選択
する手段を有する選択用ＭＩＳトランジスタとを含む不
揮発性半導体記憶装置において、上記メモリ用ＭＴＳト
ランジスタの上記浮遊ゲートは、上記半導体基板上に上
記トンネル絶縁膜を介して設けられた第一浮遊ゲートと
、この第一浮遊ゲートの少なくとも一部分に接続され１
７い絶縁膜を介して上記選択用ＭＴＳトランジスタの選
択ゲート上に延在された第二浮遊ゲートとから構成され
、上記メモリ用ＭＩＳトランジスタは、上記第二浮遊ゲ
ート上に絶縁膜を介して設けられた制御ゲートを有する
ことを特徴とする。

〔作用〕

本発明は、メモリ用ＭＩＳトランジスタの浮遊ゲートが
互いに接続された、トンネル絶縁膜を含む第一浮遊ゲー
トと、第二浮遊ゲートとからなり、第二浮遊ゲートは、
厚い絶縁膜を介して選択用Ｍ１５トランジスタの１ｌｔ
Ｊｅゲート上へ延在し、第三ゲート絶縁膜を介して制御
ゲートと対向する構造を有している。

したがって、第二浮遊ゲートと制御ゲートとの対向面積
を十分に大きくすることができ、浮遊ゲート−制御ゲー
ト間の容量Ｃ１が大となる。しかも第二浮遊ゲートは厚
い絶縁膜を介して設けられているため、第二浮遊ゲート
と選択用Ｍ　Ｉ　Ｓ　トランジスタの選択ゲートとの間
の客用は無視できる。

さらに、従来のように容量Ｃ３を大きくするために、浮
遊ゲートを突き出して大きくすることはなく、第二浮遊
ゲートを選択ゲート上まで延在することで達成できる。

かくして、書き込み消去特性の高速・安定化とメモリセ
ルサイズの小形化が可能となる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図および第２図はそれぞれ本発明の一実施例の平面
図およびそのＡＡ’断面図である。１はｐ型のシリコン
半導体基板、５は厚さ約５００人の第一ゲート酸化膜、
６はトンネル絶縁膜としての厚さ約１００人の薄い第二
ゲート酸化膜、７は選択ゲート、８は多結晶シリコン層
からなる第一浮遊ゲートで、第一ゲート酸化膜５、第二
ゲート酸化膜６と接している。１０は多結晶シリコン層
からなる第二浮遊ゲートで、厚い酸化膜９を介して第一
（゛ン遊ゲート８ならびに選択ゲート７上にあり、第一
浮遊ゲート８とは、接続孔１３で接続される。１２は制
御ゲートで厚さ約５００人の第三ゲート酸化膜１１を介
して第二浮遊ゲート］０と対向している。

本発明の特徴は、第１図および第２図において、）〃い
酸化膜９、第二浮遊ゲート１０および第三ゲート酸化膜
１１および制御ゲー目２を図示のように設け、浮遊ゲー
Ｉ・−制御ゲート間容量Ｃ３が第二浮遊ゲート１０と制
御ゲート１２間で作られているため、従来メモリセル面
積中の選択用ＭｉＳトランジスタが占めていて使用でき
なかった面積も浮遊ゲート−制御ゲート対向面積にあて
ることができるようにしたことにある。

本実施例において第二浮遊ゲー目０と選択ゲート７間の
容量は、酸化膜９の膜厚が厚いためほとんど無視できる
。したがって浮遊ゲート−制御１１ゲート間の容量Ｃ１
を安定かつ十分に大きくすることができ、より高速かつ
安定な書き込み消去特性が得られる。さらに従来容量Ｃ
１を確保するために大きくとらざるを得なかった第５図
に示す突き出し長し。Ｖを、従来の容１ｃｘを減少させ
ることなく、十分に小さくすることができ、すなわち、
特性をそこなうことなくメモリセルサイズの小形化がで
き大容量化、チップサイズの小形化等によるコストダウ
ンが実現できる。

次に、本実施例の製造方法の一例を、第３図（ａｌ〜（
ｄｌにしたがって説明する。始めに、第３図（ａｌに示
すように、ｐ型のシリコン半導体５板１（７）　−主面
にｎ型の選択用ＭＩＳトランジスタのドレイン２、選択
用ＭＩＳトランジスタのソースならびにメモリ用ＭｒＳ
トランジスタのドレインとなるソース・トレイン３およ
びメモリ用ＭＩＳトランジスタのソース４を形成し、熱
酸化法により厚さ約５００人の第一ゲート酸化膜５を形
成し、ＰＲ（ホトリソグラフィ）工程によりトンネル用
窓を開孔し、熱酸化法により厚さ約１００人のトンネル
絶縁膜としての薄い第二ゲート酸化膜６を形成し、続い
て厚さ約２０００人のｎ型にドープした多結晶シリコン
層を成長させＰＲ工程によりエツチングし、第一浮遊ゲ
ート８と選択ゲート７とを形成する。

次に、第３図ｆｂ）に示すように、厚さ約５０００人の
Ｐｌい酸化膜９を成長さゼる。

次に、第３図（Ｃ１に示すように、ＰＲ工程により、第
一浮遊ゲート８への接続孔１３を開孔した後、厚さ約２
０００人のｎ型にドープした多結晶シリコン層からなる
第二浮遊ゲー目０を形成する。第二浮遊ゲート１０は、
接続孔１３で第一浮遊デー１−８と接続され、厚い酸化
膜９を介して第一浮遊ゲート８上から選択ゲート７上へ
延在している。このとき、浮遊ゲート−選択ゲート間の
容量は、酸化膜９が約５０００人と厚いためほとんど無
視できる。

次に第３図（ｄｌに示すように、第二浮遊ゲート１０の
多結晶シリコン層を熱酸化することにより、第三ゲート
酸化膜１１を形成する。これは酸化膜と窒化膜の複合膜
であってもよい。次に厚さ約２０００へのｎ型にドープ
した多結晶シリコン層からなる制御ゲート１２を、第三
ゲート酸化膜１■を介して第二浮遊ゲートＩＯと対向す
るように形成する。

以上説明したプロセスフローにより第１図および第２図
に示した本発明の一実施例の構造が安定に得られる。

次に、本実施例の製造方法の他の例を第４図（ａ）〜（
ｅｌに従って説明する。始めに、第４図（ａ）に示すよ
うに、ｐ型のシリコン半導体基板１の一主面にｎ型の選
択用ＭＩＳトランジスタのドレイン２、ソース・ドレイ
ン３、およびメモリ用ＭＩＳトランジスタのソース４を
形成し、熱酸化法により厚さ約５００人の第一ゲート酸
化膜５を形成し、ＰＲ工程によりトンネル用窓を開孔し
、熱酸化法により厚さ約１００人のトンネル絶縁膜とし
ての薄い第二ゲート酸化膜６を形成し、続いて厚さ約２
０００人のｎ型にドープした多結晶シリコン層を成長さ
せ、続いて厚さ約５０００人の窒化膜９ａを成長させ、
ＰＲ工程により窒化膜９ａおよび多結晶シリコン層をエ
ツチングして、第一浮遊ゲート８と、選択ゲート７とを
形成する。

次に第４図（ｂ）に示すように、厚さ約５０００人の窒
化膜１４を成長させる。

次に第４図（Ｃ）に示すように、異方性エツチングによ
り窒化膜１４をエツチングし、第一浮遊ゲート８と選択
ゲート７との側壁および上部に窒化膜９ａおよび１４を
残す。

次に第４図（ｄｌに示すように、ＰＲ工程により第一浮
遊ゲート８への接続孔１３を開孔した後、厚さ約２００
０人のｎ型にドープした多結晶シリコン層からなる第二
浮遊ゲート１０を形成する。第二浮遊ゲート１０は、接
続孔１３で第一浮遊ゲート８と、接続され、厚い窒化膜
９ａおよび１４を介して第一浮遊ゲート８上から選択ゲ
ート７上へ延在している。このとき浮遊ゲート−選択ゲ
ート間の容量は、窒化膜９ａおよび１４が約５０００人
と厚いためほとんど無視できる。次に第３図（ｅ）に示
すように、第二浮遊ゲート１０の多結晶シリコン層を熱
酸化することにより第三ゲート酸化膜１１を形成する。

次に厚さ約２００００人のｎ型にドープした多結晶シリ
コン層からなる制御ゲート１２を第三ゲート酸化膜１１
を介して第二浮遊ゲー目Ｏと対向するように形成する。

以上説明したプロセスフローでも第１図および第２図に
示す本実施例の構造を安定に得ることができる。

〔発明の効果］ 以上説明したように本発明は、浮遊ゲートを互いに接続
した第一浮遊ゲートと第二浮遊ゲートとで構成し、第二
浮遊ゲートを厚い絶縁膜を介して選択ゲート上に延在さ
せ、この第二浮遊ゲートに対向して制御ゲートを設ける
ことにより、メモリセル面積を最大限に活用して、浮遊
ゲート−制御ゲート対向面積を大きくし、浮遊ゲート−
制御ゲート間の容量Ｃ３を得ることができる。その結果
、より高速安定な書き込み消去特性が得られ、さらニ浮
遊ゲートのフィールド酸化膜上への突き出しを小さくす
ることができるため、メモリセルサイズを小さくでき、
大容量化、チップサイズの小形化によるコストダウン等
が実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す平面図。 第２図はそのＡＡ’断面図。 第３図（ａ）〜（ｄｌは本実施例の製造方法の一例を示
す工程断面図。 第４図（ａ）〜ｔｅｌは本実施例の製造方法の他の例を
示す工程断面図。 第５図は従来例を示す平面図。 第６図はそのＦ３Ｂ’断面図。 第７図はメモリ用ＭＩＳトランジスタの各電極間の容量
結合を示す等価回路図。 ■、２１・・・シリコン半導体基板、２．２２・・・ド
レイン、３．２３・・・ソース・ドレイン、４．２４・
・・ソース、５．２５・・・第一ゲート酸化膜、６．２
６・・・第二ゲート酸化膜、７．２７・・・選択ゲート
、８．２８・・・第一浮遊ゲート、９・・・酸化膜、９
ａ・・・窒化膜、１０・・・第二浮遊ゲート、１１．３
１・・・第三ゲート酸化膜、１２．３２・・・制御ゲー
ト、Ｉ３・・・接続孔、１４・・・窒化膜。

Claims (1)

【特許請求の範囲】
1. （１）同一半導体基板の一主面に形成された、トンネル
   絶縁膜を含む浮遊ゲートを有するメモリ用ＭＩＳトラン
   ジスタと、このメモリ用ＭＩＳトランジスタを選択する
   手段を有する選択用ＭＩＳトランジスタとを含む不揮発
   性半導体記憶装置において、 上記メモリ用ＭＩＳトランジスタの上記浮遊ゲートは、
   上記半導体基板上に上記トンネル絶縁膜を介して設けら
   れた第一浮遊ゲートと、この第一浮遊ゲートの少なくと
   も一部分に接続され厚い絶縁膜を介して上記選択用ＭＩ
   Ｓトランジスタの選択ゲート上に延在された第二浮遊ゲ
   ートとから構成され、 上記メモリ用ＭＩＳトランジスタは、上記第二浮遊ゲー
   ト上に絶縁膜を介して設けられた制御ゲトートを有する ことを特徴とする不揮発性半導体記憶装置。