JP2914252B2

JP2914252B2 - 不揮発性半導体メモリ装置の製造方法

Info

Publication number: JP2914252B2
Application number: JP7292087A
Authority: JP
Inventors: 秀一榎本
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-10-14
Filing date: 1995-10-14
Publication date: 1999-06-28
Anticipated expiration: 2015-10-14
Also published as: JPH09116031A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフローティングゲー
ト及びコントロールゲートを有してデータを電気的に書
き込み、消去可能な不揮発性半導体メモリ装置の製造方
法に関する。

【０００２】

【従来の技術】コントロールゲートに印加する電圧を制
御してフローティングゲートに電荷を注入することでト
ランジスタの導電状態を変化させ、その状態により
“０”または“１”のデータを記憶させる不揮発性半導
体メモリ装置の一例として、米国特許第３，９８４，８
２２号に記載のものがあり、その概略構成を図７に示
す。図７（ａ）はマスクパターンの平面レイアウト図、
図７（ｂ）は断面構造図である。シリコン基板１０１上
にトンネルゲート酸化膜１０２を介して隣接するメモリ
セルのフローティングゲート１０３Ａ，１０３Ｂが２つ
のフィールド２０１間にわたって形成されている。シリ
コン基板１０１の主面にはｎ型低濃度拡散層のドレイン
１０４Ｄ、ソース１０４Ｓが形成され、さらにｎ型高濃
度拡散層のドレイン１０８Ｄ、ソース１０８Ｓが形成さ
れる。また、フローティングゲート１０３Ａ，１０３Ｂ
上には薄い絶縁膜１０５を介してコントロールゲート１
１７Ａ，１１７Ｂが設けられ、その表面にはＢＰＳＧ膜
１０９が層間膜として形成され、この層間膜１０９の前
記ドレイン１０８Ｄ上にコンタクト１１０が開口され、
このコンタクト１１０を介してビット線１１１が接続さ
れている。なお、ソース１０８Ｓは図示しないソース線
に接続される。

【０００３】このような半導体メモリでは、その製造工
程においては、シリコン基板１０１上にマスク１１２’
を用いて素子分離領域を形成し、かつ素子領域の表面に
トンネルゲート酸化膜１０２と、マスク１０３Ａ’，１
０３Ｂ’を用いてフローティングゲート１０３Ａ，１０
３Ｂを形成した後、絶縁膜１０５を形成し、その上にコ
ントロールゲート１１７Ａ，１１７Ｂを構成するポリシ
リコンを形成する。そして、このポリシリコンを図７
（ａ）に示したようなパターン形状のマスク１１７
Ａ’，１１７Ｂ’を利用したフォトリソグラフィ技術に
より選択エッチングしてコントロールゲート１１７Ａ，
１１７Ｂを形成する工程がとられている。また、マスク
１１０’と１１１’を用いてコンタクト１１０とビット
線１１１を形成する。

【０００４】しかしながら、この製造方法では、コント
ロールゲート１１７Ａ，１１７Ｂを形成する際のマスク
１１７Ａ’，１１７Ｂ’をフローティングゲート１０３
Ａ，１０３Ｂに対して位置合わせするときに、ミスアラ
イメントを考慮したマージンが、図７（ａ）のＡ−Ｂ方
向に必要とされる。例えば、Ａ−Ｂ方向のミスアライメ
ント精度が±０．２μｍならば、マスクはフローティン
グゲート１０３Ａ，１０３Ｂの両側縁位置に対してそれ
ぞれ０．２μｍだけ予め含めておく必要がある。このた
め、このマージン設定により、コンタクト１１０の開口
寸法を予め小さく設計しておくことによる接触抵抗の増
大が生じたり、或いは開口寸法を確保するために両フロ
ーティングゲート１０３Ａ，１０３Ｂの間隔を大きくす
ることによるセルサイズの増大が生じるという問題が生
じることになる。

【０００５】このため、従来では図８に示す構造が提案
されている。図８（ａ）はマクスパターンの平面レイア
ウト図、図８（ｂ）は断面構造図である。この半導体メ
モリでは、コントロールゲート１２７Ａ，１２７Ｂのマ
スク１２７Ａ’，１２７Ｂ’はそのパターンの一部を切
込み、コントロールゲート１２７Ａ，１２７Ｂの一側縁
がフローティングゲート１０３Ａ，１０３Ｂの上面部で
終端されるようにし、かつこの切込みにより確保された
スペース内において開口寸法を大きくしたコンタクト１
１０を配設している。この半導体メモリでは、両フロー
ティングゲート１０３Ａ，１０３Ｂの間隔を大きくしな
くともコンタクト１１０がコントロールゲート１２７
Ａ，１２７Ｂに干渉されることなく、その開口寸法が大
きくできるため、接触抵抗を低減し、かつセルサイズを
小さくする上では有利である。

【０００６】

【発明が解決しようとする課題】しかしながら、この図
８の構造では、同図に例示するように、例えばコントロ
ールゲートのマスク１２７Ａ’，１２７Ｂ’がＢ方向に
ミスアライメントされた場合には、各フローティングゲ
ート１０３Ａ，１０３Ｂの上面部におけるそれぞれのコ
ントロールゲート１２７Ａ，１２７Ｂの終端位置がミス
アライメント側に偏位されことになり、各コントロール
ゲート１２７Ａ，１２７Ｂの上面部の面積が相違され、
結果としてフローティングゲート１０３Ａ，１０３Ｂと
コントロールゲート１２７Ａ，１２７Ｂの間の容量値が
相違されることになる。

【０００７】一般に、この主の半導体メモリでは、例え
ばその書き込み時には、コントロールゲート電位により
誘起されるフローティングゲート電位によりソース・ド
レイン間にチャネルが形成され、ソース・ドレイン間に
流れる電子のうちホットエレクトロンがフローティング
ゲートに注入される動作が行われる。このとき、注入量
はフローティングゲート電位値に大きく左右されるた
め、メモリセルの書き込みレベル（フロティングゲート
中の電子量）を揃えるためには、フローティングゲート
電位を揃える必要がある。そして、このフローティング
ゲート電位は、コントロールゲート電位と、両ゲート間
の容量結合により大きく支配されるため、前記したよう
に各メモリセルでのゲート間容量値が異なっていると、
両メモリセル間において書き込みレベルが相違され、そ
の後の読み出し速度のばらつきや、消去時の速度のばら
つきが生じる原因となり、半導体メモリ全体の特性ばら
つきが生じることになる。

【０００８】本発明の目的は、コンタクトでの接触抵抗
の低減とメモリセルサイズの縮小を可能とする一方で、
個々のメモリセルの特性ばらつきを改善した不揮発性半
導体メモリ装置の製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明の不揮発性半導体
メモリ装置の製造方法は、半導体基板の表面にトンネル
絶縁膜を形成する工程と、このトンネル絶縁膜上にフロ
ーティングゲートを形成する工程と、フローティングゲ
ートを覆うように薄い絶縁膜とコントロールゲート材料
膜を形成する工程と、フローティングゲートよりもゲー
ト長方向に長い寸法でマスクを形成し、このマスクを利
用してコントロールゲート材料膜と薄い絶縁膜とを異方
性エッチングする工程と、前記マスクを利用してコント
ロールゲート材料膜を等方性エッチングしてコントロー
ルゲート材料膜の半導体基板上の前記薄い絶縁膜上に延
在した部分をエッチング除去してコントールゲートを形
成する工程とを含んでいる。

【００１０】また、本発明では、前記工程によって形成
されたコントロールゲートの表面に導電膜を被着する工
程と、この導電膜を異方性エッチングしてフローティン
グゲートの側面部においてコントロールゲートと一体化
されるサイドコントロールゲートを形成する工程とを含
むことが好ましい。

【００１１】

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態を示
す図であり、図１（ａ）はマスクパターンの平面レイア
ウト図、図１（ｂ）は断面構造図である。シリコン基板
１０１上に膜厚１００Åのトンネルゲート酸化膜１０２
が形成され、この上に膜厚１５００Åのポリシリコン膜
からなるフローティングゲート１０３Ａ，１０３Ｂが形
成されている。また、これらフローティングゲート１０
３Ａ，１０３Ｂを挟んだシリコン基板１０１の主面に
は、ｎ型低濃度拡散層のドレイン１０４Ｄとソース１０
４Ｓが形成され、さらにこれらの内部にｎ型高濃度拡散
層のドレイン１０８Ｄとソース１０８Ｓが形成されてい
る。

【００１２】一方、前記フローティングゲート１０３
Ａ，１０３Ｂの表面を覆うように膜厚２００Åの薄い酸
化膜１０５が形成され、この上に膜厚１０００Åのポリ
シリコン膜からなるコントロールゲート１０７Ａ，１０
７Ｂが形成される。このコントロールゲート１０７Ａ，
１０７Ｂは、前記フローティングゲート１０３Ａ，１０
３Ｂの上面の全領域と、一方の側面の略全領域と、他方
の側面の一部の領域とにわたってフローティングゲート
１０３Ａ，１０３Ｂを覆うように形成されている。そし
て、全面に膜厚５０００ÅのＢＰＳＧ膜からなる層間膜
１０９が設けられ、かつ前記ドレイン１０８Ｄに対応す
る層間膜１０９にはコンタクト１１０が開口され、この
コンタクト１１０を介してビット線１１１がドレイン１
０８Ｄに接続されている。

【００１３】したがって、このように構成された半導体
メモリは、コントロールゲート１０７Ａ，１０７Ｂの構
成において、その側縁部がフローティングゲート１０３
Ａ，１０３Ｂの側方においてシリコン基板１０１に対向
する領域が存在していない点で図７の構造のものと相違
しており、またコントロールゲート１０７Ａ，１０７Ｂ
の側縁部がフローティングゲート１０３Ａ，１０３Ｂの
上面において終端されていない点で図８の構造のものと
相違している。

【００１４】図２ないし図４は図１の半導体メモリを製
造する方法を工程順に示す図であり、図２及び図３の各
（ａ）はマスクの平面レイアウト図、図２及び図３の各
（ｂ）と図４はその断面構造図である。先ず、図１及び
図２のように、フィールドパターン１１２’を用いたＬ
ＯＣＯＳ法によりシリコン基板１０１に素子分離領域
（図示せず）を形成した後、シリコン基板１０１の表面
を熱処理してトンネルゲート酸化膜１０２を形成する。
次いで、不純物が含まれた膜厚１５００Åのポリシリコ
ン膜を全面に成長した後、フローティングゲートパター
ン１０３Ａ’，１０３Ｂ’を用いたフォトリソグラフィ
技術によりポリシリコン膜とトンネルゲート酸化膜１０
２を順次エッチングし、フローティングゲート１０３
Ａ，１０３Ｂを形成する。その後、シリコン基板１０１
にリンを熱拡散、或いはイオン注入により導入し、低濃
度拡散層のドレイン１０４Ｄとソース１０４Ｓを形成す
る。

【００１５】次いで、図３のように、全面にＣＶＤ法に
より酸化膜或いは酸化膜と窒化膜の積層膜を膜厚２００
Åに形成し、さらにその上に不純物が含まれたポリシリ
コン膜１０７を１０００Åの膜厚に成長する。そして、
コントロールゲートパターン１０７Ａ’，１０７Ｂ’に
よりレジストマスク１０６Ａ，１０６Ｂを形成する。こ
のレジストマスク１０６Ａ，１０６Ｂはフローティング
ゲート１０３Ａ，１０３Ｂの長さ寸法（同図の左右方向
の長さ）よりも大きくされており、かつここではレジス
トマスク１０６Ａ，１０６Ｂが一体的にフローティング
ゲート１０３Ａ，１０３Ｂに対しＢ方向にミスアライメ
ントされた状態を示している。このミスアライメントは
フォトリソグラフィ装置の能力に支配され、その量は現
在では０．１〜０．２μｍ程度である。続いて、前記レ
ジストマスク１０６Ａ，１０６Ｂを用いて前記ポリシリ
コン膜１０７を異方性エッチングし、予備コントロール
ゲート１０７ＡＡ，１０７ＢＢを形成する。

【００１６】続いて、図４に示すように、前記レジスト
マスク１０６Ａ，１０６Ｂを再度利用して予備コントロ
ールゲート１０７ＡＡ，１０７ＢＢを等方性エッチング
する。これにより、予備コントロールゲート１０７Ａ
Ａ，１０７ＢＢはレジストマクス１０６Ａ，１０６Ｂの
裾部分で露呈されている部分からエッチングが進行さ
れ、いわゆるサイドエッチングが行われる。そして、予
備コントロールゲート１０７ＡＡ，１０７ＢＢのシリコ
ン基板１０１に対向する領域の部分がなくなるまで、す
なわちこの例ではレジストマスク１０６Ａ，１０６Ｂが
ミスアライメントされた方向側のシリコン基板１０１に
対向する部分の長さが長い側の部分が完全にエッチング
されるまで、エッチングを実行する。したがって、長さ
が短い反対側の予備コントロールゲートでは、フローテ
ィングゲート１０３Ａ，１０３Ｂの側面に対向する部分
までがエッチングされることになる。

【００１７】しかる後、図１に示したように、シリコン
基板１０１の表面にコントロールゲート１０３Ａ，１０
３Ｂをマスクとしてヒ素をイオン注入し、高濃度拡散層
のドレイン１０８Ｄとソース１０８Ｓを形成する。ま
た、全面に膜厚５０００ÅのＢＰＳＧ膜を成長して層間
膜１０９を形成し、さらに層間膜１０９には前記ドレイ
ン１０８Ｄ上にコンタクトパターン１１０’（図１参
照）を用いてコンタクト１１０を開口する。そして、全
面にアルミニウム膜をスパッタ形成し、ビット線パター
ン１１１’によりアルミニウム膜をエッチングしてビッ
ト線１１１を形成する。

【００１８】このように形成された図１の半導体メモリ
では、その製造時のコントロールゲート１０７Ａ，１０
７Ｂのマスク１０７Ａ’，１０７Ｂ’のマージンについ
てみると、コントロールゲート１０７Ａ，１０７Ｂはフ
ローティングゲート１０３Ａ，１０３Ｂの両側にコント
ロールゲートの膜厚分だけ確保されていればよいため、
そのマージンはコントロールゲート１０７Ａ，１０７Ｂ
の膜厚に等しくなる。すなわち、コントロールゲート１
０７Ａ，１０７Ｂの膜厚を０．１μｍとすれば、片側マ
ージンは０．１μｍでよく、オーバマージンは不要とな
る。これにより、隣接するフローティングゲート１０３
Ａ，１０３Ｂ及びコントロールゲート１０７Ａ，１０７
Ｂの間隔、即ち隣接するメモリせるトランジスタの間隔
を縮小することができ、メモリセルの微細化により高集
積化が可能となる。

【００１９】また、一方で、コントロールゲート１０７
Ａ，１０７Ｂはシリコン基板１０１に対向している部分
がサイドエッチングにより除去されるため、隣接するメ
モリセルトランジスタの各フローティングゲート及びコ
ントロールゲートの間にはコントロールゲートの基板対
向領域が存在しておらず、両者の間隔が小さい場合でも
コンタクト１１０の開口寸法を大きく設計でき、ドレイ
ン１０８Ｄとの接触抵抗を低減することができる。

【００２０】さらに、コントロールゲートのマスク１０
７Ａ’，１０７Ｂ’がミスアライメントされた場合で
も、各メモリセルのフローティングゲート１０３Ａ，１
０３Ｂに対する各コントロールゲート１０７Ａ，１０７
Ｂの偏位量は等しく、しかもコントロールゲート１０７
Ａ，１０７Ｂはシリコン基板１０１に対向する部分が全
てエッチング除去されるため、フローティングゲート１
０３Ａ，１０３Ｂの一方の側面においてコントロールゲ
ート１０７Ａ，１０７Ｂがエッチングされた場合でも、
各メモリセルにおけるコントロールゲートとフローティ
ングゲートの対向面積は全て等しくなり、容量値も等し
くなる。これにより、各メモリセルにおけるデータの書
き込みレベルが相違され、その後における読み出し速度
のばらつきや、消去時の速度のばらつきが解消でき、半
導体メモリ全体の特性ばらつきが改善されることにな
る。

【００２１】なお、コントロールゲートを形成するレジ
スト合わせ精度を±０．２μｍとした場合、コントロー
ルゲートのサイドエッチングは、最大レジスト合わせ精
度分、すなわち０．２μｍ＋｜−０．２μｍ｜＝０．４
μｍの範囲内で行なえばよい。また、ミスアライメント
が生じない場合には、図３のレジストマスクはフローテ
ィングゲートに対して対称となるため、コントロールゲ
ートはフローティングゲートの両側で均一長さとなり、
それぞれにおいてフローティングゲートの側面の全部或
いは下側の一部を残した状態で均等に形成されることに
なる。

【００２２】図５は本発明の第２の実施形態の断面構造
図であり、図１と等価な部分には同一符号を付してあ
る。この実施形態では、図１の構造のフローティングゲ
ートの両側面位置において、それぞれコントロールゲー
トの両側面と一体的にサイドコントロールゲート１１３
Ａ，１１３Ｂが形成されている。このサイドコントロー
ルゲート１１３Ａ，１１３Ｂはそれぞれフローティング
ゲート１０３Ａ，１０３Ｂの膜厚寸法に等しく形成され
ており、したがって、このサイドコントロールゲート１
１３Ａ，１１３Ｂとコントロールゲート１０７Ａ，１０
７Ｂとで構成されるゲートは、フローティングゲート１
０３Ａ，１０３Ｂの上面と両側面の全ての領域に延在さ
れることになる。したがって、全てのメモリセルのフロ
ーティングゲート１０３Ａ，１０３Ｂにおいてフローテ
ィングゲート１０３Ａ，１０３Ｂの表面の全てを利用し
た容量値を得ることが可能となる。

【００２３】図６は図５の半導体メモリを製造する工程
を示す図である。図２ないし図４の工程でコントロール
ゲート１０７Ａ，１０７Ｂを形成した後、図６（ａ）の
ように、レジストマスク１０６Ａ，１０６Ｂを剥離した
上で、シリコン基板１０１にヒ素をイオン注入して高濃
度拡散層のドレイン１０８Ｄとソース１０８Ｓを形成す
る。そして、全面に不純物が含まれたポリシリコン膜１
１３を膜厚５００Åに成長する。これにより、コントロ
ールゲート１０７Ａ，１０７Ｂにより覆われていないフ
ローティングゲート１０３Ａ，１０３Ｂの側面にもポリ
シリコン膜１１３が成長され、かつコントロールゲート
１０７Ａ，１０７Ｂと一体化される。

【００２４】その後、図６（ｂ）のように、ポリシリコ
ン膜１１３をその膜厚である５００Åだけ異方性エッチ
ングすることにより、フローティングゲート１０３Ａ，
１０３Ｂの上面部とシリコン基板１０１の表面部の各領
域のポリシリコン膜１１３がエッチング除去され、フロ
ーティングゲート１０３Ａ，１０３Ｂの両側面部にのみ
ポリシリコン膜１１３が残され、サイドコントロールゲ
ート１１３Ａ，１１３Ｂが形成される。その後は、図１
の半導体メモリと同様に層間膜１０９、コンタクト１１
０、ビット線１１１を形成することで図５の構成が製造
される。

【００２５】

【発明の効果】以上説明したように本発明は、半導体基
板の表面にトンネル絶縁膜を形成し、かつその上にフロ
ーティングゲートを形成した後、フローティングゲート
を覆うように薄い絶縁膜とコントロールゲート材料膜を
形成し、フローティングゲートよりもゲート長方向に長
い寸法でマスクを形成し、このマスクを利用してコント
ロールゲート材料膜と薄い絶縁膜とを異方性エッチング
し、さらに、前記マスクを利用してコントロールゲート
材料膜を等方性エッチングしてコントロールゲート材料
膜の半導体基板上の前記薄い絶縁膜上に延在した部分を
エッチング除去してコントールゲートを形成する工程と
を含んでいるので、コントロールゲートがフローティン
グゲートの上面部と、側面部の少なくとも一部の領域と
にわたる領域にのみ形成され、特に半導体基板に対向す
る領域には存在していない不揮発性半導体メモリを容易
に製造することができる。したがって、コントロールゲ
ートを製造する際のマスクのマージンを少なくし、隣接
するメモリセルの間隔を低減してもコンタクトの開口寸
法を大きくして接触抵抗を低減し、かつメモリセルサイ
ズを微細化して高集積化が実現できる。また、ミスアラ
イメントが生じた場合でも、各メモリセルにおけるフロ
ーティングゲートとコントロールゲートの容量値を等し
くし、データの書き込み、読み出しの動作速度を均一化
し、特性のばらつきを防止することができる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体メモリ装置の第１の実
施形態のマスクレイアウト図と断面構造図である。

【図２】図１の半導体メモリ装置の製造方法の工程１を
示すマスクレイアウト図と断面構造図である。

【図３】図１の半導体メモリ装置の製造方法の工程２を
示すマスクレイアウト図と断面構造図である。

【図４】図１の半導体メモリ装置の製造方法の工程３を
示す断面構造図である。

【図５】本発明の第２の実施形態の断面構造図である。

【図６】図５の半導体メモリ装置の製造方法を示す断面
構造図である。

【図７】従来の不揮発性半導体メモリ装置の一例のマス
クレイアウト図と断面構造図である。

【図８】従来の不揮発性半導体メモリ装置の他の例のマ
スクレイアウト図と断面構造図である。

【符号の説明】

１０１シリコン基板１０２トンネルゲート酸化膜１０３Ａ，１０３Ｂフローティングゲート１０４Ｄ，１０４Ｓ低濃度ソース・ドレイン領域１０５薄い絶縁膜１０７Ａ，１０７Ｂコントロールゲート１０８Ｄ，１０８Ｓ高濃度ソース・ドレイン領域１０９層間膜１１０コンタクト１１１ビット線１１３サイドコントロールゲート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板の表面にトンネル絶縁膜を形
成する工程と、このトンネル絶縁膜上にフローティング
ゲートを形成する工程と、前記フローティングゲートを
覆うように薄い絶縁膜とコントロールゲート材料膜を形
成する工程と、前記フローティングゲートよりもゲート
長方向に長い寸法でマスクを形成し、このマスクを利用
して前記コントロールゲート材料膜と薄い絶縁膜とを異
方性エッチングする工程と、前記マスクを利用して前記
コントロールゲート材料膜を等方性エッチングしてコン
トロールゲート材料膜の半導体基板上の前記薄い絶縁膜
上に延在した部分をエッチング除去してコントロールゲ
ートを形成する工程とを含むことを特徴とする不揮発性
半導体メモリ装置の製造方法。
【請求項２】形成された前記コントロールゲートの表
面に導電膜を被着する工程と、この導電膜を異方性エッ
チングしてフローティングゲートの側面部において前記
コントロールゲートと一体化されるサイドコントロール
ゲートを形成する工程とを含む請求項６の不揮発性半導
体メモリ装置の製造方法。