JPS6158272A - 不揮発性半導体メモリの製造方法 - Google Patents
不揮発性半導体メモリの製造方法Info
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- JPS6158272A JPS6158272A JP17840584A JP17840584A JPS6158272A JP S6158272 A JPS6158272 A JP S6158272A JP 17840584 A JP17840584 A JP 17840584A JP 17840584 A JP17840584 A JP 17840584A JP S6158272 A JPS6158272 A JP S6158272A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は不揮発性半導体メ七りの製造方法に関する。
第６図（ａ）は、２つの制御ゲートを持ってＥ”Ｐ（イ
）Ｍ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒａｍｍａｂｌｅ ＲＩＯＭ）の平面図、（ｂ
ｌにその模式的断面図を示す。フローティングゲート（
ＦＧ）と２つの制御ゲート（ＣＧ、 。
）Ｍ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒａｍｍａｂｌｅ ＲＩＯＭ）の平面図、（ｂ
ｌにその模式的断面図を示す。フローティングゲート（
ＦＧ）と２つの制御ゲート（ＣＧ、 。
ＣＧ、）及びソース（Ｓ）と同電位の書き換えゲー）
（ＥＧ）、ドレイン（Ｄ）から成る。セルに情報“１＃
ヲ書込むニハＣＧｔ 、 ＣＧｘ ヲｆ’Ｊえば２０Ｖ
、各−ｌ＝＃共通を位（７） Ｅ ０％ ＯＶ トｌ、
、１００〜２００Ａ（７）薄い酸化膜（６１ヲ通して電
子をＦＧに注入する。読出しは、ＣＧ、をＯＶ、オフセ
ット部６２のＣＧ、に５ｖの選択電位をかけてＳ、Ｄ間
の導通／非導通を観る。Ｆ’Ｇに電子が注入されている
としきい値ｖＴＨが高くなり非導通即ち１″、又消去動
作により（ＣＧ＞ 、ＣＧ！＝ｏｖ、ＥＧ＝２０Ｖ ）
電子が放出されると導通即ち０＃となる。
（ＥＧ）、ドレイン（Ｄ）から成る。セルに情報“１＃
ヲ書込むニハＣＧｔ 、 ＣＧｘ ヲｆ’Ｊえば２０Ｖ
、各−ｌ＝＃共通を位（７） Ｅ ０％ ＯＶ トｌ、
、１００〜２００Ａ（７）薄い酸化膜（６１ヲ通して電
子をＦＧに注入する。読出しは、ＣＧ、をＯＶ、オフセ
ット部６２のＣＧ、に５ｖの選択電位をかけてＳ、Ｄ間
の導通／非導通を観る。Ｆ’Ｇに電子が注入されている
としきい値ｖＴＨが高くなり非導通即ち１″、又消去動
作により（ＣＧ＞ 、ＣＧ！＝ｏｖ、ＥＧ＝２０Ｖ ）
電子が放出されると導通即ち０＃となる。
このメモリセルの書込み、消去特性を支配するものはＣ
Ｇ、−ＦＧ間及びＣＧ、−ＦＧ間の容量であり、通常こ
れらの値はＦＧ−ＥＧ間の容量に比べ十分に大きくとる
。容量はＣｏｃ ８／ｌａｘ （ｔｏｘ ：電極間の絶
縁膜厚、Ｓ；電極の対向面積）と表わされるが、ＥＧ−
ＦＧ間ではｔｏｘ ： １００ Ａであり、一方ＣＧ、
、 ｃｏｔ −Ｆ ０間ではデータ保持特性からこの
多結晶シリコンからなるＦＧの酸化膜厚ｔｏｘは＝ｓｏ
ｏ＾と余り薄くできずＣＧ、及びＣＧ２とＦ’Ｇとの対
向面積は十分大きくとる必要があった。その結果、第６
図の従来セルではセルが不蟲ζζ大きくならざるを得な
かった。このことは、今後、高集積化を図った場合、大
きな書込み、消去電圧を必要としたり、一定の■□、に
達するまでの書込。
Ｇ、−ＦＧ間及びＣＧ、−ＦＧ間の容量であり、通常こ
れらの値はＦＧ−ＥＧ間の容量に比べ十分に大きくとる
。容量はＣｏｃ ８／ｌａｘ （ｔｏｘ ：電極間の絶
縁膜厚、Ｓ；電極の対向面積）と表わされるが、ＥＧ−
ＦＧ間ではｔｏｘ ： １００ Ａであり、一方ＣＧ、
、 ｃｏｔ −Ｆ ０間ではデータ保持特性からこの
多結晶シリコンからなるＦＧの酸化膜厚ｔｏｘは＝ｓｏ
ｏ＾と余り薄くできずＣＧ、及びＣＧ２とＦ’Ｇとの対
向面積は十分大きくとる必要があった。その結果、第６
図の従来セルではセルが不蟲ζζ大きくならざるを得な
かった。このことは、今後、高集積化を図った場合、大
きな書込み、消去電圧を必要としたり、一定の■□、に
達するまでの書込。
消去時間が長くなるという問題を招来する。
本発明は上記事情に鑑みなされたものであり小さな所要
面積で大きな結合容量を得ることのできる不揮発性半導
体メモリの製造方法を提供する事にある。
面積で大きな結合容量を得ることのできる不揮発性半導
体メモリの製造方法を提供する事にある。
本発明は、７ｏ−ティングゲートの側壁に異方性エツチ
ングによって自己整合的に制御ゲートを形成し、小さな
面積で大きな容量を得る様にしたものである。
ングによって自己整合的に制御ゲートを形成し、小さな
面積で大きな容量を得る様にしたものである。
本発明によればこの結果、高集積化された不捌発性半導
体メモリにおいてその書込み、消去電圧の低減化、書き
換えサイクルの短縮を図ることができる。
体メモリにおいてその書込み、消去電圧の低減化、書き
換えサイクルの短縮を図ることができる。
第１図（ａ）〜（ｄ）はこの発明の一実施例の断面図、
第２図−（ａ）〜（ｄ）はその平面図である。
第２図−（ａ）〜（ｄ）はその平面図である。
まず、第１図（ａ）、第２図（ａ）に示すように、Ｐ型
Ｓｉ 基板１１のフィールド領域１２に溝を形成し絶縁
物（図示せず）を平担に埋め込んだ後、第２図ｔａｌに
詔いて一点鎖線で示す領域Ｃに対してヒ素（Ａｓ）をイ
オン注入して０層１３を形成する。そしてＥＧとなる領
域１４では１００＾、他では５００Ａ厚の第１ゲート酸
化膜１５を熱酸化形成する。そして３μｍ厚のりん（Ｐ
）をドープした第１の多結晶シリコン膜１６を形成し、
これを１μｍ巾（Ｗ）にパターニングする。
Ｓｉ 基板１１のフィールド領域１２に溝を形成し絶縁
物（図示せず）を平担に埋め込んだ後、第２図ｔａｌに
詔いて一点鎖線で示す領域Ｃに対してヒ素（Ａｓ）をイ
オン注入して０層１３を形成する。そしてＥＧとなる領
域１４では１００＾、他では５００Ａ厚の第１ゲート酸
化膜１５を熱酸化形成する。そして３μｍ厚のりん（Ｐ
）をドープした第１の多結晶シリコン膜１６を形成し、
これを１μｍ巾（Ｗ）にパターニングする。
次に、第１図（ｂｌに示すように、熱酸化により８１基
板表面では５００八％第１の多結晶シリコン１６表面で
は８００＾厚の第２ゲート酸化膜１７を形成し、更ｌこ
りんをドープした第２の多結晶シリコン膜１８を同じく
気相成長（ＣＶＤ）により成長する。厚さは１μｍであ
る。
板表面では５００八％第１の多結晶シリコン１６表面で
は８００＾厚の第２ゲート酸化膜１７を形成し、更ｌこ
りんをドープした第２の多結晶シリコン膜１８を同じく
気相成長（ＣＶＤ）により成長する。厚さは１μｍであ
る。
次に、全面を異方性ニッチフグ、例えば几ＩＥ（Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を施し、１μｍ
分エツチングすると、第１図（ｃ）、第２図（ｂ）に示
す様に。
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を施し、１μｍ
分エツチングすると、第１図（ｃ）、第２図（ｂ）に示
す様に。
第２の多結晶シリコン膜１８は第１の多結晶シリコン膜
１６の側壁に自己整合的に残置する。次いで第２図ｔｃ
）に示すように、第１．第２の多結晶シ＋ＪコｙＮ１６
＋ １８の不要部をエツチング除去し、１メモリ・セ
ル毎に分離する。これにより第１の多結晶シリコン膜１
６により７０−テイングゲートＦＧが、第２の多結晶シ
リコン膜１８により第１、第２の制御ゲー）ＣＧ、、Ｃ
Ｇｚが形成される。
１６の側壁に自己整合的に残置する。次いで第２図ｔｃ
）に示すように、第１．第２の多結晶シ＋ＪコｙＮ１６
＋ １８の不要部をエツチング除去し、１メモリ・セ
ル毎に分離する。これにより第１の多結晶シリコン膜１
６により７０−テイングゲートＦＧが、第２の多結晶シ
リコン膜１８により第１、第２の制御ゲー）ＣＧ、、Ｃ
Ｇｚが形成される。
そして、これをマスクさして基板にヒ素をイオン注入し
１層１９を形成する。
１層１９を形成する。
次に、第ｔＥ（ｄ）、第２図（ｄ）に示す様に、全体を
第１のＣＶＤ酸化膜２０で被覆し、これにコンタクトホ
ールＣ１，Ｃｍを開け、第１層Ａｔ２１１ 、２ ｌｘ
によりピッｉｆ方向にＣＧ、、ドレインと接続する。
第１のＣＶＤ酸化膜２０で被覆し、これにコンタクトホ
ールＣ１，Ｃｍを開け、第１層Ａｔ２１１ 、２ ｌｘ
によりピッｉｆ方向にＣＧ、、ドレインと接続する。
又、稟２のＣＶＤ酸化膜２２を形成し、コンタクトホー
ルＣ３を開け、第２層Ａ４２３によりワード線方向にＣ
Ｇ、と接続する。これによりＣＧ、 、ドレイン及びＣ
Ｇｔは夫々ビット線、ワード線方向に共通接続されるこ
ととなり、その終端でデコーダ回路に接続され、先述し
た書込み、消去、読出し動作が達成される。尚、ＣＧｔ
とＰＧは第１図（Ｃ）で示される様にオフセットとなっ
ているので（ＣＧ１側をオフセットとしてもよい）消去
によりセルがノーマリオンとなってもＣＧ、 Ｊζ選択
電位を与えることにより正常に読出し可能である。
ルＣ３を開け、第２層Ａ４２３によりワード線方向にＣ
Ｇ、と接続する。これによりＣＧ、 、ドレイン及びＣ
Ｇｔは夫々ビット線、ワード線方向に共通接続されるこ
ととなり、その終端でデコーダ回路に接続され、先述し
た書込み、消去、読出し動作が達成される。尚、ＣＧｔ
とＰＧは第１図（Ｃ）で示される様にオフセットとなっ
ているので（ＣＧ１側をオフセットとしてもよい）消去
によりセルがノーマリオンとなってもＣＧ、 Ｊζ選択
電位を与えることにより正常に読出し可能である。
本実施例によれば、側壁間での対向面積により容量を得
ているので高さを制御することにより平゛面寸法に関係
なく容量の増大を図ることができる。
ているので高さを制御することにより平゛面寸法に関係
なく容量の増大を図ることができる。
しかも、自己整合法を用いているので第２図（（１）に
示すコンタクトホールＣｓ、ＣＧｔ間（ｄｔ）、或いは
ソースライｙ、ＣＧ、間（ｄ、）は最短に切り詰める事
ができるので大きなセルを必要としない。よって小さな
セルＦＧとＣＧ１．ＣＧ、間に大きな容量が得られる。
示すコンタクトホールＣｓ、ＣＧｔ間（ｄｔ）、或いは
ソースライｙ、ＣＧ、間（ｄ、）は最短に切り詰める事
ができるので大きなセルを必要としない。よって小さな
セルＦＧとＣＧ１．ＣＧ、間に大きな容量が得られる。
従って、書換え電圧の低減、或いは書換えサイクルの短
縮を図ることができる。
縮を図ることができる。
上記実施例ではＣＧ１．ＣＧ、の上面にコンタクトを設
けた。しかしながら、これは第３図、第４図に示すよう
に、第３図（ａ）で０．３μｍ厚の第２層多結晶シリコ
ン膜１８を設けた後、表面に７オトレジスト等のマスク
３１を設け、全面にＲＩＥを施すようにしてもよい（第
３図（ｂ）、第４図（ａ））。これによりＣＧ、 、Ｃ
Ｇ、のコンタクト座３２１，３２１を設ける事ができこ
れにコンタクトをとって（第４図（ｂ））も上記本発明
の効果が得られる。
けた。しかしながら、これは第３図、第４図に示すよう
に、第３図（ａ）で０．３μｍ厚の第２層多結晶シリコ
ン膜１８を設けた後、表面に７オトレジスト等のマスク
３１を設け、全面にＲＩＥを施すようにしてもよい（第
３図（ｂ）、第４図（ａ））。これによりＣＧ、 、Ｃ
Ｇ、のコンタクト座３２１，３２１を設ける事ができこ
れにコンタクトをとって（第４図（ｂ））も上記本発明
の効果が得られる。
また１以上の例ではＣＧ１．ＣＧ、夫々にコンタクトを
取ったが、第５図に示す様にＣＧ、をセル間で連続に形
成してもよい。これは、例えば第２図（ｂｌの工程後、
第５図でＥで示すセル間領域に開口を有するフォトレジ
スト等のマスクラ用い、ＣＧ、 。
取ったが、第５図に示す様にＣＧ、をセル間で連続に形
成してもよい。これは、例えば第２図（ｂｌの工程後、
第５図でＥで示すセル間領域に開口を有するフォトレジ
スト等のマスクラ用い、ＣＧ、 。
ＦＧをエツチングして分離する事−こより形成できる。
この場合、コンタクトホールＣ３は不要であり。
Ａｔは一層で済む。
更に、ＥＧが一方向のセル間で等電位とされた型のＥ’
ＦＲＯＭに適用する事もできる。この場合は例えば第１
図Ｔｂ）において第２層多結晶シリコン膜に変えて０．
３μ厚程度の鳩膜を用い、これをＲＩＥで全面エツチン
グして第１層多結晶シリコン膜の両側壁に自己整合して
残し１次ζこ一方の側壁のＭ０膜をエツチング除去し、
その後第１層多結晶シリコン膜をセル間で切り離す。こ
れによりＦＧの一方側のみにＣＧ（ＭＯ）がセル間連続
に形成される。
ＦＲＯＭに適用する事もできる。この場合は例えば第１
図Ｔｂ）において第２層多結晶シリコン膜に変えて０．
３μ厚程度の鳩膜を用い、これをＲＩＥで全面エツチン
グして第１層多結晶シリコン膜の両側壁に自己整合して
残し１次ζこ一方の側壁のＭ０膜をエツチング除去し、
その後第１層多結晶シリコン膜をセル間で切り離す。こ
れによりＦＧの一方側のみにＣＧ（ＭＯ）がセル間連続
に形成される。
ＥＧ領域１４は、ＣＧと直交してセル間で接続されるド
レインＤ側の延在層とすればよい。
レインＤ側の延在層とすればよい。
以上詳述して来たが、ＦＧ、ＣＧ、、ＣＧ、 は多結晶
シリコンの他Ｍｏ、Ｔａ、Ｗやそのシリサイドであって
もよい。又、第２ゲート絶縁膜も上記材料の酸化膜や窒
化膜或いはその積層膜であってもよい。
シリコンの他Ｍｏ、Ｔａ、Ｗやそのシリサイドであって
もよい。又、第２ゲート絶縁膜も上記材料の酸化膜や窒
化膜或いはその積層膜であってもよい。
第１図（ａ）〜（ｄ）は本発明の実施例の断面図１Ｍ２
図（ａ） 〜（ｄ）はその平面図、第３図（ａ） 〜（
Ｃ）、第４図（ａｌ（ｂ）は他の実施例の夫々断面図及
び平面図、第５図は更に他の実施例の平面図、第６図（
ａＪ 、 （ｂ）は従来例の平面図及び概略断面図であ
る。 図において。 １１・・・半導体基板、１６川フローテイングゲートＦ
Ｇ（第１の多結晶シリコン膜）、１８・・・制御ゲー）
ＣＧ、 、 ＣＧｘ （第２の多結晶シリコン膜）。 代理人 弁理士 則 近 憲 佑（他１名）第２図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 Ｃ２ 第６図
図（ａ） 〜（ｄ）はその平面図、第３図（ａ） 〜（
Ｃ）、第４図（ａｌ（ｂ）は他の実施例の夫々断面図及
び平面図、第５図は更に他の実施例の平面図、第６図（
ａＪ 、 （ｂ）は従来例の平面図及び概略断面図であ
る。 図において。 １１・・・半導体基板、１６川フローテイングゲートＦ
Ｇ（第１の多結晶シリコン膜）、１８・・・制御ゲー）
ＣＧ、 、 ＣＧｘ （第２の多結晶シリコン膜）。 代理人 弁理士 則 近 憲 佑（他１名）第２図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 Ｃ２ 第６図
Claims (1)
- 半導体基板の表面にフローティングゲートを形成する
工程と、この全体に絶縁薄膜を介して制御ゲート電極膜
を形成する工程と、異方性エッチングを施して前記制御
ゲート電極膜をフローティングゲートの側壁に自己整合
して残置する工程とを備えた事を特徴とする不揮発性半
導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17840584A JPS6158272A (ja) | 1984-08-29 | 1984-08-29 | 不揮発性半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17840584A JPS6158272A (ja) | 1984-08-29 | 1984-08-29 | 不揮発性半導体メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158272A true JPS6158272A (ja) | 1986-03-25 |
Family
ID=16047918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17840584A Pending JPS6158272A (ja) | 1984-08-29 | 1984-08-29 | 不揮発性半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158272A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5063172A (en) * | 1990-06-28 | 1991-11-05 | National Semiconductor Corporation | Manufacture of a split-gate EPROM cell using polysilicon spacers |
| US5143860A (en) * | 1987-12-23 | 1992-09-01 | Texas Instruments Incorporated | High density EPROM fabricaiton method having sidewall floating gates |
| EP0531526A1 (en) * | 1991-03-06 | 1993-03-17 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory cell having gate electrode on sidewall of gate electrode part |
| US5459091A (en) * | 1993-10-12 | 1995-10-17 | Goldstar Electron Co., Ltd. | Method for fabricating a non-volatile memory device |
| US5793080A (en) * | 1993-10-12 | 1998-08-11 | Lg Semicon Co., Ltd. | Nonvolatile memory device |
-
1984
- 1984-08-29 JP JP17840584A patent/JPS6158272A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5143860A (en) * | 1987-12-23 | 1992-09-01 | Texas Instruments Incorporated | High density EPROM fabricaiton method having sidewall floating gates |
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| EP0531526A4 (en) * | 1991-03-06 | 1993-08-18 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory cell having gate electrode on sidewall of gate electrode part |
| US5459091A (en) * | 1993-10-12 | 1995-10-17 | Goldstar Electron Co., Ltd. | Method for fabricating a non-volatile memory device |
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