JPH0581072B2 - - Google Patents
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- JPH0581072B2 JPH0581072B2 JP62072174A JP7217487A JPH0581072B2 JP H0581072 B2 JPH0581072 B2 JP H0581072B2 JP 62072174 A JP62072174 A JP 62072174A JP 7217487 A JP7217487 A JP 7217487A JP H0581072 B2 JPH0581072 B2 JP H0581072B2
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置及びその製造方法に関
し、特に電荷柱蓄積領域と制御ゲートとを有する
電気的に情報の再書換え可能な読み出し専用半導
体メモリ（EEPROM：Electrically Erasable
Programmable Read Only Memory）のメモリ
セルを備えた半導体装置及びその製造方法に係わ
る。
し、特に電荷柱蓄積領域と制御ゲートとを有する
電気的に情報の再書換え可能な読み出し専用半導
体メモリ（EEPROM：Electrically Erasable
Programmable Read Only Memory）のメモリ
セルを備えた半導体装置及びその製造方法に係わ
る。
（従来の技術）
例えば、EEPROMのメモリセルは、従来より
第７図に示す構造のものが知られている。即ち、
図中の１はｐ型単結晶シリコン基板であり、この
基板１表面にはフイールド酸化膜２が選択的に設
けられている。このフイールド酸化報２で分離さ
れた島状の基板１領域には、互いに電気的に分離
されたn+型のソース、ドレイン領域３、４が設
けられており、かつこれら領域３、４間のチヤン
ネル領域を含む基板１領域上にはゲート酸化膜５
を介して浮遊ゲート６が設けられている。この浮
遊ゲート６上には、絶縁膜７を介して制御ゲート
８が設けられている。そして、前記制御ゲート８
を含む全面は層間絶縁膜９で被覆されており、か
つ該絶縁膜９上にはコンタクトホールを通して前
記ソース、ドレイン領域３、４と接続するソース
電極１０、ドレイン電極１１が夫々設けられてい
る（図中のＡ部）。一方、前記島状の基板１領域
に隣接して繋がつた基板１領域表面には、前記ド
レイン領域４の延在部であるn+型拡散領域4′が設
けられている。この拡散領域4′上には、絶縁薄膜
１２を介して前記浮遊ゲート６の延在部６′が設
けられている。こうしたn+型拡散領域4′、絶縁薄
膜１２及び浮遊ゲート６の延在部６′により図中
のＢに示すMOSキヤパシタを構成している。
第７図に示す構造のものが知られている。即ち、
図中の１はｐ型単結晶シリコン基板であり、この
基板１表面にはフイールド酸化膜２が選択的に設
けられている。このフイールド酸化報２で分離さ
れた島状の基板１領域には、互いに電気的に分離
されたn+型のソース、ドレイン領域３、４が設
けられており、かつこれら領域３、４間のチヤン
ネル領域を含む基板１領域上にはゲート酸化膜５
を介して浮遊ゲート６が設けられている。この浮
遊ゲート６上には、絶縁膜７を介して制御ゲート
８が設けられている。そして、前記制御ゲート８
を含む全面は層間絶縁膜９で被覆されており、か
つ該絶縁膜９上にはコンタクトホールを通して前
記ソース、ドレイン領域３、４と接続するソース
電極１０、ドレイン電極１１が夫々設けられてい
る（図中のＡ部）。一方、前記島状の基板１領域
に隣接して繋がつた基板１領域表面には、前記ド
レイン領域４の延在部であるn+型拡散領域4′が設
けられている。この拡散領域4′上には、絶縁薄膜
１２を介して前記浮遊ゲート６の延在部６′が設
けられている。こうしたn+型拡散領域4′、絶縁薄
膜１２及び浮遊ゲート６の延在部６′により図中
のＢに示すMOSキヤパシタを構成している。
上述した構成のメモリセルにおいて、ドレイン
電極１１と制御ゲート８の間に高電圧、例えば
20V以上の電圧を印加することにより絶縁薄膜１
２を通して浮遊ゲートト６の延在部６′とn+型拡
散領域４′の間にトンネル電流が流れ、これによ
つて浮遊ゲート６に対して電荷の注入、排出が行
われる。EEPROMでは、通常、浮遊ゲート６に
電荷が蓄積されている状態を「０」、電荷が存在
しない状態を「１」としており、図中のＡ部にお
けるトランジスタの閾値働電圧（VTH）が高い状
態及び低い状態に夫々対応する。つまり、かかる
構成のEEPROMにおいては、絶縁薄膜１２を通
して浮遊ゲート６に対して電荷の注入を行ない、
その結果として生じるＡ部のトランジスタの閾値
電圧を検出することにより、そのメモリセルに設
定された情報を読み出している。
電極１１と制御ゲート８の間に高電圧、例えば
20V以上の電圧を印加することにより絶縁薄膜１
２を通して浮遊ゲートト６の延在部６′とn+型拡
散領域４′の間にトンネル電流が流れ、これによ
つて浮遊ゲート６に対して電荷の注入、排出が行
われる。EEPROMでは、通常、浮遊ゲート６に
電荷が蓄積されている状態を「０」、電荷が存在
しない状態を「１」としており、図中のＡ部にお
けるトランジスタの閾値働電圧（VTH）が高い状
態及び低い状態に夫々対応する。つまり、かかる
構成のEEPROMにおいては、絶縁薄膜１２を通
して浮遊ゲート６に対して電荷の注入を行ない、
その結果として生じるＡ部のトランジスタの閾値
電圧を検出することにより、そのメモリセルに設
定された情報を読み出している。
ところで、上記構成のメモリセルを製造する工
程はＡ部のトランジスタ領域について、通常のシ
リコンゲートMOSFETの作成工程と基本的に同
一である。即ち、フイールド酸化膜２により分離
された島状の基板１領域の表面に熱酸化によりゲ
ート酸化膜５を形成させ、多結晶シリコンよりな
る浮遊ゲート６及びフイールド酸化膜２をマスク
としてｎ型導電型を与える不純物、例えば砒素を
イオン注入等により基板１表面にドープしてn+
型のソース、ドレイン領域３、４を形成してい
る。なお、前記浮遊ゲート６は同様な多結晶シリ
コンからなる制御ゲート８のパターンと同時に制
御ゲート８に対して整合的に形成される。
程はＡ部のトランジスタ領域について、通常のシ
リコンゲートMOSFETの作成工程と基本的に同
一である。即ち、フイールド酸化膜２により分離
された島状の基板１領域の表面に熱酸化によりゲ
ート酸化膜５を形成させ、多結晶シリコンよりな
る浮遊ゲート６及びフイールド酸化膜２をマスク
としてｎ型導電型を与える不純物、例えば砒素を
イオン注入等により基板１表面にドープしてn+
型のソース、ドレイン領域３、４を形成してい
る。なお、前記浮遊ゲート６は同様な多結晶シリ
コンからなる制御ゲート８のパターンと同時に制
御ゲート８に対して整合的に形成される。
（発明が解決しようとする問題点）
しかしながら、上述した構成のEEPROMメモ
リセルにおいては、Ｂ部のMOSキヤパシタ領域
存在するため、製造工程が著しく複雑となる。即
ち、Ｂ部におけるn+型拡散領域4′は、Ａ部のドレ
イン領域４の延在部であるが、この領域は同じく
Ａ部の浮遊ゲート６の延在部６′の下に形成する
必要があるため、前記工程のように浮遊ゲート６
をマスクとして形成されるドレイン領域４と同一
工程で形成することができず、浮遊ゲート６
（６′）を形成する以前に予め形成する必要があ
る。しかし、n+型拡散領域4′と浮遊ゲートの延在
部６′間に形成される絶縁薄膜１２は、トンネル
電流を流すに適当な厚さを持つていなければなら
ない。従つて、前述したＡ部のトランジスタ領域
のゲート酸化膜５の形成前に同時に成長した酸化
膜をそのまま利用できず、この工程の後、一旦そ
の部分の酸化膜を除去し、新たに熱酸化を行なつ
て絶縁薄膜１２を形成する必要がある。
リセルにおいては、Ｂ部のMOSキヤパシタ領域
存在するため、製造工程が著しく複雑となる。即
ち、Ｂ部におけるn+型拡散領域4′は、Ａ部のドレ
イン領域４の延在部であるが、この領域は同じく
Ａ部の浮遊ゲート６の延在部６′の下に形成する
必要があるため、前記工程のように浮遊ゲート６
をマスクとして形成されるドレイン領域４と同一
工程で形成することができず、浮遊ゲート６
（６′）を形成する以前に予め形成する必要があ
る。しかし、n+型拡散領域4′と浮遊ゲートの延在
部６′間に形成される絶縁薄膜１２は、トンネル
電流を流すに適当な厚さを持つていなければなら
ない。従つて、前述したＡ部のトランジスタ領域
のゲート酸化膜５の形成前に同時に成長した酸化
膜をそのまま利用できず、この工程の後、一旦そ
の部分の酸化膜を除去し、新たに熱酸化を行なつ
て絶縁薄膜１２を形成する必要がある。
また、上記構成のメモリセルにおいて情報の読
み出しを行なう場合には、制御ゲート８及びドレ
イン電極１１に対して適当な読み出し電圧を印加
し、浮遊ゲート６中に存在する電荷の有無に応じ
てソース、ドレイン領域３、４間を流るれ電流の
大きさにより、書込まれた情報を判別している。
この時、浮遊ゲート６中に電荷が存在しない状態
は、トランジスタの閾値働圧の低い状態に対応し
ており、かかる際には読み出し電圧の印加により
ソース、ドレイン領域３、４間に電流が流れる。
しかしながら、デバイスの微細化に伴つてチヤン
ネル長が短くなつたEEPROMのメモリセルでは
読み出しに用いられるような比較的低い電圧（＋
5V）をドレイン４及び制御ゲート８に印加した
場合でも、ソース領域３からドレイン領域４に向
かつて流れるエレクトロンは充分加速され、ドレ
イン領域４近傍のチヤンネル領域でインパクトア
イオニゼーシヨンを起こし得るエネルギを持つよ
うになる。従つて、高集積化されてチヤンネル長
の短くなつたEEPROMでは、情報の読み出しを
行なつている際に、本来「１」の情報を持つてい
るばずのメモリセルの浮遊ゲート６にもエレクト
ロンがトラツプされ、遂には「０」の情報が書込
まれた時と同様の状態になつてしまう結果が生じ
る。このような現象を通常、情報の誤書込みと称
し、第７図に示す構成のメモリセルを高集積化し
た場合、誤書込みの発生は電源電圧を低下しない
限り防止できない。しかしながら、電源電圧を低
下させると、メモリセルからの情報の読み出し速
度が低下してしまう。
み出しを行なう場合には、制御ゲート８及びドレ
イン電極１１に対して適当な読み出し電圧を印加
し、浮遊ゲート６中に存在する電荷の有無に応じ
てソース、ドレイン領域３、４間を流るれ電流の
大きさにより、書込まれた情報を判別している。
この時、浮遊ゲート６中に電荷が存在しない状態
は、トランジスタの閾値働圧の低い状態に対応し
ており、かかる際には読み出し電圧の印加により
ソース、ドレイン領域３、４間に電流が流れる。
しかしながら、デバイスの微細化に伴つてチヤン
ネル長が短くなつたEEPROMのメモリセルでは
読み出しに用いられるような比較的低い電圧（＋
5V）をドレイン４及び制御ゲート８に印加した
場合でも、ソース領域３からドレイン領域４に向
かつて流れるエレクトロンは充分加速され、ドレ
イン領域４近傍のチヤンネル領域でインパクトア
イオニゼーシヨンを起こし得るエネルギを持つよ
うになる。従つて、高集積化されてチヤンネル長
の短くなつたEEPROMでは、情報の読み出しを
行なつている際に、本来「１」の情報を持つてい
るばずのメモリセルの浮遊ゲート６にもエレクト
ロンがトラツプされ、遂には「０」の情報が書込
まれた時と同様の状態になつてしまう結果が生じ
る。このような現象を通常、情報の誤書込みと称
し、第７図に示す構成のメモリセルを高集積化し
た場合、誤書込みの発生は電源電圧を低下しない
限り防止できない。しかしながら、電源電圧を低
下させると、メモリセルからの情報の読み出し速
度が低下してしまう。
本発明は、デバイスの微細化に適した構造の
EEPROM等の半導体装置およびかかる半導体装
置を著しく簡単な工程により製造し得る方法を提
供しようとするものである。
EEPROM等の半導体装置およびかかる半導体装
置を著しく簡単な工程により製造し得る方法を提
供しようとするものである。
（問題点を解決するための手段）
本願第１の発明は、半導体基体の表面領域に互
いに分離して設けられ、夫々ソース或いはドレイ
ン領域となる第１、第２領域と、これら第１、第
２領域間のチヤンネル領域上に絶縁膜を介して設
けられた電荷蓄積領域及び制御ゲートを具備し、
前記電荷蓄積領域が前記制御ゲート側面の前記チ
ヤンネル領域上に配置されたことを特徴とする半
導体装置である。
いに分離して設けられ、夫々ソース或いはドレイ
ン領域となる第１、第２領域と、これら第１、第
２領域間のチヤンネル領域上に絶縁膜を介して設
けられた電荷蓄積領域及び制御ゲートを具備し、
前記電荷蓄積領域が前記制御ゲート側面の前記チ
ヤンネル領域上に配置されたことを特徴とする半
導体装置である。
本願第２の発明は、半導体基体の表面一部に絶
縁膜を介して配置される制御ゲートを形成する工
程と、この制御ゲートの周囲に第１の絶縁膜を形
成する工程と、この第１の絶縁膜を電荷蓄積領域
となる第２の絶縁膜で被覆する工程と、この第２
の絶縁膜を第３の絶縁膜でおおう工程と、前記三
種の絶縁膜を異方性エツチング法又は通常のエツ
チング法を使用して順次除去し、前記制御ゲート
側面の全部又は一部に前記三種の絶縁膜を残存さ
せて電荷蓄積領域を形成する工程と、前記三種の
絶縁膜の形成前から前記三種の絶縁膜の形成後ま
でのいずれかの時期に前記三種の絶縁膜あるいは
前記制御電極をマスクとして第１及び第２の不純
物を前記半導体基体表面にドーピングしてソース
或いはドレイン領域となる第１、第２領域を形成
する工程とを具備したことを特徴とする半導体装
置の製造方法である。
縁膜を介して配置される制御ゲートを形成する工
程と、この制御ゲートの周囲に第１の絶縁膜を形
成する工程と、この第１の絶縁膜を電荷蓄積領域
となる第２の絶縁膜で被覆する工程と、この第２
の絶縁膜を第３の絶縁膜でおおう工程と、前記三
種の絶縁膜を異方性エツチング法又は通常のエツ
チング法を使用して順次除去し、前記制御ゲート
側面の全部又は一部に前記三種の絶縁膜を残存さ
せて電荷蓄積領域を形成する工程と、前記三種の
絶縁膜の形成前から前記三種の絶縁膜の形成後ま
でのいずれかの時期に前記三種の絶縁膜あるいは
前記制御電極をマスクとして第１及び第２の不純
物を前記半導体基体表面にドーピングしてソース
或いはドレイン領域となる第１、第２領域を形成
する工程とを具備したことを特徴とする半導体装
置の製造方法である。
（作 用）
本発明によれば、電荷蓄積領域は制御ゲートの
側面に形成される。つまり電荷蓄積領域は、従来
のようにトランジスタとは別個に形成されるので
はなく、トランジスタ内に形成される。従つて、
１トランジスタ／１セル構造となり、微細化に適
したEEPROM等の半導体装置が実現できる。
側面に形成される。つまり電荷蓄積領域は、従来
のようにトランジスタとは別個に形成されるので
はなく、トランジスタ内に形成される。従つて、
１トランジスタ／１セル構造となり、微細化に適
したEEPROM等の半導体装置が実現できる。
また、電荷蓄積層を制御ゲートの側面に設けた
ことにより、ゲート電極は一層のみとなるため、
製造も極めて容易となる。
ことにより、ゲート電極は一層のみとなるため、
製造も極めて容易となる。
（実施例）
以下、本発明をｎチヤンネル型のEEPROMの
メモリセルに適用した一実施例について第１図〜
第６図を参照して詳細に説明する。ここで、第１
図は本実施例の構造を示し、第２図〜第６図はそ
の製造工程の各段階を示し、これら各図において
ａはセルの平面図、ｂはＡ−Ａ方向の断面図、ｃ
はＢ−Ｂ方向の断面図である。
メモリセルに適用した一実施例について第１図〜
第６図を参照して詳細に説明する。ここで、第１
図は本実施例の構造を示し、第２図〜第６図はそ
の製造工程の各段階を示し、これら各図において
ａはセルの平面図、ｂはＡ−Ａ方向の断面図、ｃ
はＢ−Ｂ方向の断面図である。
第１図に示すように、本実施例の特徴は一層の
みの制御ゲート１０４を有し、この制御ゲート１
０４の側面に、シリコン酸化薄膜１０５、電荷蓄
積層となる窒化シリコン膜１０６および酸化シリ
コン膜１０７から成る三層積層膜１０８が形成さ
れている点にある。
みの制御ゲート１０４を有し、この制御ゲート１
０４の側面に、シリコン酸化薄膜１０５、電荷蓄
積層となる窒化シリコン膜１０６および酸化シリ
コン膜１０７から成る三層積層膜１０８が形成さ
れている点にある。
以下、製造工程に従つて本実施例を説明する。
まず、ｐ型シリコン基板１０１を選択酸化して
該基板１０１の表面を島状に分離するためのフイ
ールド酸化膜１０２を形成した後、900〜1000℃
の酸化雰囲気中で熱酸化して島状の基板１０１表
面に厚さ250Å程度の酸化膜１０３を形成する
（第２図図示）。つづいて、全面にLPCVD法によ
り厚さ3000Åのｎ型又はｐ型不純物をドープした
多結晶シリコン膜を堆積した後、この多結晶シリ
コン膜をパターニングして多結晶シリコンからな
る制御ゲート１０４を形成する（第３図図示）。
次いで900℃〜1000℃の酸化雰囲気中で熱酸化し、
多結晶からなる制御ゲート１０４の周囲に厚さ
100Åの酸化膜１０５を成長させた後、その全面
に窒化シリコン膜１０６をLPCVD法により100
Å〜1000Å程度成長させ、さらに950℃６水素燃
焼酸化により窒化シリコン膜１０６表面に50Å程
度のシリコン酸化膜１０７を形成する（第４図図
示）。つづいて、異方性エツチング法、例えばリ
アクテイブイオンエツチング法（RIE法）を用い
て、先に形成した三層積層膜（１０５，１０６，
１０７）１０８をその膜厚分だけエツチング除去
する。この工程で制御ゲートの側面の周囲に三層
積層膜１０８が残存する（第５図図示）。
該基板１０１の表面を島状に分離するためのフイ
ールド酸化膜１０２を形成した後、900〜1000℃
の酸化雰囲気中で熱酸化して島状の基板１０１表
面に厚さ250Å程度の酸化膜１０３を形成する
（第２図図示）。つづいて、全面にLPCVD法によ
り厚さ3000Åのｎ型又はｐ型不純物をドープした
多結晶シリコン膜を堆積した後、この多結晶シリ
コン膜をパターニングして多結晶シリコンからな
る制御ゲート１０４を形成する（第３図図示）。
次いで900℃〜1000℃の酸化雰囲気中で熱酸化し、
多結晶からなる制御ゲート１０４の周囲に厚さ
100Åの酸化膜１０５を成長させた後、その全面
に窒化シリコン膜１０６をLPCVD法により100
Å〜1000Å程度成長させ、さらに950℃６水素燃
焼酸化により窒化シリコン膜１０６表面に50Å程
度のシリコン酸化膜１０７を形成する（第４図図
示）。つづいて、異方性エツチング法、例えばリ
アクテイブイオンエツチング法（RIE法）を用い
て、先に形成した三層積層膜（１０５，１０６，
１０７）１０８をその膜厚分だけエツチング除去
する。この工程で制御ゲートの側面の周囲に三層
積層膜１０８が残存する（第５図図示）。
次いでフイールド酸化膜１０２、制御ゲート１
０４及三層積層膜１０８をマスクとしてｎ型不純
物、例えば砒素を打込みエネルギー35Kev、ドー
プ量３×1015cm-2の条件でイオン注入する（第６
図図示）。つづいて、熱処理により砒素を活性化
し、ドレイン、ソースとなるN+型拡散層１１２，
１１３を形成する。さらに全面にCVD法により
SiO2膜１１４を堆積した後、周知の方法により
コンタクトホール１１５、Ａ電極１１６を形成
し第１図のようなEEPROMのメモリセルを作成
する。
０４及三層積層膜１０８をマスクとしてｎ型不純
物、例えば砒素を打込みエネルギー35Kev、ドー
プ量３×1015cm-2の条件でイオン注入する（第６
図図示）。つづいて、熱処理により砒素を活性化
し、ドレイン、ソースとなるN+型拡散層１１２，
１１３を形成する。さらに全面にCVD法により
SiO2膜１１４を堆積した後、周知の方法により
コンタクトホール１１５、Ａ電極１１６を形成
し第１図のようなEEPROMのメモリセルを作成
する。
この様なメモリセルにおいて、書込みは制御ゲ
ート１０４とドレインN+層１１２に高電圧例え
ば10Vと8Vを印加することにより、チヤネル熱
電子を発生させてこれを前記三層膜１０８中の窒
化シリコン膜１０６にトラツプさせることにより
行ない、これにより注入前には約1Vのしきい値
電圧が約10ｍ秒で7V程度になる。情報の読み出
しはセルのしきい値電圧の差を検知することによ
り行ない、例えば制御ゲート１０４に5V、ドレ
イン１１２に3Vを印加して電流量の差をみる。
また、情報の消去は、制御ゲート１０４に負電圧
例えば−6Vを印加し、ドレイン１１２に正の電
圧例えば9V印加することにより行なう。すなわ
ち、ドレインブレークダウン電圧がゲート電圧に
依存し、制御ゲート１０４に負電圧を印加した場
合ドレインブレーク電圧が低下することを利用し
て選択的に消去が可能となる。このように制御ゲ
ート電圧とドレイン電圧との組合わせにより消去
ができるので、ビツト単位の消去が可能である。
ート１０４とドレインN+層１１２に高電圧例え
ば10Vと8Vを印加することにより、チヤネル熱
電子を発生させてこれを前記三層膜１０８中の窒
化シリコン膜１０６にトラツプさせることにより
行ない、これにより注入前には約1Vのしきい値
電圧が約10ｍ秒で7V程度になる。情報の読み出
しはセルのしきい値電圧の差を検知することによ
り行ない、例えば制御ゲート１０４に5V、ドレ
イン１１２に3Vを印加して電流量の差をみる。
また、情報の消去は、制御ゲート１０４に負電圧
例えば−6Vを印加し、ドレイン１１２に正の電
圧例えば9V印加することにより行なう。すなわ
ち、ドレインブレークダウン電圧がゲート電圧に
依存し、制御ゲート１０４に負電圧を印加した場
合ドレインブレーク電圧が低下することを利用し
て選択的に消去が可能となる。このように制御ゲ
ート電圧とドレイン電圧との組合わせにより消去
ができるので、ビツト単位の消去が可能である。
上述のように、本発明を用いれば、一層のポリ
シリコンゲート電極を有するビツト単位消去が可
能なEEPROMセルが実現される。また、トラン
ジスタ／１セル構成であるため、従来に比べ極め
てセルの大きさが小さくなる。さらに、ゲート電
極が一層構造であるため、従来に比べ極めて簡単
な方法で高集積可能なEEPROMセルが実現され
る。
シリコンゲート電極を有するビツト単位消去が可
能なEEPROMセルが実現される。また、トラン
ジスタ／１セル構成であるため、従来に比べ極め
てセルの大きさが小さくなる。さらに、ゲート電
極が一層構造であるため、従来に比べ極めて簡単
な方法で高集積可能なEEPROMセルが実現され
る。
なお、上記実施例では制御ゲート１０４をｎ型
又はｐ型不純物をドープしたポリシリコンから形
成したが、これに限定されず、例えばモリブデ
ン、タングステン、チタン、タンタル等の高融点
金属の硅化物により形成してもよい。又、上記実
施例ではメモリセルとしてｎチヤネル型の場合に
ついて説明したが、これに限定されず、ｐチヤネ
ル型のものでも同様な効果を得ることができる。
さらに、上記実施例では電荷蓄積領域となる三層
積層膜１０８はリアクテイブイオンエツチング法
により、ドレイン、ソース両n+層１１３，１１
２に近接するべく形成したが、勿論PEP法を用
いてドレイン領域１１３側のみにもうけても良
い。
又はｐ型不純物をドープしたポリシリコンから形
成したが、これに限定されず、例えばモリブデ
ン、タングステン、チタン、タンタル等の高融点
金属の硅化物により形成してもよい。又、上記実
施例ではメモリセルとしてｎチヤネル型の場合に
ついて説明したが、これに限定されず、ｐチヤネ
ル型のものでも同様な効果を得ることができる。
さらに、上記実施例では電荷蓄積領域となる三層
積層膜１０８はリアクテイブイオンエツチング法
により、ドレイン、ソース両n+層１１３，１１
２に近接するべく形成したが、勿論PEP法を用
いてドレイン領域１１３側のみにもうけても良
い。
以上詳述した如く、本発明によれば、ゲート電
極を一層とし、その側面に電荷蓄積領域を形成し
たので、高集積化に適したセル面積の小さい１ト
ランジスタ／１セル構造のEEPROMの半導体装
置及びかかる半導体装置を極めて簡単に製造でき
る方法が提供できる。
極を一層とし、その側面に電荷蓄積領域を形成し
たので、高集積化に適したセル面積の小さい１ト
ランジスタ／１セル構造のEEPROMの半導体装
置及びかかる半導体装置を極めて簡単に製造でき
る方法が提供できる。
第１図は本発明の一実施例におけるEEPROM
のメモリセルの構成を示す図、第２図〜第６図は
同実施例の製造工程を示す説明図、第７図は従来
のEEPROMのメモリセルを示す断面図であり、
第１図〜第６図のａは平面図、ｂはＡ−Ａ方向の
断面図、ｃはＢ−Ｂ方向の断面図である。 １０１…ｐ型シリコン基板、１０２…フイール
ド酸化膜、１０３…酸化膜、１０４…制御ゲー
ト、１０５…酸化薄膜、１０６…窒化シリコン
膜、１０７…酸化シリコン膜、１０８…三層積層
膜、１１２，１１３…n+型拡散領域、１１４…
酸化シリコン膜、１１６，１１７…Ａ電極。 、
のメモリセルの構成を示す図、第２図〜第６図は
同実施例の製造工程を示す説明図、第７図は従来
のEEPROMのメモリセルを示す断面図であり、
第１図〜第６図のａは平面図、ｂはＡ−Ａ方向の
断面図、ｃはＢ−Ｂ方向の断面図である。 １０１…ｐ型シリコン基板、１０２…フイール
ド酸化膜、１０３…酸化膜、１０４…制御ゲー
ト、１０５…酸化薄膜、１０６…窒化シリコン
膜、１０７…酸化シリコン膜、１０８…三層積層
膜、１１２，１１３…n+型拡散領域、１１４…
酸化シリコン膜、１１６，１１７…Ａ電極。 、
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面領域に互いに分離して設け
られ、夫々ソース或いはドレイン領域となる第
１、第２領域と、これら第１、第２領域間のチヤ
ンネル領域上に絶縁膜を介して設けられた電荷蓄
積領域及び制御ゲートを具備し、前記電荷蓄積領
域を具備し、前記制御ゲート側面の前記チヤンネ
ル領域上に配置すると共に、前記電荷蓄積領域と
前記制御ゲートの間に絶縁膜を介在させたことを
特徴とする半導体装置。 ２ 前記電荷蓄積領域が前記制御ゲート側面に形
成した酸化シリコン膜、窒化シリコン膜、酸化シ
リコン膜から成る三層積層膜の窒化シリコン膜で
あることを特徴とする特許請求の範囲第１項記載
の半導体装置。 ３ 前記電荷蓄積領域が前記第１又は第２領域の
どちらか一方の近傍にのみ設けられていることを
特徴とする特許請求の範囲第１項に記載の半導体
装置。 ４ 半導体基板の表面一部に絶縁膜を介して配置
される制御ゲートを形成する工程と、この制御ゲ
ートの周囲に第１の絶縁膜を形成する工程と、こ
の第１の絶縁膜を電荷蓄積領域となる第２の絶縁
膜で被覆する工程と、この第２の絶縁膜を第３の
絶縁膜でおおう工程と、前記三種の絶縁膜を異方
性エツチング法又は通常のエツチング法を使用し
て順次除去し、前記制御ゲートの側面の全部又は
一部に前記三種の絶縁膜を残存させて電荷蓄積領
域を形成する工程と、前記三種の絶縁膜の形成前
から前記三種の絶縁膜の形成後までのいずれかの
時期に前記三種の絶縁膜あるいは前記制御電極を
マスクとして第１及び第２の不純物を前記半導体
基板表面にドーピングしてソース或いはドレイン
領域となる第１、第２領域を形成する工程とを具
備したことを特徴とする半導体装置の製造方法。 ５ 前記第１の絶縁膜が酸化シリコン膜であり、
第２の絶縁膜が窒化シリコン膜であり、第３の絶
縁膜が酸化シリコン膜であることを特徴とする特
許請求の範囲第４項記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072174A JPS63237580A (ja) | 1987-03-26 | 1987-03-26 | 半導体装置及びその製造方法 |
| US07/172,495 US4881108A (en) | 1987-03-26 | 1988-03-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072174A JPS63237580A (ja) | 1987-03-26 | 1987-03-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237580A JPS63237580A (ja) | 1988-10-04 |
| JPH0581072B2 true JPH0581072B2 (ja) | 1993-11-11 |
Family
ID=13481597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072174A Granted JPS63237580A (ja) | 1987-03-26 | 1987-03-26 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4881108A (ja) |
| JP (1) | JPS63237580A (ja) |
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| US6992933B2 (en) | 2003-05-20 | 2006-01-31 | Sharp Kabushiki Kaisha | Programming verification method of nonvolatile memory cell, semiconductor memory device, and portable electronic apparatus having the semiconductor memory device |
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| US7092295B2 (en) | 2003-05-19 | 2006-08-15 | Sharp Kabushiki Kaisha | Semiconductor memory device and portable electronic apparatus including the same |
| US7102941B2 (en) | 2003-05-19 | 2006-09-05 | Sharp Kabushiki Kaisha | Semiconductor memory device and portable electronic apparatus |
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| US7141849B2 (en) | 2002-10-09 | 2006-11-28 | Sharp Kabushiki Kaisha | Semiconductor storage device having a function to convert changes of an electric charge amount to a current amount |
| US7167402B2 (en) | 2003-05-20 | 2007-01-23 | Sharp Kabushiki Kaisha | Semiconductor storage device, redundancy circuit thereof, and portable electronic device |
| US7170791B2 (en) | 2003-05-20 | 2007-01-30 | Sharp Kabushiki Kaisha | Programming verification method of nonvolatile memory cell, semiconductor memory device, and portable electronic apparatus having the semiconductor memory device |
| US7177188B2 (en) | 2003-02-12 | 2007-02-13 | Sharp Kabushiki Kaisha | Semiconductor memory device, display device, and portable electronic apparatus |
| US7187594B2 (en) | 2003-05-16 | 2007-03-06 | Sharp Kabushiki Kaisha | Semiconductor storage device, semiconductor device, manufacturing method of semiconductor storage device, and mobile electronic device |
| US7238984B2 (en) | 2003-05-14 | 2007-07-03 | Sharp Kabushiki Kaisha | Semiconductor memory device, semiconductor device, and portable electronic apparatus |
| US7262458B2 (en) | 2003-05-16 | 2007-08-28 | Sharp Kabushiki Kaisha | Semiconductor memory device and portable electronic apparatus |
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