JPH05226662A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05226662A JPH05226662A JP4030415A JP3041592A JPH05226662A JP H05226662 A JPH05226662 A JP H05226662A JP 4030415 A JP4030415 A JP 4030415A JP 3041592 A JP3041592 A JP 3041592A JP H05226662 A JPH05226662 A JP H05226662A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- insulating film
- floating gate
- drain
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 229920005591 polysilicon Polymers 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 18
- 238000000034 method Methods 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 応答速度が速く、かつ他のデバイスとの整合
性がよい半導体記憶装置を提供する。 【構成】 半導体基板１０の上部に第一のゲート絶縁膜
１１を介して第一層目のポリシリコンからなる浮遊ゲー
ト１２と選択ゲート１３を同一ゲート絶縁膜上に並べて
配置しそれらの２つのゲート電極に対して自己整合的に
配置した拡散層１５，１６を持ち、前記２つのゲート電
極全体を第二の絶縁膜１７を介して第二層目のポリシリ
コンからなる制御ゲート１８で覆った構造とした。
性がよい半導体記憶装置を提供する。 【構成】 半導体基板１０の上部に第一のゲート絶縁膜
１１を介して第一層目のポリシリコンからなる浮遊ゲー
ト１２と選択ゲート１３を同一ゲート絶縁膜上に並べて
配置しそれらの２つのゲート電極に対して自己整合的に
配置した拡散層１５，１６を持ち、前記２つのゲート電
極全体を第二の絶縁膜１７を介して第二層目のポリシリ
コンからなる制御ゲート１８で覆った構造とした。
Description
【０００１】
【産業上の利用分野】本発明は、浮遊ゲート型電界効果
トランジスタからなる不揮発性メモリトランジスタと、
そのメモリトランジスタを選択するための電界効果トラ
ンジスタとから構成された半導体記憶装置に関するもの
である。
トランジスタからなる不揮発性メモリトランジスタと、
そのメモリトランジスタを選択するための電界効果トラ
ンジスタとから構成された半導体記憶装置に関するもの
である。
【０００２】
【従来の技術】従来、ソース電極から電子を浮遊ゲート
電極に注入し、ドレイン電極へ電子を引き抜くという方
法を用いた電気的書込み消去可能な半導体記憶装置とし
ては、図３のような構造のものが報告されている（１９
８９年ＩＥＤＭ論文番号２５.７.１）。
電極に注入し、ドレイン電極へ電子を引き抜くという方
法を用いた電気的書込み消去可能な半導体記憶装置とし
ては、図３のような構造のものが報告されている（１９
８９年ＩＥＤＭ論文番号２５.７.１）。
【０００３】この構造のものでは、ソース３０・ドレイ
ン３１間のチャネル領域３２間に第一のゲート絶縁膜３
３を介してドレイン領域に対しては自己整合的に接する
ように、かつソース領域に対してはオフセットとなる位
置に浮遊ゲート電極３４（第一のゲート電極）と制御電
極３５（第二のゲート電極）を層間絶縁膜３６をはさん
で自己整合的に積み重ねた構造のものを配置し、前記オ
フセット領域３７部には、前記二つのゲート電極からな
る積層構造に対して側壁絶縁膜３８を介して自己整合的
に形成された導電性膜（通常ポリシリコン膜）からなる
サイドウォールを選択ゲート電極３９（第三のゲート電
極）として用いている。
ン３１間のチャネル領域３２間に第一のゲート絶縁膜３
３を介してドレイン領域に対しては自己整合的に接する
ように、かつソース領域に対してはオフセットとなる位
置に浮遊ゲート電極３４（第一のゲート電極）と制御電
極３５（第二のゲート電極）を層間絶縁膜３６をはさん
で自己整合的に積み重ねた構造のものを配置し、前記オ
フセット領域３７部には、前記二つのゲート電極からな
る積層構造に対して側壁絶縁膜３８を介して自己整合的
に形成された導電性膜（通常ポリシリコン膜）からなる
サイドウォールを選択ゲート電極３９（第三のゲート電
極）として用いている。
【０００４】
【発明が解決しようとする課題】しかしながら、前記従
来の構造では、サイドウォールを選択ゲートとして用い
ているため、この部分の断面積は非常に小さく、しかも
長さは従来と変わらない為全体の抵抗は高くなりメモリ
ーとして使用した場合は読出しスピードや書込みスピー
ドが遅い用途にしか使用できない。
来の構造では、サイドウォールを選択ゲートとして用い
ているため、この部分の断面積は非常に小さく、しかも
長さは従来と変わらない為全体の抵抗は高くなりメモリ
ーとして使用した場合は読出しスピードや書込みスピー
ドが遅い用途にしか使用できない。
【０００５】また、前記従来のごとき構造を実現するに
は、３層のゲート電極を用いる必要があるため製造工程
が複雑でこのタイプのメモリーを他のデバイスと同一チ
ップ上にのせる場合にプロセスの整合性が悪い。
は、３層のゲート電極を用いる必要があるため製造工程
が複雑でこのタイプのメモリーを他のデバイスと同一チ
ップ上にのせる場合にプロセスの整合性が悪い。
【０００６】本発明は、上記課題を解決するもので、読
出しスピードや書込みスピードが速くかつ他プロセスと
の整合性が良い、電気的書込み消去可能な不揮発性メモ
リーを提供することを目的としている。
出しスピードや書込みスピードが速くかつ他プロセスと
の整合性が良い、電気的書込み消去可能な不揮発性メモ
リーを提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、第一層目のポリシリコンで浮遊ゲートと選
択ゲートを同時に形成し、その後これらの２つのゲート
電極に対して自己整合的に形成されたソース・ドレイン
を持ち、制御ゲートは第二層目のポリシリコンを用い前
記ソース・ドレイン間の全領域に渡って前記２つのゲー
ト電極に対して絶縁膜を介して覆うような構造を持つも
のである。
するために、第一層目のポリシリコンで浮遊ゲートと選
択ゲートを同時に形成し、その後これらの２つのゲート
電極に対して自己整合的に形成されたソース・ドレイン
を持ち、制御ゲートは第二層目のポリシリコンを用い前
記ソース・ドレイン間の全領域に渡って前記２つのゲー
ト電極に対して絶縁膜を介して覆うような構造を持つも
のである。
【０００８】
【作用】本発明は上記した構成により、選択ゲートを第
一層目ポリシリコンのパターニングにより形成している
為この部分の断面積を選択ゲート全体の抵抗を考慮に入
れて任意に設定でき、読出し、書込みスピードを速く保
つ事ができる。
一層目ポリシリコンのパターニングにより形成している
為この部分の断面積を選択ゲート全体の抵抗を考慮に入
れて任意に設定でき、読出し、書込みスピードを速く保
つ事ができる。
【０００９】また本発明はメモリーセル全体を二層ポリ
シリコンプロセスで形成している為このタイプのメモリ
ーを他のデバイスと同一チップ上に載せる場合に他プロ
セスとの整合性が良い。
シリコンプロセスで形成している為このタイプのメモリ
ーを他のデバイスと同一チップ上に載せる場合に他プロ
セスとの整合性が良い。
【００１０】
【実施例】以下、本発明の一実施例（請求項１の場合）
について図１を参照しながら説明する。
について図１を参照しながら説明する。
【００１１】図１において、一導電型半導体基板１０の
上部に第一のゲート絶縁膜１１となる酸化シリコン膜を
通常の熱酸化法により約１００Å（この膜を通してトン
ネル電流が流れることが可能なぐらいの膜厚）形成し、
その後この膜の上部に燐をドープした（約３×１０20ｃ
ｍ-3）第一のポリシリコン膜を形成する。
上部に第一のゲート絶縁膜１１となる酸化シリコン膜を
通常の熱酸化法により約１００Å（この膜を通してトン
ネル電流が流れることが可能なぐらいの膜厚）形成し、
その後この膜の上部に燐をドープした（約３×１０20ｃ
ｍ-3）第一のポリシリコン膜を形成する。
【００１２】その後通常のフォトリソグラフ工程により
浮遊ゲート１２と選択ゲート１３をパターニングした
後、化学的気相成長法により絶縁膜１４を形成し引き続
いて全面異方性エッチングを行うことによって前記二つ
のゲート電極間の隙間を埋め込む。
浮遊ゲート１２と選択ゲート１３をパターニングした
後、化学的気相成長法により絶縁膜１４を形成し引き続
いて全面異方性エッチングを行うことによって前記二つ
のゲート電極間の隙間を埋め込む。
【００１３】こうしてできた二つのゲート電極１２，１
３をマスクとして自己整合技術により前記一導電型半導
体基板１０と反対の導電型のイオン（例えば基板がＰ型
の場合はＮ型のイオンであるＡｓイオンまたはＰイオ
ン）を打ち込むことによって拡散層１５および拡散層１
６を形成する（この実施例では、こうして出来上がった
拡散層１５，１６のうち浮遊ゲート１２に対して自己整
合的に接している拡散層１５をドレインとし、選択ゲー
ト１３に対して自己整合的に接している拡散層１６をソ
ースとする。）。
３をマスクとして自己整合技術により前記一導電型半導
体基板１０と反対の導電型のイオン（例えば基板がＰ型
の場合はＮ型のイオンであるＡｓイオンまたはＰイオ
ン）を打ち込むことによって拡散層１５および拡散層１
６を形成する（この実施例では、こうして出来上がった
拡散層１５，１６のうち浮遊ゲート１２に対して自己整
合的に接している拡散層１５をドレインとし、選択ゲー
ト１３に対して自己整合的に接している拡散層１６をソ
ースとする。）。
【００１４】次に第一のポリシリコン膜で形成された浮
遊ゲート１２及び選択ゲート１３上部に熱酸化膜および
ＯＮＯ膜などの絶縁膜１７を形成した後、燐をドープし
た(約３×１０20ｃｍ-3）第二のポリシリコン膜を形成
し通常のフォトリソグラフ工程によって制御ゲート１８
をパターニングし図１のごとき半導体記憶装置を作製す
る。
遊ゲート１２及び選択ゲート１３上部に熱酸化膜および
ＯＮＯ膜などの絶縁膜１７を形成した後、燐をドープし
た(約３×１０20ｃｍ-3）第二のポリシリコン膜を形成
し通常のフォトリソグラフ工程によって制御ゲート１８
をパターニングし図１のごとき半導体記憶装置を作製す
る。
【００１５】なお請求項２の発明の実施例は、図２に示
す様に第一層目のポリシリコン膜で形成された浮遊ゲー
ト１２と選択ゲート１３の間を絶縁膜で埋め込まず、こ
の部分に基板と反対導電型のイオン注入が拡散層１５，
１６形成と同時に自己整合的に行なわれて拡散層１９が
形成される以外は請求項１の発明の実施例とまったく同
じである。
す様に第一層目のポリシリコン膜で形成された浮遊ゲー
ト１２と選択ゲート１３の間を絶縁膜で埋め込まず、こ
の部分に基板と反対導電型のイオン注入が拡散層１５，
１６形成と同時に自己整合的に行なわれて拡散層１９が
形成される以外は請求項１の発明の実施例とまったく同
じである。
【００１６】以下上記構成において書込み、読出し及び
消去のメモリーとしての基本動作を説明すると （１）書込み動作について 選択ゲート１３を低い電圧に固定する事に依って選択ゲ
ート１３下を弱反転状態にしておき、一方制御ゲート１
８には高い電圧を与えることに依って書込み時の浮遊ゲ
ート電位を高め、浮遊ゲート１２下のチャネル領域のみ
深い空乏状態にしておく。
消去のメモリーとしての基本動作を説明すると （１）書込み動作について 選択ゲート１３を低い電圧に固定する事に依って選択ゲ
ート１３下を弱反転状態にしておき、一方制御ゲート１
８には高い電圧を与えることに依って書込み時の浮遊ゲ
ート電位を高め、浮遊ゲート１２下のチャネル領域のみ
深い空乏状態にしておく。
【００１７】この状態でソース１６・ドレイン１５間に
適当な電位差を与えるとソース１６から流れ出た電子が
ドレイン電界に引かれチャネル領域を進み選択ゲート１
３と浮遊ゲート１２の間のチャネル領域内にできた大き
なポテンシャルギャップを越える。この時これらの電子
は高いエネルギーを持つ事になり、同時に印加されてい
る縦方向（浮遊ゲート１２に対して垂直）の電界に引か
れて第一の絶縁膜１１を乗り越えて浮遊ゲート１２に注
入される。
適当な電位差を与えるとソース１６から流れ出た電子が
ドレイン電界に引かれチャネル領域を進み選択ゲート１
３と浮遊ゲート１２の間のチャネル領域内にできた大き
なポテンシャルギャップを越える。この時これらの電子
は高いエネルギーを持つ事になり、同時に印加されてい
る縦方向（浮遊ゲート１２に対して垂直）の電界に引か
れて第一の絶縁膜１１を乗り越えて浮遊ゲート１２に注
入される。
【００１８】例えばこの動作の時に各端子に与えられる
電圧は、 ソース ０Ｖ ドレイン 〜５Ｖ 選択ゲート 約１〜２Ｖ（選択ゲート下のチャネル領域
が弱反転状態になるような電圧） 制御ゲート 約１７Ｖ（浮遊ゲートの電位がドレイン
の電位の約２倍になるような電位。） （２）読出し動作について 選択ゲート１３及び制御ゲート１８に適当な電圧を与え
てチャネル領域全体を反転させソース１６・ドレイン１
５間に適当な電位差を与える事に依って読出しを行な
う。
電圧は、 ソース ０Ｖ ドレイン 〜５Ｖ 選択ゲート 約１〜２Ｖ（選択ゲート下のチャネル領域
が弱反転状態になるような電圧） 制御ゲート 約１７Ｖ（浮遊ゲートの電位がドレイン
の電位の約２倍になるような電位。） （２）読出し動作について 選択ゲート１３及び制御ゲート１８に適当な電圧を与え
てチャネル領域全体を反転させソース１６・ドレイン１
５間に適当な電位差を与える事に依って読出しを行な
う。
【００１９】例えばこの動作の時に各端子に与えられる
電圧は、 ソース ０Ｖ ドレイン 〜２Ｖ 選択ゲート 〜５Ｖ 制御ゲート 〜５Ｖ （３）消去動作について ドレイン１５に高い電圧を与えて浮遊ゲート１２とドレ
イン１５のオーバーラップ領域の第一のゲート絶縁膜１
１の両端に高電界を発生させ浮遊ゲート１２に貯った電
子をＦ−Ｎトンネル電流でドレイン１５へ引き抜く。
電圧は、 ソース ０Ｖ ドレイン 〜２Ｖ 選択ゲート 〜５Ｖ 制御ゲート 〜５Ｖ （３）消去動作について ドレイン１５に高い電圧を与えて浮遊ゲート１２とドレ
イン１５のオーバーラップ領域の第一のゲート絶縁膜１
１の両端に高電界を発生させ浮遊ゲート１２に貯った電
子をＦ−Ｎトンネル電流でドレイン１５へ引き抜く。
【００２０】例えばこの動作の時に各端子に与えられる
電圧は、 ソース オープン ドレイン 〜１７Ｖ（Ｆ−Ｎトンネル電流で浮遊ゲ
ートから電子を引き抜く事の可能な程度の電圧。） 選択ゲート ０Ｖ 制御ゲート ０Ｖ なお請求項２の発明の動作に関しては、浮遊ゲート１２
と選択ゲート１３との間に挟まれた拡散層１９は、常に
電位的に浮いている状態である事以外は上記動作と全く
おなじである。
電圧は、 ソース オープン ドレイン 〜１７Ｖ（Ｆ−Ｎトンネル電流で浮遊ゲ
ートから電子を引き抜く事の可能な程度の電圧。） 選択ゲート ０Ｖ 制御ゲート ０Ｖ なお請求項２の発明の動作に関しては、浮遊ゲート１２
と選択ゲート１３との間に挟まれた拡散層１９は、常に
電位的に浮いている状態である事以外は上記動作と全く
おなじである。
【００２１】
【発明の効果】以上の説明から明らかなように、本発明
によれば選択ゲートを第一層目のポリシリコン膜のパタ
ーニングにより形成しているため、この部分の断面積を
選択ゲート全体の抵抗を考慮にいれて任意に設定でき、
メモリーに集積した場合の読出しスピードや書込みスピ
ードを速くすることができ、さらにこの半導体記憶装置
は全体を２層ポリシリコンプロセスで製造出来るため製
造工程が簡単となりこのタイプのメモリーを他のデバイ
スと同一チップ上に載せる場合に他プロセスとの整合性
もよい。
によれば選択ゲートを第一層目のポリシリコン膜のパタ
ーニングにより形成しているため、この部分の断面積を
選択ゲート全体の抵抗を考慮にいれて任意に設定でき、
メモリーに集積した場合の読出しスピードや書込みスピ
ードを速くすることができ、さらにこの半導体記憶装置
は全体を２層ポリシリコンプロセスで製造出来るため製
造工程が簡単となりこのタイプのメモリーを他のデバイ
スと同一チップ上に載せる場合に他プロセスとの整合性
もよい。
【００２２】またその構造上この半導体記憶装置はすべ
ての各部の寸法および位置関係に対して自己整合的に作
られるため将来の縮小化に関しても長所を持つ。
ての各部の寸法および位置関係に対して自己整合的に作
られるため将来の縮小化に関しても長所を持つ。
【００２３】さらにこの半導体記憶装置はソース側書込
み、ドレイン側消去を使用したスプリットゲート型不揮
発性半導体記憶装置であるため、耐オーバーイレース特
性（消去に依り浮遊ゲートが正に帯電してもオフセット
部でチャネルをオフできる）を持ち、書込みにチャネル
ホットエレクトロンではなく一種の基板ホットエレクト
ロンを用いるため、ドレイン近傍のチャネル濃度を低く
保ち、ドレインの接合プロファイルをなだらかに保った
ままで素子構造を設計でき、容易に書込み特性と消去特
性を両立することができる。
み、ドレイン側消去を使用したスプリットゲート型不揮
発性半導体記憶装置であるため、耐オーバーイレース特
性（消去に依り浮遊ゲートが正に帯電してもオフセット
部でチャネルをオフできる）を持ち、書込みにチャネル
ホットエレクトロンではなく一種の基板ホットエレクト
ロンを用いるため、ドレイン近傍のチャネル濃度を低く
保ち、ドレインの接合プロファイルをなだらかに保った
ままで素子構造を設計でき、容易に書込み特性と消去特
性を両立することができる。
【図１】請求項１における発明の一実施例のスプリット
ゲート型不揮発性半導体記憶装置の断面図
ゲート型不揮発性半導体記憶装置の断面図
【図２】請求項２における発明の一実施例のスプリット
ゲート型不揮発性半導体記憶装置の断面図
ゲート型不揮発性半導体記憶装置の断面図
【図３】従来のスプリットゲート型不揮発性半導体記憶
装置の断面図
装置の断面図
１０ 半導体基板 １１ 第一のゲート絶縁膜 １２ 浮遊ゲート １３ 選択ゲート １４ 絶縁膜 １５ ドレイン １６ ソース １７ 絶縁膜 １８ 制御ゲート １９ 拡散層 ３０ ソース ３１ ドレイン ３２ チャネル領域 ３３ 第一のゲート絶縁膜 ３４ 浮遊ゲート ３５ 制御ゲート ３６ 層間絶縁膜 ３７ オフセット領域 ３８ 側壁絶縁膜 ３９ 選択ゲート
Claims (2)
- 【請求項１】一導電型半導体基板の表面領域に互いに離
れて設けられた、前記一導電型半導体基板と反対導電型
の第一および第二の拡散層を備え、前記第一と第二の拡
散層に挟まれたチャネル領域上に第一のゲート絶縁膜を
備え、前記第一のゲート絶縁膜上に第一の拡散層に対し
て自己整合的に位置した浮遊ゲート電極と第二の拡散層
に対して自己整合的に位置した選択ゲート電極を備え、
前記浮遊ゲート及び選択ゲートを絶縁膜を介して共に覆
うように、制御電極を設けたような電気的書込み消去可
能な半導体記憶装置。 - 【請求項２】浮遊ゲート電極と選択ゲート電極の間の前
記半導体基板上にこの半導体基板と反対導電型の第三の
拡散層を持つ事を特徴とする請求項１記載の電気的書込
み消去可能な半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030415A JPH05226662A (ja) | 1992-02-18 | 1992-02-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030415A JPH05226662A (ja) | 1992-02-18 | 1992-02-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226662A true JPH05226662A (ja) | 1993-09-03 |
Family
ID=12303318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4030415A Pending JPH05226662A (ja) | 1992-02-18 | 1992-02-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226662A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0763856A1 (en) * | 1995-09-11 | 1997-03-19 | Matsushita Electronics Corporation | Semiconductor storage device and method of driving the same |
| DE19614011A1 (de) * | 1996-04-09 | 1997-10-16 | Siemens Ag | Halbleiterbauelement mit einem geteilten Floating Gate |
| US5793058A (en) * | 1996-02-03 | 1998-08-11 | Samsung Electronics Co., Ltd. | Multi-gate offset source and drain field effect transistors and methods of operating same |
| US5834808A (en) * | 1995-10-16 | 1998-11-10 | Nec Corporation | Non-volatile semiconductor memory device |
| US5920085A (en) * | 1996-02-03 | 1999-07-06 | Samsung Electronics Co., Ltd. | Multiple floating gate field effect transistors and methods of operating same |
| KR100454132B1 (ko) * | 2002-09-09 | 2004-10-26 | 삼성전자주식회사 | 비휘발성 기억소자 및 그 형성방법 |
-
1992
- 1992-02-18 JP JP4030415A patent/JPH05226662A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413652B1 (ko) * | 1995-09-11 | 2004-05-27 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체기억장치및그구동방법 |
| US5753953A (en) * | 1995-09-11 | 1998-05-19 | Matsushita Electronics Corporation | Semiconductor storage device and method of driving the same |
| EP0763856A1 (en) * | 1995-09-11 | 1997-03-19 | Matsushita Electronics Corporation | Semiconductor storage device and method of driving the same |
| US6188102B1 (en) | 1995-10-16 | 2001-02-13 | Nec Corporation | Non-volatile semiconductor memory device having multiple different sized floating gates |
| US5834808A (en) * | 1995-10-16 | 1998-11-10 | Nec Corporation | Non-volatile semiconductor memory device |
| CN1073285C (zh) * | 1995-10-16 | 2001-10-17 | 日本电气株式会社 | 非易失性半导体存储器件 |
| US5793058A (en) * | 1996-02-03 | 1998-08-11 | Samsung Electronics Co., Ltd. | Multi-gate offset source and drain field effect transistors and methods of operating same |
| US5920085A (en) * | 1996-02-03 | 1999-07-06 | Samsung Electronics Co., Ltd. | Multiple floating gate field effect transistors and methods of operating same |
| US5885859A (en) * | 1996-02-03 | 1999-03-23 | Samsung Electronics Co., Ltd. | Methods of fabricating multi-gate, offset source and drain field effect transistors |
| US6177702B1 (en) | 1996-04-09 | 2001-01-23 | Infineon Technologies Ag | Semiconductor component with a split floating gate and tunnel region |
| DE19614011C2 (de) * | 1996-04-09 | 2002-06-13 | Infineon Technologies Ag | Halbleiterbauelement, bei dem die Tunnelgateelektrode und die Kanalgateelektrode an der Grenzfläche zum Tunneldielektrikum bzw. Gatedielektrikum durch eine Isolationsstruktur unterbrochen sind |
| DE19614011A1 (de) * | 1996-04-09 | 1997-10-16 | Siemens Ag | Halbleiterbauelement mit einem geteilten Floating Gate |
| KR100454132B1 (ko) * | 2002-09-09 | 2004-10-26 | 삼성전자주식회사 | 비휘발성 기억소자 및 그 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100468745B1 (ko) | 실리콘-옥사이드-나이트라이드-옥사이드-실리콘 게이트구조를 갖는 불휘발성 메모리 셀 및 그 제조 방법 | |
| US5284785A (en) | Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and methods for making and using the same | |
| US5739569A (en) | Non-volatile memory cell with oxide and nitride tunneling layers | |
| JPH11135654A (ja) | スプリット・ゲート型フラッシュ・メモリー セルの構造 | |
| JPS6341240B2 (ja) | ||
| JP3049100B2 (ja) | 半導体装置及びその製造方法 | |
| JP3148976B2 (ja) | フラッシュメモリ素子及びその製造方法 | |
| JP2001326288A (ja) | 不揮発性半導体メモリの製造方法およびそれにより製造される不揮発性半導体メモリ | |
| JPH05226662A (ja) | 半導体記憶装置 | |
| JPH05326893A (ja) | 不揮発性記憶装置 | |
| JPH07312394A (ja) | 不揮発性メモリ及びその製造方法 | |
| JPH0851164A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP3807633B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3912458B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH0878544A (ja) | 不揮発性半導体記憶装置 | |
| JP2989205B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JP2000031436A (ja) | 半導体記憶装置およびその製造方法 | |
| JPS6352478A (ja) | 半導体集積回路装置 | |
| JP2797466B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH06244431A (ja) | 半導体記憶装置 | |
| JPH01179369A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH06334192A (ja) | 不揮発性半導体メモリ | |
| JP2000216269A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100214470B1 (ko) | 이이피롬 셀의 제조방법 | |
| JPH05267679A (ja) | 半導体装置及びその製造方法 |