JPH01179369A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する記憶トラン
ジスタを持つ不揮発性半導体記憶装置に係り、特に−メ
モリセル毎に電気的に書込みおよび消去が可能な不揮発
性半導体記憶装置の製造方法に関する。

（従来の技術） 外部から絶縁された浮遊ゲートを有し、この浮遊ゲート
を覆うように制御ゲートを有するＭＯ８ｔ−ランジスタ
型の記憶トランジスタと、この記憶トランジスタに直列
接続されて番地選択を行う選択用トランジスタとからな
るメモリセルを用い、これを基板上に集積形成した不揮
発性半導体記憶装置が知られている。このメモリセルで
は、記憶トランジスタの浮遊ゲート下のゲート絶縁膜内
に一部他より薄い絶縁膜領域（書替え領域）を形成し、
ドレイン拡散層の一部がこの書替え領域に重なるように
して、Ｆ　ｏｗｌｅｒ　−Ｎ　ｏｒｄｈｅｉｍ電流（ト
ンネル電流）によって電気的な書込みおよび消去を可能
としている。例えば、ｎチャネル構造の場合を説明すれ
ば、書込み時には選択トランジスタのゲートに高電圧を
印加する。選択トランジスタのドレインは接地しておく
。記憶トランジスタの制御ゲートにも高電圧を印加する
。このとき、記憶トランジスタの書替え領域の薄い絶縁
膜に高電界がかかり、記憶トランジスタのドレインがら
浮遊ゲートに電子が注入される。これにより、記憶トラ
ンジスタのしきい値電圧は正方向に移動する。消去時に
は、選択トランジスタのゲートやおよびドレインに共に
高電圧を印加し、記憶トランジスタの制御ゲートを接地
する。このとき、選択トランジスタを介して記憶トラン
ジスタのドレインに高電圧がかかり、浮遊ゲート下の薄
い絶縁膜には書込み時とは逆の電界がかかり、浮遊ゲー
トからドレインに電子が放出される。記憶トランジスタ
のソースは、書込み時、消去時共に接地電位とする。選
択トランジスタのトレインに高電圧が印加される消去時
には記憶トランジスタのソース電位を僅かに正電位とし
てもよい。読出し時は、両トランジスタのゲートおよび
選択トランジスタのドレインに正電圧を印加し、記憶ト
ランジスタのソースを接地して、記憶トランジスタのチ
ャネル・コンダクタンスを読む。これにより、情報１１
１１１、“０″が判別される。

この様な電気的書替え可能な不揮発性メモリセルの製造
法として、従来法のような方法が知られている。

第３図（ａ）〜（Ｃ）はその−例である。ｐ型シリコン
基板２１に先ず記憶トランジスタのソース、ドレインと
なるｎゝ型層２２ｚ　、２２２を形成し、その後全面に
４００人程度のゲート酸化膜２３を形成する。次にこの
ゲート酸化ｇ！２３上に光露光技術によりｎ＋型層２２
２上に開口を持つレジストパターン２４を形成し、これ
をマスクにしてフッ化アンモニウムによりゲート酸化膜
２３を選択エツチングする１ａ））。次いでレジストパ
ターン２４を除去し、露出しているｎ十型上に１００人
程度のトンネル酸化１！０２９を形成した後、第１！Ｉ
ｌ多結晶シリコン膜２５、層間絶縁膜２６、第２層多結
晶シリコン膜２７を順次積層形成し、この積層膜上に光
露光技術により所望のレジストパターン２８を形成する
（　（ｂ））。そしてこのレジストパターン２８をマス
クとして第１層多結晶シリコン！１２７、層間絶縁膜２
６および第１層多結晶シリコン膜２５を順次反応性イオ
ンエツチングによりエツチングする。これにより、記憶
トランジスタ領域には浮遊ゲート２５１と制御ゲート２
７１が自己整合されて形成され、選択トランジスタ領域
には２層のゲート電極２５２゜２７２が自己整合されて
形成される。この後、イオン注入を行って、選択トラン
ジスタのソース。

ドレインとになるｎ＋型層２２３．２２４を形成する１
ｃ））。選択トランジスタのソースであるｎ＋型層２２
３と記憶トランジスタのドレインであるｎ＋型層２２２
は、互いに一部重なるようにパターン形成され、電気的
に直接接続された状態になる。以後、通常のＭＯ，Ｓ集
積回路の製造工程に従って、不揮発性メモリが形成され
る。

この従来法では、書替え領域の薄いトンネル絶縁膜を形
成する際に、これを先に形成されたドレイン拡散層上に
重なるように、レジストパターンを形成しなければなら
ない。従って合わせずれを考慮すると、メモリセルの微
細化が難しい、という難点がある。

別の従来法を、第４図（ａ）〜（ｄ）により説明する。

この方法では先ず、ｐ型シリコン基板３１に選択トラン
ジスタのゲート絶縁膜となる第一１のゲート酸化膜３２
を形成し、レジストパターン３３を用いてこの第１のゲ
ート酸化膜３２のうち記憶トランジスタ領域を選択エツ
チングする（　（ａ））。そして記憶トランジスタ領域
に薄いトンネル絶縁膜である第２のゲート酸化膜３４を
形成した棲、全面に第１層多結晶シリコン１３５を堆積
する。この第１層多結晶シリコン膜３５上の上の記憶ト
ランジスタおよび選択トランジスタのゲート領域にレジ
ストパターン３６を形成しく　（ｂ））　、このレジス
トパターン３６をマスクとして第１層多結晶シリコン模
を選択エツチングして、記憶トランジスタの浮遊ゲート
３５１および選択トランジスタのゲート電極３５２を分
離形成する。この後層間絶縁膜３８を介して第２層多結
晶シリコン膜３９を堆積する。この第２霧多結晶シリコ
ン膜３９上にレジストパターン４０を形成しく　（Ｃ）
）　、これをマスクとして第２層多結晶シリコン膜３９
を選択エツチングして、記憶トランジスタの制御ゲート
をパターン形成する（（ｄ））。以後は通常のＭＯ８集
積回路の製造工程に従う。

この従来法では、記憶トランジスタのドレインであるｎ
＋型層３７２が横方向拡散によって浮遊ゲート３５１と
重なるようになる部分が書替え領域となる。従ってこの
従来法では、先の第３図の場合のような合わせずれの問
題はなく、書替え領域が浮遊ゲートに対して自己整合的
に形成される。

しかしながらこの方法では、制御ゲートを形成する前に
０４″型拡散層を形成しなければならないため、拡散層
形成侵の熱工程による不純物の再拡散を考えると浮遊ゲ
ート長は余り短くできない。また浮遊ゲート長を短くす
るとそれだけ浮遊ゲート下の書替え領域の占める面積が
大きくなり、不良発生の原因となる。以上により、この
従来法でも余りメモリセルの微細化はできない。

（発明が解決しようとする課題） 以上のように、記憶トランジスタと選択トランジスタを
持つ電気的書替え可能な不揮発性メモリセルの従来の製
法は、いずれも微細化に難点があった。

本発明は、この様な問題を解決した不揮発性半導体記憶
装置の製造方法を提供することを目的とする。

［発明の構成コ （課題を解決するための手段） 本発明の方法は、先ず半導体基板上に選択トランジスタ
のゲート絶縁膜となる第１のゲート絶縁膜を形成し、次
いでこれを選択エツチングして記憶トランジスタのチャ
ネル領域上に記憶トランジスタの浮遊ゲート下のゲート
絶縁膜となる第１のゲート絶縁膜より薄い第２のゲート
絶縁膜を形成する。この債、第１層ゲート電極材料膜、
層間絶縁膜および第２層ゲート電極材料膜を順次積層形
成し、これらの積層膜をパターン形成することにより、
記憶トランジスタの制御ゲートとこれに自己整合された
浮遊ゲート、および選択トランジスタのゲート電極を形
成する。その後、これらのゲート群をマスクとして不純
物をイオン注入して、記憶トランジスタおよび選択トラ
ンジスタのソース、ドレインとなる拡散層を形成する。

（作用） 本発明によれば、拡散層を形成した後にこの上の書替え
領域に選択的にトンネル絶縁膜を形成する方法のように
合わせずれを考慮する必要がない。また記憶トランジス
タおよび選択トランジスタのゲート電極構造が全て形成
された後に各トランジスタのソース、ドレイン拡散層が
形成されるから、記憶トランジスタのドレイン拡散層と
浮遊ゲートの重なり状態を良好に制御することができる
。従って、メモリセルの微細化を図ることができ、不揮
発性メモリの高集積化を図ることができる。

（実施例） 以下、本発明の詳細な説明する。

第１図（ａ）〜（ｅ）は一実施例の不揮発性メモリセル
の製造工程を示す。ｐ型シリコン基板１１上に先ず、４
００人の熱酸化膜からなる第１のゲート絶縁膜１２を全
面形成する（　（ａ））。

このゲート絶縁膜１２は選択トランジスタ用である。次
に光露光技術により記憶トランジスタのチャネル領域を
含む領域に開口を持つレジストパターン１３を形成し、
これをマスクとして第１のゲート絶縁ＷＡ１２をフッ化
アンモニウムにより選択的にエツチング除去する１ｂ）
）。そしてレジストパターン１３を除去して、露出した
基板上に膜厚１００人の熱酸化膜からなる記憶トランジ
スタ用の第２のゲート絶縁１１１４を形成する。そして
全面に４０００人のリンドープの第１層多結晶シリコン
膜１５を堆積し、この上に４００人の熱酸化膜からなる
層間絶縁！１１６を形成し、更にこの上に４０００人の
リンドープの第２層多結晶シリコン［１１７を堆積形成
するくくｃ））。次に光露光技術を用いて所望のレジス
トパターン１８を形成し、これをマスクとして第２層多
結晶シリコン膜１７、層間絶縁層１６および第１層多結
晶シリコンｌｌ１１５を連続的にエツチングする（（ｄ
）’）。これにより、記憶トランジスタの浮遊ゲート１
５１と制御ゲート１７１が互いに自己整合的に形成され
る。選択トランジスタ側は、第７府多結晶シリコン膜に
よりゲート電極１５２が形成され、この上に第２層多結
晶シリコン膜１７２がやはり自己整合的に形成される。

選択トランジスタ側の第２層多結晶シリコン膜１７２は
その後エツチング除去してもよいし、第１層多結晶シリ
コン膜と共にゲート電極として残してもよい。この後、
これらのゲートを少なくともマスクの一部としてイオン
注入を行って、各トランジスタのソース、ドレイン拡散
層となるｎ＋型層１９１〜１９３を形成する（　（ｅ）
）。この後は図示しないが、通常のＭＯ８集積回路の製
造工程に従って、酸化膜で覆い、コンタクトホールを開
口し、Ａｎ配線を施して完成する。

なお図では、メモリセルのチャネル長方向に沿った断面
を示したが、記憶トランジスタの制御ゲート２７１をチ
ャネル幅方向に連続的に形成する場合には、浮遊ゲート
をチャネル幅方向に関して独立させるため、予め第２層
多結晶シリコン膜の堆積前にメモリセル毎に第１層多結
晶シリコン膜をパターン形成しておくことが必要である
。この場合、記憶トランジスタ領域のチャネル幅方向の
断面は、第２図のようになる。

この実施例による不揮発性メモリセルの動作原理は従来
のものと変わらない。この実施例によれば、ソース、ド
レイン拡散層は全てのゲート電極が形成された侵に形成
されるから、記憶トランジスタの書替え領域であるドレ
イン拡散層と浮遊ゲートとの重なりを制御性よく設定す
ることができる。従ってメモリセルの微細化が容易であ
る。また特性上も、浮遊ゲートとドレイン拡散層間の容
量が小さい値に制御性よく設定されるため、優れたもの
が得られる。ドレイン拡散層上に選択的に薄いゲート絶
縁膜を形成する従来法のような合わせずれの問題もなく
、この点でもメモリセルの微細化に有利である。

本発明は上記実施例に限られない。例えば、記憶トラン
ジスタの浮遊ゲート下に形成される第２のゲート絶縁膜
は、１００人の熱酸化膜に限られず、５０〜１３０人の
範囲で適当な熱酸化膜を用い得る。熱酸化膜の他窒化膜
等他の絶縁膜を用いてもよく、その場合もシリコン酸化
膜換算′Ｃ：５０〜１３０人の膜厚を選べばよい。層間
絶縁膜についても、シリコン酸化膜の他にシリコン窒化
膜やこれとシリコン酸化膜の複合膜（二層或いは三＠）
を用いることができる。ソース、ドレイン拡散層につい
ては、特に記憶トランジスタのドレイン拡散層の横方向
拡散が特性に大きい影響を与える。

従って、記憶トランジスタのドレイン拡散層と選択トラ
ンジスタのドレイン拡散層の不純物導入条件を異ならせ
ること、具体的には用いる不純物を異ならせ、或いは濃
度を異ならせる、等の変更を加えてもよい。

その他、本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができる。

［発明の効果］ 以上述べたように本発明の方法によれば、従来法の合わ
せずれの問題や拡散層の伸びの制御性が悪いという問題
が解決され、電気的書替え可能な不揮発性メモリセルの
微細化が図られる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の一実施例によるメモリ
セルの製造工程を示すチャネル長方向に沿った断面図、
第２図はそのメモリセルにおける記憶トランジスタ部の
チャネル幅方向に沿った断面図、第３図（ａ）〜（Ｃ）
は従来法の一例を示す製造工程断面図、第４図（ａ）〜
（ｄ）は従来法の他の例を示す製造工程断面図である。 １１・・・ｐ型シリコン基板、１２・・・第１のゲート
絶縁、膜、１３・・・レジストパターン、１４・・・第
２のゲート絶縁膜、１５・・・第１層多結晶シリコン膜
、１５１・・・浮遊ゲート、１５２・・・ゲート電極、
１６・・・層間絶縁膜、１７・・・第２層多結晶シリコ
ン膜、１７１・・・制御ゲート、１７２・・・ゲート電
極、１８・・・レジストパターン、１９１〜１９３・・
・ｎ＋型層。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. 浮遊ゲートと制御ゲートを有する記憶トランジスタと、
   番地選択を行う選択トランジスタとを直列接続して構成
   されるメモリセルを半導体基板に集積形成してなる不揮
   発性半導体記憶装置の製造方法であって、半導体基板に
   選択トランジスタ用の第１のゲート絶縁膜を形成する工
   程と、この第１のゲート絶縁膜のうち記憶トランジスタ
   のチャネル領域を含む領域を選択エッチングする工程と
   、この選択エッチング工程で露出した基板表面に前記記
   憶トランジスタの浮遊ゲート下のトンネル絶縁膜となる
   前記第１のゲート絶縁膜より薄い第２のゲート絶縁膜を
   形成する工程と、これら第１および第２のゲート絶縁膜
   が形成された基板上に第１層ゲート電極材料膜、層間絶
   縁膜および第２層ゲート電極材料膜を順次積層形成する
   工程と、これらの積層膜をパターン形成して、前記記憶
   トランジスタ領域に前記第１層ゲート電極材料膜による
   浮遊ゲートと第２層ゲート電極材料膜による制御ゲート
   とをチャネル長方向について自己整合された状態で形成
   すると同時に、選択トランジスタ領域に少なくとも第１
   層ゲート電極材料膜によるゲート電極を形成する工程と
   、この工程の後基板と逆導電型を与える不純物の導入に
   より、前記記憶トランジスタおよび選択トランジスタの
   ソース、ドレインとなる拡散層を形成する工程とを有す
   ることを特徴とする不揮発性半導体記憶装置の製造方法
   。