KR100262830B1 - 반도체장치제조방법 - Google Patents

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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

기존의 비휘발성 메모리에서는 부유 게이트로 혹은 부유 게이트로부터의 충분히 강한 터널링 전류를 얻기 위해 매우 얇은 터널 산화물층이 사용되었다. 터널 산화물층의 통상적인 두께는 8~10nm 범위내에 있다. 본 발명은 예를 들면, 20nm 정도의 두꺼운 터널 산화물층을 사용하여 기존의 값에 필적하는 터널링 전류 값을 얻을 수 있게 한다. 본 발명에 따르면, 무겁고 높은 에너지의 이온, 예를 들면, As를 비교적 얇은 산화물 다결정층으로 주입하여 터널 효과를 증대시킨다. 이러한 공정 동안, Si 원자는 다결정층에서 산화물층내로 밀려 들어가 산화물층의 실리콘함량이 증대되게 함으로써 터널링 특성상 상당한 변화를 가져온다. 다른 경우에 게이트 산화물층으로서의 기능을 하는 산화물층을 터널 산화물층으로서 사용할 수도 있다. 본 발명의 중요한 잇점은 제조 공정중 필수적인 터널 산화물층과 포토레지스트층의 직접적인 접촉이 없어 터널 산화물층의 특성이 포토레지스트에 의해 전혀 또는 거의 손상되지 않게 된다는 것이다.

Description

반도체 장치 제조방법
제1도는 본 발명에 따른 방법에 의해 제조한 반도체 장치의 단면도.
제2내지 제5도는 제1도 장치의 여러 제조 단계를 도시한 단면도.
제6내지 제11도는 본 발명에 따른 방법의 제2실시예를 도시한 단면도.
제12내지 제14도는 본 발명에 따른 방법의 제3실시예를 도시한 단면도.
제15내지 제18도는 본 발명에 따른 방법의 제4실시예를 도시한 단면도.
제19도는 본 발명에 따른 방법에 의해 제조한 반도체 장치의 또다른 실시 예를 도시한 단면도.
* 도면의 주요부분에 대한 설명
1 : 반도체 본체 2 : 반도체 본체 표면
2 : 비휘발성 메모리 4a,4b : 부유 게이트 전극
5 : 채널 6 : 소스
7 : 드레인 8 : 표면영역
9,35 : 터널 산화물층 10 : 필드 산화물
11 : 접속영역 12,25 : 게이트 산화물층
13 : 제어 게이트 전극 14 : 다결정층간 유전체
15 : 유리층 16,19 : 비정질 또는 다결정층
17,20,26,27,29,32,34 : 포토레지스트 마스크
18,33 : 개구부 30 : 절연층
본 발명은 반도체 장치를 제조하는 방법으로서, 보다 구체적으로, 반도체 본체 표면에 부유 게이트 전극(floating gate electrode)을 갖는 MOS 트랜지스터 형태의 비휘발성 메모리를 형성하되, 이 트랜지스터를 실리콘 함량이 많은 터널 산화물층(tunnel oxide)에 의해 반도체 본체의 기저 표면 영역으로부터 분리되게 하는 반도체 장치 제조방법에 관한 것이다.
이러한 방법은, 예를 들면, 미국 특허 제4,849,248 호에 의해 잘 알려져 있다.
부유 게이트 전극이 있는 MOS 트랜지스터는 EEPROM, EPROM, 플래쉬(flash)-EEPROM, 플래쉬-EPROM 등의 이름으로 알려진 많은 비휘발성 메모리들을 형성한다. 이러한 모든 메모리의 형태에 있어서, 기록되는 정보는 부유 게이트 전극의 전하 상태에 의해, 결과적으로는, MOS 트랜지스터의 임계 전압(thresholdvoltage)에 의해 형성된다. 정보의 판독(readout)은, 예를 들면, 대체로 부유 게이트 상측에 전기적 절연상태로 놓여 있는 제어 게이트(control gate)에 의해서 행해지는데, 판독중 제어 게이트에 저장된 정보에 따라, 트랜지스터가 도통되거나 도통되지 않게 하는 전압이 인가될 수 있다.
터널 산화물층을 통한 부유 게이트 전극으로부터의 또는 부유 게이트 전극으로의 전자 터널링(tunneling)을 이용해 부유 게이트 전극을 충전 또는 방전한다. 적절한 터널링 전류를 얻기 위해서는 터널 산화물층층을 매우 얇게 해야 하는데, 통상의 메모리에서는, 예를 들면, 8~10nm 정도의 두께로 해야 한다. 하지만, 이렇게 얇은 층으로 하는데 있어서는 많은 문제점이 생긴다. 즉, 이 얇은 터널 산화물층에는 기억 트랜지스터와 다른 MOS 트랜지스터의 게이트 산화물층을 형성하도록 더 두꺼운 산화물층을 제공해야만 한다. 또한 제조하는 동안 포토리소그래피(photolithog raphy) 공정을 행하기 위해 미리 형성해 놓은 게이트 산화물층위에 포토레지스트 (photoresist)를 향상 제공해야만 하는데, 이는 불행히도 게이트 산화물층의 특성에 영향을 미칠 수도 있다. 반도체 장치가 작동함에 따라 얇은 터널 산화물층은 부유 게이트 전극과 반도체 본체의 표면 영역 사이의 캐패시턴스를 증가시킨다. 표면 영역들은 예를 들면, EEPROM(Electrically Erasable PROM)인 경우 드레인 영역, 그리고, 예를 들면, 플래쉬-EEPROM 이나 플래쉬-EPROM(Electrically Programmable ROM)인 경우 소스와 드레인 영역에 인접한 반도체 본체 부분들을 포함한다. 이러한 기생 캐패시턴스 때문에, 부유 게이트와 제어 게이트 사이에 그리고 부유 게이트와 반도체 본체 사이의 캐패시턴스비(capacitance ratios)는 비교적 고전압을 제어 게이트에 인가햐야만 터널링 효과를 얻을 수 있는 정도가 된다. 이러한 고전압은 소위 매립형 메모리(embedded memory)인 경우 구동 전화회로 및/또는 논리 회로에 있어서 문제점을 유발시킨다. 따라서 저전압에서도 터널링 전류가 충분한 세기를 갖게 하는 식으로 터널링 효과를 강화시키는 것이 바람직하다. 그러나, 이 경우 메모리의 보유 시간이 충분히 길어야 하고, 즉 부유 게이트에 저장된 정보가 충분히 긴 기간 동안 유지되고 전기적 전하의 누설로 인해 너무 빨리 정보가 없어지지 않도록 해야 한다. 실제로 터널링 효과의 강화는 누설 전류의 증가를 수반한다고 알려져 있다.
미국특허 제4,849,248 호의 제13도는 서문에서 언급한 종류의 장치를 도시하는데, 여기서는 터널 산화물층에 실리콘 이온을 주입해 터널 산화물층내의 실리콘 함량을 증가시킴으로써 터널링 효과를 강화한다. 이러한 기법을 사용하는 경우, 이 알려진 장치도 터널 산화물층을 한정하여 실리콘 이온을 국부적으로 주입하기 위해 포토레지스트층을 또한 필요로 한다. 또한, 이 알려진 공정에서도, 인접한 게이트 산화물층보다 상당히 얇은 터널 산화물층이 형성된다.
본 발명의 목적은 특히 서문에서 언급한 종류의 방법으로서, 기억 보유 시간을 수용못할 정도로 짧게 하지 않으면서 터널링 효과를 강화시키는 방법을 제공하는데 있다. 본 발명의 목적은 또한 게이트 산화물층상에 포토레지스트층을 직접적으로 도포하지 않는 간단한 방법을 제공하는데 있다. 본 발명의 또다른 목적은 터널산화물층 두께를 보통의 게이트 산화물층 두께 정도로 하면서 제어 게이트에 과도하게 높은 전압을 인가할 필요가 없게 하는 터널링 효과를 기본으로 하는 EEPROM 또는 EPROM 메모리를 제공하는데 있다.
본 발명에 따른 서문에서 언급한 종류의 방법은, 터널 산화물층위에 실리콘층을 침착한 다음에 비교적 무거운 이온을 실리콘층으로 주입시키되, 주어진 실리콘층 두께에서 이러한 이온 주입에 의해서 실리콘 원자들이 실리콘층으로부터 터널산화물층으로 들어갈 수 있을 정도의 에너지로 주입시킴으로써 터널 산화물층의 실리콘 함량이 많아지게 하는 것을 특징으로 한다.
본 명세서에서 기술한 방법에 의해 제조된 메모리들이 만족스럽게 작동하는 것으로 밝혀졌다. 본 발명에 따른 방법은 매우 간단하다. 즉, 게이트 산화물층을 성장시킨 후, 얇은 다결정 실리콘층(이하에서는, 간단히 다결정 또는 다결정층이라함)을 침착한다. 이 층산에, 포토레지스트 마스크(maxk)를 제공하여 터널 산화물층을 한정하고 다결정층에 의해 포토레지스트를 게이트 산화물층으로부터 분리시킬 수도 있다. 게이트 산화물층내의 터널링 전류는 As 와 같은 무거운 이온들을 주입함으로써 증가시키고, 이렇게 한 후 다시 포토레지스트 마스크를 제거한다.
특별한 경우에, 터널 산화물층을 게이트 산화물층보다 얇게 형성하는 것이 바람직할 수도 있다. 부유 게이트와 기판 사이의 캐패시턴스 결합이 개선되는 장점을 갖는 일 실시예는 부유 게이트 전극과 MOS 트랜지스터 채널 영역 사이에 터널 산화물층과 동일하거나 적어도 거의 동일한 두께의 게이트 산화물층을 제공한다는 점에 특징이 있다. 또한 본 실시예에서, 터널 산화물층을 제공하기 위해 별도의 산화 공정을 수행할 필요가 없고 터널 산화물층을 게이트 산화물층과 동시에 형성할 수 있다. 산화물층의 특성에 악영향을 끼칠 수도 있는 공정에서 게이트 산화물층/터널 산화물층을 가능한 한 적게 노출시키는 본 실시예는 부유 게이트 전극을 실리콘층으로부터 적어도 부분적으로 형성한다는 점에 특징이 있다.
한편, 주입된 이온이 실리콘층을 통과해 완전히 빠져가는 것을 방지하기 위해 실리콘층의 두께가 너무 얇지 않아야 하고, 다른 한편으로, 실리콘층이 너무 두껍지 않아야 하는데, 이는 두께가 너무 두꺼우면 여기된(excited)실리콘 원자가 터널산화물층까지 도달하기가 어렵기 때문이다. 실리콘층의 두께가 25~200nm의 범위일때 실험상 좋은 결과가 나왔다. 두께는 적어도 대략 100nm인 것이 바람직하다.
이온을 실리콘층으로 주입하는 에너지의 특정값은 특히, 실리콘층의 두께와 이온 형태에 의존하는데, 약 50~150KeV 범위내에 놓인다. 주입 에너지는 적어도 대략 80KeV 인 것이 바람직하다.
이온 주입 공정후, 예를 들면, 실리콘층의 저항의 관점에서 실리콘층이 충분히 두꺼우면, 바람직하게 실리콘층으로부터 부유 게이트 전극을 규정할 수도 있다. 얇은 실리콘층에 대해 특별히 중요한 일시시예는 이온 주입 공정후 얇은 실리콘층위에 다결정 실리콘층을 침착하고, 그런 다음에 얇은 실리콘층과 다결정 실리콘층이 조합된 층으로부터 부유 게이트 전극을 규정하는 점에 특징이 있다. 만일 실리콘층이 부유 게이트를 형성할 수 있는 정도로 충분히 두껍다면, 이온 주입 전이나 후에 무거운 이온, 예를 들면, P로 이 층을 도핑시킬 수도 있다. 만일 실리콘층이 부유 게이트를 형성할 수 없을 정도로 너무 얇다면, 부가적인 다결정층의 침착 후까지 도핑시키지 않는 것이 바람직하다.
본 발명을 몇가지 실시예와 개략적인 도면을 참조하여 더욱 상세히 설명할 것이다.
도면을 개략적이고 일정한 배율로 도시되지 않았음에 주의하기 바란다. 여러가지 실시예에 있어서 대응하는 구성요소는 통상 동일한 예시부호로 나타내었다. 동일한 전도형의 반도체 영역은 보통 같은 방향으로 해칭(hatching)하였다.
제1도는 실리콘 반도체 본체(1)를 갖는 반도체 장치를 도시한다. 분명히,실리콘 대신에 다른 적절한 반도체 물질도 사용할 수 있다. 본체(1)의 표면(2)에 부유 게이트 전극(4)을 갖는 MOS 트랜지스터 형태의 비휘발성 메모리(3)를 형성하였다. 도면에 도시된 게이트(4)의 두 부분(4a 및 4b)은 도면상의 평면에 도시되어 있지 않은 다른 부분에서 상호접속된다. 머리글자 MOS의 문자 M 과 O 는 금속과 산화물성을 각각 의미하지만, 본 발명은 이러한 트랜지스터 유형으로만 제한되지 않고, 게이트 전극을 금속이 아닌 다른 물질, 예를 들면 다결정 실리콘과 같은 도핑된 반도체 물질로 만들고/만들거나 게이트 유전체를 산화막으로 만들지 않고 다른 물질 또는 여러 물질의 합성물로 만드는 실시예들도 MOS 트랜지스터라는 용어에 의해 포괄되어야 한다. 정보는 전기적 전하의 형태로 부유 게이트 전극(4)에 저장되고 트랜지스터의 임계 전압을 결정한다. 게이트 전극(4)은 유전성 물질에 의해 완전히 둘러싸이므로, 전하가 흘러 나갈 수 없어 메모리는 비휘발성 성질을 얻게 된다. 부유 게이트 부분(4a)은 트랜지스터의 소스(6) 및 드레인(7) 사이의 채널(5)위에 놓인다. 다른 부유 게이트의 부분(4b)은 중간에 놓인 터널 산화물층(9)에 의해 게이트 전극(4)과 격리된 표면 영역(8)(이후, 터널 영역이라고도 함)위에 놓인다. 게이트(4)와 터널 영역(8) 사이에 어떤 전압이 걸리면 전자가 터널 산화물층을 통과해 게이트(4)에서 영역(8)으로 또는 영역(8)에서 게이트(4)로 터널링하여 게이트(4)의 전하 상태를 조정할 수 있다. 터널링 효과를 증가시키기 위해 터널 산화물층(9)내의 실리콘 함량을 증가시킨다. 즉, 층(9)내의 실리콘 함량을 층(9)의 화학량론적 조성비의 경우보다 높인다. 이렇게 터널링 효과를 강화함으로써, 비교적 저전압으로도 통상적인 경우보다 더 두꺼운 터널 산화물층에서 충분히 강한 터널링 전류를 얻을 수 있다. 이러한 결과로 터널 산화물층은, 예를 들면, 보통의 MOS 트랜지스터 게이트 산화물층의 두께로 형성할 수 있다.
본 실시예에 있어서, 반도체 본체(1) 또는 표면에 인접한 적어도 하나의 층-형상 부분은 P-형이다. 트랜지스터(3)는 비교적 두꺼운 필드 산화물층(10)으로 경계지어진 활성 영역내에 제공한다. n-채널형 드랜지스터(3)는 n-형 소스(6) /드레 인(7)을 갖는다. 채널 영역(8)은 본 발명에서 트랜지스터 영역외부에 놓이고 필드 산화물층(10) 아래에 제공된 n-형 접속 영역(11)에 의해 드레인(17)과 접속된다. 영역(8)을 부유 게이트 전극(4)으로부터 격리시키는 터널 산화물층(9)은 트랜지스터 채널 영역위의 게이트 산화물층(12)과 동일한 두께 또는 적어도 거의 동일한 두께를 갖는다. 부유 게이트 전극(4)은 n-형으로 도핑된 다결정 실리콘이다. 부유 게이트(4)위에 제어전극 또는 제어 게이트(13)가 제공되는데, 이것 또한 n-형 다결정 실리콘이다. 다결정층(4 및 13)은 산화물로 만들어진 다결정층간 유전체(14)에 의해 격리되는데, 이 유전체는, 예를 들면, 질화물 또는 산화물과 질화물의 합성물중에서 택일하여 만들 수도 있다. 층(14)의 두께는 게이트(4 및 13) 사이의 캐패시턴스 결합이 게이트(4)와 반도체 본체 사이의 캐패시턴스 결합에 비하여 가능한 한 크게 되도록 선택하는데, 그렇게 하면 부유 게이트(4)의 전위(potential)를, 예를 들면, 기록 또는 삭제할 때 제어 전극(13)에서 가능한 한 최소의 전압으로 쉽게 조정할 수 있기 때문이다. 이러한 이유로 층(14)의 두께는 너무 두껍지 않게 하고 산화물층(9 및 12)의 두께는 너무 얇지 않게 한다. 산화물층(9/12) 두께의 특정값은 12~40nm 범위, 예를 들면, 25nm이고, 다결정층간 유전체(14)도 대략 25nm(효율적인 산화물 두께)이다. 반도체 장치를 두꺼운 산화물층(15)으로 도포하고, 여기에 접속을 위한 개구부(도면에 도시되지 않음)를 형성한다.
여기에 기술된 장치는 EEPROM 으로서 제조될 수도 있는데, EEPROM 에서 트랜지스터(3)의 드레인은 게이트가 워드선(word line)과 접속된 선택 트랜지스터(도시되지 않음)에 결합된다.
장치의 제조는 보통의 저항률을 갖는 P-형 실리콘 기판(1)으로 시작한다. 우선 반도체 본체(1) 표면 영역에서 접속부 영역(11)을 형성할 곳에 고농도로 도핑된 n+영역을 제공하고 바람직하게는 As로 도핑된 영역을 제공하고, 필요하다면 접속부 영역(11) 외부에 제공될 필드 산화물층(10) 영역에 p-형 채널 차단 영역을 제공한다. 이러한 채널 차단층은 도면에 도시하지 않았다. 그리고 나서, 통상의 방법으로 필드 산화물층(10)을 제공함으로써, 접속 영역(11)이 도면의 중앙에 위치한 필드 산화물층 영역 아래에 놓이게 한다. 그리고 나서, 인(phosphorus)을 주입함으로써 터널 영역에 n-형 영역(8)을 형성할 수 있다. 영역(8)위에 성장시키는 터널 산화물층의 특성을 좋게 하기 위해 영역(8)의 도핑 농도를 비교적 낮은 값, 예를 들면, 1~2 x 1018원자/㎤으로 선택한다. 그리고 나서, 이러한 표면상에 있는 모든 마스크층을 제거한 후 게이트 산화물층(12) 및 터널 산화물층(9)을 열적 산화로 동시에 형성한다. 제2도에 이렇게 한 장치를 도시하였다.
이렇게 얻어진 구조위에 비정질 또는 다결정 실리콘 박막층(16)을 침착한다(제3도 참조). 실리콘층의 두께는 대략 100nm이다. 실리콘층(16)위에 포토 레지스트층을 형성하는데, 이 포토레지스트층은 터널 영역(8) 부분에 개구부(18)가 있는 도핑 마스크(17)를 형성하는 것이다. 마스크(17)가 층간에 놓인 실리콘층(16)에 의해 게이트 산화물층(12)과 터널 산화물층(9)으로부터 격리되어 있어서 포토레지스터가 산화물층 위에 바로 제공되었을 때 흔히 생기는 문제점, 즉 산화물층의 특성에 영향을 미치게 되는 문제가 전혀 없거나 거의 없다는 것에 주목하기 바란다. 실리콘층(16)은 실리콘에 비해 비교적 무거운 이온의 주입 공정중에 개구부 (18)를 통해 후속적으로 노출된다. 이러한 이온 주입에 사용할 도펀트(dopant)는 몇개의 원소, 예를 들면, As, Sb,Ge 등에서 선택한다. 본 실시예에 있어서는, As를 선택하여 50KeV 및 150KeV 사이 특히, 약 80KeV의 에너지로 실리콘층(16)으로 주입한다. 주입 강도는 대략 1~3 x 1015원자/cm2로 한다. 주입 에너지와 실리콘층 (16)의 두께는, As+이온의 거의 대부분이 실리콘층내에 주입되어 무시할 수 있을 정도로 아주 작은 비율의 이온만이 터널 산화물층까지, 가능하다면, 기판(1)까지도 되게 하는 그러한 정도의 것이다. 주입 공정 동안, As 이온은 실리콘 원자가 충돌하여, 층(16)의 주어진 얇은 두께에서 층(16)의 실리콘이 터널 산화물층(9)으로 들어가 거기에 실리콘 함량이 많은 영역이 형성되게 한다. 이온 주입 공정 후, 포토레지스트 마스트(17)를 제거하고, 필요하면, 실리콘층을 더 두껍게, 예를 들면 500 nm로 만든다. 그런다음, 더 두껍게 한 실리콘층(19)(제4도)을, 예를 들면, p로 도핑한다. 다음 단계로, 부유 게이트(4)를 규정하는 포토레지스트 마스트(20)를 형성하여 마스트가 없는 부분의 실리콘층(19)을, 예를 들면, 반응성 이온 에칭으로 제거한다. 이렇게 해서 제5도에 도시한 바와 같이 영역(4a 및 4b)를 형성한다.
다음으로 n-형 소스/드레인 영역(6 및 7)을 형성한다. 장치는 도면에 도시되지 않은 또다른 통상의 공정들을 거쳐 완성된다. 먼저 마스크(20)를 제거한 후, 다결정층간 유전체를, 예를 들면, 기체 상태를 이용한 침착으로 형성할 수도 있다. 층(14)을 산화규소로 하는 경우, 분명히 다결정층간 유전체도 다결정 실리콘의 산화를 통해서 형성할 수도 있을 것이다. 층(14)을 패턴화한 후, 제2의 도핑된 다결정 실리콘층을 제공하여 이로부터 제어 게이트(13)를 형성한다. 전체적인 조립체위에 기상을 이용한 침착으로 유리층(15)을 형성하고, 이 유리층에는 통상의 방법으로, 예를 들면(도면에 도시되지 않은 부분에서), 소스(6) 및/또는 드레인(7)과 /또는 제어 게이트(13)와 접촉을 위한 접촉 개구부를 형성한다. 이러한 공정 후 통상의 방법으로 단일층 또는 다중층 금속화 구조내에 와이어(wire)를 형성한다.
여기서 설명한 다루는 메모리 셀은 매우 얇은 터널 산화물층(8nm 이하)을 갖는 비휘발성 소자의 통상 전압에 필적하는 전압, 및 터널링 전류에 필적하는 전류로 구동될 수도 있다. 따라서, 예를 들면, 실시예에 있어서, 부유 게이트(4)와 터널영역(8)사이의 전압이 10V 일 때 터널링 전류는 대략 10nA였다. 부유게이트(4)와 기판(1) 사이의 캐패시터 결합은 비교적 두꺼운 터널 산화물층에 의해 감소하는데,이는 장치 동작에 있어 잇점들을 제공한다. 터널 산화물층을 정규 게이트 산화물층과 동시에 형성할 수 있어 장치의 제조가 상당히 단순화된다. 또한, 본 발명의 공정에서는 여러 공정 과정에서 필요한 포토레지스트층을 게이트 산화물층(12)이나 터널 산화물층(9)위에 직접적으로 형성하지 않으므로 기저 산화물층의 특성이 전혀 또는 거의 손상을 입지 않는다는 점에 특히 주의한다.
제6 내지 제11도는 본 발명에 의한 방법의 제2실시예에 따른 반도체 장치 제조의 여러 공정 단계를 보여주는 단면도이다. 이 장치는 플래쉬-EEPROM의 일부를 형성할 수도 있다. 이 장치도 P-형 실리콘 기판(1)을 갖는데, 이 기판(1)에서 필드 산화물층(10)에 의해 활성 영역의 표면에 규정된다. 선생 실시예의 산화물층(12)과 동일한 두께의 게이트 산화물층층(25)을 활성 영역 표면에 제공한다. 그리고나서, 제6도와 같이 비교적 얇은 다결정 실리콘층(16)을 다시 전체 표면에 걸쳐 침착한다. 다음 단계로 제7도에서 보는 바와 같이 터널링 효과 증대를 위한 이온 주입을 행하기 위해 실리콘층(16)위에 포토레지스트 마스크를 제공한다. 이러한 이온 주입은 활성 영역의 일부에 걸쳐서만 행해져야 함에도 불구하고, 여기에 도시한 본 실시예에서는, 마스크(26)가 활성 영역 전체를 노출시키고 있다. 터널링 산화물층 다음의 게이트 산화물층 부분이 높은 실리콘 함량을 갖게 되는 것은 사실이나 다음 단계에서 그 같은 게이트 산화물층 부분들을 제거하기 때문에 이것이 문제시되지는 않는다. 어떤 경우에 있어서는, 마스크(26)를 완전히 사용하지 않아 실리콘층(16)의 전체 표면이 이온 주입 공정에 완전히 노출되게 할 수도 있다. 하지만, 예를 들면, 주변 회로내의 트랜지스터들을 고려해 볼 때 표면을 국부적으로 마스킹하는 것이 바람직하다. 마스크(26)를 제공한 후, 터널링 효과를 증대시키는 공정은, 선행 실시예에서와 동일한 방법을 통해, 예를 들면, As 이온을 실리콘층(16)내에 주입하되 이러한 이온 주입의 결과로 실리콘 원자가 게이트 산화물층(25)으로 주입될 수 있게 하는 정도의 에너지로 주입함으로써 수행된다. 따라서, 게이트 산화물층(25)은 도면에 도시한 전체 활성 영역에 걸쳐 실리콘 함량이 많아진다. 이온 주입 공정 후, 마스크(26)를 제거하고, 필요하면, 실리콘층을 더욱 두껍게 하고, P 또는 어떤 다른 적절한 불순물로 도핑할 수도 있다. 실리콘층(16)이 원하는 두께와 저항률을 가지면, 부유 게이트 전극을 포토레지스트 마스크(27)에 의해 규정할 수도 있다(제8도). 부유 게이트 전극(4)은 마스크가 없는 부분의 다결정 물질을 제거함으로써 얻어진다(제9도). n-형 소스와 드레인 영역(6 및 7)은, 예를 들면, As 이온의 주입 및 열처리 공정에 의해 형성된다(제10도). 그리고나서 포토레지스트 마스크(27)를 제거할 수도 있다. 그리고나서 다결정층간 유전체(14)를 침착에 의해 제공하고 제2다결정층을 침착한다. 이렇게 형성한 층들을 통상의 방법으로 패턴화하여 부유 게이트(4)를 덮어싸는 제어 게이트(13)를 얻는다(제11도). 부유 게이트(4)에 의해 덮여지지 않은 게이트 산화물층(25) 부분도 역시 제거한다. 따라서, 터널링 효과를 증대시킨 산화물층은 게이트(4) 아래에 위치한 부분에만 전적으로 제한된다. 통상의 방법으로, 전체적 조립체 위에 유리층을 제공하고 여기에 접속 개구부를 에칭하고, 금속화 구조를 제공하는 바와 같은 공정을 제공할 수도 있다.
본 발명에서 다루는 장치는, 기록하고, 삭제하는 동안 기판(또는 소스나 드레인)으로부터 부유 게이트로, 또는 부유 게이트로부터 기관(또는 소스나 드레인)으로 전자가 터널링하는 소위 플래쉬-EEPROM에 사용될 수도 있다. 또한, 이 장치는선택 트랜지스터러를 부유 게이트 트랜지스터와 직렬로 연결하는 경우 EEPROM으로서 작동될 수도 있다,
제11도에 도시한 바와 같이, 제어 게이트(13)는 부유 게이트(4)위에 중첩된다. 이러한 중첩이 없어, 더욱 소형화가 가능하고, 따라서 다른 요소들과 더불어 대규모 메모리내로 집적되기에 특히 적합한 구성은 "적층형(stacked) EEPROM"으로서 잘 알려져 있다. 본 발명에 따른 적층형 EEPROM 제조 방법은 메모리 제조의 여러 단계를 단면도로 도시한 제12 내지 제14도를 참조하여 다음 실시예에 기술되어 있다. 제조는 선행예에서 기술한 공정으로서, 전술한 제7도의 단계, 즉 무거운 이온, 예를 들면, As 이온을 실리콘층(16)으로 주입하여 산화물층(25)의 실리콘 함량을 많게 하는 단계를 포함하는 공정과 유사한 방법으로 행한다. 잘 알려진 방법을 사용하여, 레인(lane)의 패턴을 포토레지스트 마스크에 의해서 실리콘층으로부터 형성하고, 레인 패턴의 형성 후 포토레지스트 마스크를 다시 제거할 수 있다. 제12도의 단면도에 이러한 레인이 도시되어 있다. 그리고나서 다결정층간 유전체층(14)과 제2다결정층(13)을 제공한다. 다음으로 제12도에서와 같이 게이트 형상을 규정하는 포토레지스트 마스크(29)를 제공한다. 층(13,14 및 16)을 차례대로 에칭하여 제13도에 도시한 부유 게이트(4), 다결정층간 유전체(14) 및 제어 게이트(13)의 적층 구조를 얻는다. 제어 게이트(13)는 (적어도 도면상에 있어서는)부유 게이트(4)위에 중첩하지 않아 선행 실시예에서 보다 더욱 소형화된 구조를 얻을 수 있다. 다음 단계에서, 소스 및 드레인 영역(6 및 7)을 As 이온 주입을 통해 형성하고 포토레지스트 마스크(29)를 다시 제거한다. 다음 단계에서는, 제14도에 도시한 바와 같이, 다결정 적층 구조의 측면을 예를 들면, 소위 스페이서 (spacer) 형태의 절연층(30)으로 도포한다. 이 절연층은 알려진 방법으로 제공할 수도 있는데, 예를 들면, 적층 구조물의 측면을 산화시키고/시키거나 전체 조립체에 침착된 산화물층 또는 다른 적절한 절연성 물질층을 이방성으로 에칭하여 형성한다. 이러한 공정을 수행하는 동안, 부유 게이트에 의해 덮여 있지 않은 터널 산화물층은 접속 개구부를 얻기 위해 동시에 제거되므로, 터널 산화물층은 트랜지스터의 터널 영역으로만 엄밀히 제한된다.
다음 실시예에서는, 플래쉬-EPROM을 제조하는 본 발명에 따른 방법을 기술하는데, 여기에서는 기판으로부터 고온 전자(hot electron)들을 주입함으로써 부유 게이트에 전하를 공급하고 한편으로는 전자들이 부유 게이트로부터 기판으로 터널링되게 할 수 있다. 제15도는 게이트 산화물층(25)과 얇은 다결정층(16)을 성장 시킨 후, 그 표면위에 포토레지스트 마스크(32)를 제공하는 단계의 장치를 단면도로 도시한다. 포토레지스트 마스크(32)는 활성 영역의 상당 부분, 적어도 형성할 트랜지스터의 채널부를 덮는다. 전술한 바와 같은, 고 에너지의 무거운 이온, 예를 들면, 마스크(32)내의 개구부(33)를 통하여 As 이온의 주입을 행해서 게이트 산화물층(25)의 실리콘 함량을 많게 하여 터널링 효과를 증대시킨다. 본 실시예에 있어서, 실리콘 함량이 증대된 곳은 국부적이므로 제16내지 제18도에서는 그 중대된 영역을 게이트 산화물층(25)내에 점선으로 표시하였다. As 이온 주입 공정 후, 필요하다면, 다결정층(16)을 더욱 두껍게 하고, 예를 들면, P로 도핑하고 나서, 마스크(34)를 부유 게이트가 형성될 장소위에 제공한다.(제16도). 그리고나서, 부유 게이트(4)를 다결정층(16)을 에칭하여 형성한 후, 기판(1)으로 As 이온 주입을 행하여 소스 및 드레인 영역 (6 및 7)을 형성한다(제17도 참조. 다음 단계에서, 다결정층간유전체 및 제2다결정층을 침착한 후, 에칭에 의하여 제18도에 도시한 구조를 얻는다. 이 장치는 또다른 통상의 단계를 거쳐 완성할 수도 있다.
제어 게이트(13)는 양측에서 부유 게이트(4)위에 중첩된다. 실리콘 함량이 증대된 터널 산화물층(35)은 게이트 산화물층(25)의 일부분에만 존재하는데, 본 실시에에서는 소스 영역(6)에 인접하는 부분에 있다. 기록하는 동안, 고온 전자 드레인(7) 근처의 게이트 산화물층(35)을 통해 부유 게이트(4)로 주입된다. 삭제하는 동안에는 이 전하가 터널 산화물층(35)을 통해 소스 영역(6)으로 터널링할 수 있다.
제19도는 제18도에 도시한 것을 수정한 구조의 단면도인데, 여기에서는 부유 게이트(4), 다결정층간 유전체(14), 및 제어 게이트(13)가 적층 구조로서 제공되어 있다. 실리콘 함량이 증대된 터널 산화물층(35)은 여기에서도 선행 실시예와 마찬가지로 소스 영역(6) 근처에 위치한다. 장치를 제조하는 공정은 전술한 방법과 거의 동일하고, 게이트를 규정하는 마스크(34)가 제2다결정층의 침착 후에 제공된다는 점만이 상이한다.
본 발명은 본 명세서에서 기술한 실시예에 국한되지 않고, 당업자라면 많은 수정이 가능함을 알 수 있을 것이다. 이와 같이, 터널 산화물층의 실리콘 함량을 증대하기 위해 As 이온 대신, 예를 들면, Sb, Ge, Si 및 Kr과 같은 다른 무거운 이온을 사용할 수도 있다.

Claims (10)

  1. 반도체 본체 표면에 부유 게이트 전극을 갖는 MOS 트랜지스터 형태의 비휘발성 메모리를 형성하되, 상기 트랜지스터를 실리콘 함량이 많은 터널 산화물층에 의해 상기 반도체 본체의 기저 표면 영역으로부터 분리되게 하는 반도체 장치 제조 방법에 있어서, 상기 터널 산화물층위에 실리콘층을 침착한 다음에, 비교적 무거운 이온을 상기 실리콘층으로 이온 주입시키되, 주어진 실리콘층 두께에서 상기 이온 주입에 의해 실리콘 원자가 상기 실리콘층으로부터 상기 터널 산화물층으로 들어갈 수 있을 정도의 에너지로 이온 주입시킴으로써 상기 터널 산화물층의 실리콘 함량이 많아지게 하는 것을 특징으로 하는 반도체 장치 제조방법.
  2. 제1항에 있어서, 상기 터널 산화물층과 동일한 두께, 또는 적어도 거의 동일한 두께의 게이트 산화물층을 상기 부유 게이트 전극과 상기 MOS 트랜지스터의 채널 영역 사이에 형성시키는 것을 특징으로 하는 반도체 장치 제조방법.
  3. 제1또는 제2항에 있어서, 상기 부유 게이트 전극을 적어도 상기 실리콘층으로부터 부분적으로 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  4. 제1항 내지 제3항중의 어느 한 항에 있어서, 상기 실리콘층을 25~200nm의 두께로 형성시키는 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제4항에 있어서, 상기 실리콘층을 적어도 대략 100nm의 두께로 형성시키는 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제1항 내지 제5항중의 어느 한 항에 있어서, 상기 이온 주입 공정 후 상기 실리콘층상에 다결성 실리콘층을 침착하고, 그 후 상기 실리콘층과 다결정 실리콘층의 조합층으로부터 상기 부유 게이트 전극을 규정하는 것을 특징으로 하는 반도체 장치 제조방법.
  7. 제1항 내지 제6항중의 어느 한 항에 있어서, 상기 실리콘층으로 주입하는 비교적 무거운 이온으로서 As 이온을 사용하는 것을 특징으로 하는 반도체 장치 제조방법.
  8. 제1항 내지 제7항중의 어느 한 항에 있어서, 50~150KeV 범위의 에너지로 상기 이온들을 상기 실리콘층으로 주입하는 것을 특징으로 하는 반도체 장치 제조방법.
  9. 제8항에 있어서, 적어도 대략 80KeV의 에너지로 상기 이온들을 상기 실리콘층으로 주입하는 것을 특징으로 하는 반도체 장치 제조방법.
  10. 제1항 내지 제9항중의 어느 한 항에 있어서, 상기 이온 주입과는 별개의 도핑 공정에서, 상기 터널 산화물층 아래에 있는 상기 반도체 본체내에 도핑된 표면 영역이 형성되며, 상기 표면 영역은 기록 및 삭제중 전하 캐리어들이 상기 부유 게이트 전극으로 터널링되는 주입 영역(an injector region)을 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170034215A (ko) * 2015-09-18 2017-03-28 삼성전자주식회사 시냅스 메모리 소자의 제조방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE1007475A3 (nl) * 1993-09-06 1995-07-11 Philips Electronics Nv Halfgeleiderinrichting met een niet-vluchtig geheugen en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting.
KR0149527B1 (ko) * 1994-06-15 1998-10-01 김주용 반도체 소자의 고전압용 트랜지스터 및 그 제조방법
US5554551A (en) * 1994-11-23 1996-09-10 United Microelectronics Corporation Method of manufacture of an EEPROM cell with self-aligned thin dielectric area
US5460991A (en) * 1995-03-16 1995-10-24 United Microelectronics Corporation Method of making high coupling ratio flash EEPROM device
US5726070A (en) * 1995-09-06 1998-03-10 United Microelectronics Corporation Silicon-rich tunnel oxide formed by oxygen implantation for flash EEPROM
JP3383140B2 (ja) * 1995-10-02 2003-03-04 株式会社東芝 不揮発性半導体記憶装置の製造方法
EP0833393B1 (en) * 1996-09-30 2011-12-14 STMicroelectronics Srl Floating gate non-volatile memory cell with low erasing voltage and manufacturing method
US6072720A (en) * 1998-12-04 2000-06-06 Gatefield Corporation Nonvolatile reprogrammable interconnect cell with programmable buried bitline
US6232630B1 (en) 1999-07-07 2001-05-15 Advanced Micro Devices, Inc. Light floating gate doping to improve tunnel oxide reliability
KR100383083B1 (ko) * 2000-09-05 2003-05-12 아남반도체 주식회사 저전압 구동 플래쉬 메모리 및 그 제조 방법
JP2003023113A (ja) * 2001-07-05 2003-01-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20050156228A1 (en) * 2004-01-16 2005-07-21 Jeng Erik S. Manufacture method and structure of a nonvolatile memory
KR100564629B1 (ko) * 2004-07-06 2006-03-28 삼성전자주식회사 이이피롬 소자 및 그 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS497870B1 (ko) * 1969-06-06 1974-02-22
GB1596184A (en) * 1976-11-27 1981-08-19 Fujitsu Ltd Method of manufacturing semiconductor devices
JPS583290A (ja) * 1981-06-29 1983-01-10 インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン メモリ・アレイ
US5210042A (en) * 1983-09-26 1993-05-11 Fujitsu Limited Method of producing semiconductor device
US4717943A (en) * 1984-06-25 1988-01-05 International Business Machines Charge storage structure for nonvolatile memories
JPH0750693B2 (ja) * 1985-12-02 1995-05-31 日本テキサス・インスツルメンツ株式会社 酸化シリコン膜の製造方法
CA1276314C (en) * 1988-03-24 1990-11-13 Alexander Kalnitsky Silicon ion implanted semiconductor device
US5236851A (en) * 1988-07-14 1993-08-17 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor devices
US5250455A (en) * 1990-04-10 1993-10-05 Matsushita Electric Industrial Co., Ltd. Method of making a nonvolatile semiconductor memory device by implanting into the gate insulating film
US5147813A (en) * 1990-08-15 1992-09-15 Intel Corporation Erase performance improvement via dual floating gate processing

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170034215A (ko) * 2015-09-18 2017-03-28 삼성전자주식회사 시냅스 메모리 소자의 제조방법
KR102446409B1 (ko) 2015-09-18 2022-09-22 삼성전자주식회사 시냅스 메모리 소자의 제조방법

Also Published As

Publication number Publication date
DE69319267D1 (de) 1998-07-30
EP0560435A3 (en) 1994-08-24
TW220007B (ko) 1994-02-01
ATE167756T1 (de) 1998-07-15
DE69319267T2 (de) 1999-03-04
CA2091332A1 (en) 1993-09-13
EP0560435A2 (en) 1993-09-15
KR930020733A (ko) 1993-10-20
JPH0629544A (ja) 1994-02-04
CA2091332C (en) 2002-01-29
US5371027A (en) 1994-12-06
EP0560435B1 (en) 1998-06-24

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