KR19990044687A - 반도체 기판상에 미세 구조물 폭을 형성하기 위한 방법 - Google Patents
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Abstract
본 발명은 에지부 위에 증착된 제 1 층(6)을 이등방성 에칭하고 에지부를 형성하는 구조(7; 60)를 제거함으로써 마이크로구조(8; 70)를 형성하여 반도체 기판(1; 10) 위에 미세 구조물 폭을 형성하는 방법에 관한 것이다. 마이크로구조(8; 70)의 폭은 증착된 제 1 층의 두께와 거의 같다. 하부에 증착된 폴리실리콘층(5; 50)은 이후에 선택적으로 산화된다. 작은 구조물 폭은 플레쉬 메모리셀의 채널의 단면적과 같다.
Description
집적된 MOS 회로에서, 극소 게이트 길이를 가진 트랜지스터는 드라이버로서 사용되고, 극소의 폭을 가진 트랜지스터는 활성(active) 부하 엘리먼트로서 사용된다. 부하 엘리먼트의 경우, 트랜지스터 폭은 선행 단(stage)에 대한 용량성 부하를 형성하는 게이트 커패시턴스와 활성 부하 엘리먼트에 대한 저항값에 직접적인 영향을 미친다. 집적된 MOS 회로를 제조하기 위한 공지기술에서, LOCOS(LocalOxidation ofSilicon ; 국부 실리콘 산화) 공정에 의한 필드 절연체를 형성할 때 극소의 활성 벌크 폭에 의해 극소 트랜지스터 폭이 결정된다. 특정 리소그래피 생성에 있어서, 이 폭은 극소 게이트 길이의 1.5 내지 2배이다.
하지만, 더 작은 트랜지스터 폭이 요구되는데, 그 이유는 트랜지스터영역, 게이트영역에 긍정적인 영향을 끼치고 이에 따라 게이트 산화물 수율과 활성 부하 엘리먼트의 입력 커패시턴스에도 긍정적인 영향을 끼치기 때문이다 .
FLOTOX EEPROM 또는 플레쉬 메모리와 같은 비-휘발성 메모리셀은 또한 MOS 트랜지스터 즉, 소스영역, 채널영역 및 드레인영역을 가진 엘리먼트에 의해 구성된다. 정보는 메모리셀내에서 게이트 산화물에 의해 채널영역으로부터 절연되는 채널영역 위에 증착된 부동 게이트내에 저장된다. 게이트 산화물내 얇은 창 즉, 터널링 창으로 구성된 얇은 유전체를 통해 부동 게이트와 반도체 기판사이 전자의 포울러/노드하임 터널링에 의한 프로그래밍 또는 소거에 의해 이 전하가 변화된다. 10MV/cm 이상의 전계 세기에 대응하는 필요전압이 제어 게이트를 통해 용량적으로 커플링된다.
터널링 공정을 시작하기 위해 제어 게이트에 인가되는 필요전압은 다음 두 가지 팩터에 의존한다 : 제어 게이트에 인가되는 전압이 커플링되는 효율, 즉 제어 게이트의 영역과 터널링 창의 영역사이의 비율에 의해 본질적으로 결정되는 커플링 팩터 및 터널 산화물의 두께.
극소의 프로그램 전압은 부동 게이트상에서 얇은 터널 산화물을 가지며 제어 게이트와 최대로 오버랩핑되는 작은 터널링 창을 필요로 한다.
플레쉬 메모리셀에서, 터널링은 부동 게이트와 드레인영역 사이의 오버랩핑되는 영역에서 발생한다. LOCOS 공정에 의해 형성되는 필드 산화물내의 게이트영역의 열적 산화에 의한 게이트 산화물 형성동안에 얇은 산화물부분이 필드 산화물 에지부에서 산화물의 일부가 얇게되고, 이 얇은 산화물부분은 비균일 전류 주입과 저하된 산화물 신뢰도를 야기한다. 이러한 공정에 기인한 얇은 부분은 해당하는 더 두꺼운 공칭 터널 산화물에 의해 보호되어야만 한다. 부가적으로, 극도로 얇은 산화물의 경우 산화물의 두께는 포울러/노드하임 주입이후의 "이상 게이트 누설 전류"가 발생하기 때문에 더 낮은 제한성을 갖는다.
이는 프로그래밍 전압의 감소를 위해, 터널링 창은 높은 커플링 팩터에 도달하도록 무엇보다도 먼저 축소되어야만 한다는 것을 의미한다.
이는 두 가지 방법에 의해 이룰 수 있다. 한편으로는 오버랩핑되는 영역을 감소시킴으로써 또 한편으로는 채널 폭을 줄임으로써 가능하다. 필드 절연은 일반적으로 LOCOS 공정에 의해 이루어지며, 그 결과 채널 폭은 포토리소그래피의 구조 분해력에 의해 더 낮은 제한성을 갖는다.
EEPROM 메모리셀의 경우에, 터널링은 채널영역 상부의 게이트 산화물내 터널링 창을 통해 발생한다. 이 경우 또한, 창의 크기가 포토리소그래피의 구조 분해력에 의해 제한된다.
반도체 기판에 제공된 산화물-폴리실리콘-산화물-폴리실리콘 층 구조 안으로 상호 절연된 트렌치를 에칭하고, 그 결과 트렌치의 폭이 매우 작아지고 잔여구조가 높은 패킹 밀도를 가진 적층된 게이트를 형성하는 스페이서 기술의 사용이 JP 5-190809 A2에 개시된다.
"1985년 11월자 IBM 기술 정보지 Vol. 28, No. 6"은 스페이서 기술에 의해 결정되는 매우 짧은 길이를 가진 게이트 전극을 가진 GaAs FET의 제조에 관해 개시한다. 하지만, 게이트 전극은 채널영역과 직접적인 접촉을 하고, 이에 의해 쇼트키 접촉을 한다. 게다가, 특별한 층 구조가 쇼트키 게이트 전극 형성에 사용되는데 이 구조는 실리콘 MOS 기술에 쉽게 접목될 수 없다.
본 발명의 목적은 반도체 기판상에 포토리소그래피에 의한 제한성을 갖지 않는 미세 구조물 폭을 형성하기 위한 방법을 제공하는 것이다.
이 목적은 청구항 1에 따른 미세 구조물 폭을 형성하기 위한 방법과 청구항 5에 따른 미세 폭을 가진 게이트 전극을 형성하기 위한 방법에 의해 구현된다.
청구항 1에 따르면, 작은 구조물 폭이 형성될 부분에 에지부를 갖는 구조가 먼저 제공된다. 뒤이어 제 1 층이 증착된다. 이 층은 표면 전체 즉, 에지부를 포함하여 표면을 덮는다. 제 1 층은 이 층의 수평 부분이 완전히 제거될 때까지 계속해서 이등방성 에칭된다. 이러한 공정에서, 잔여물이 에지부에 남겨지고 이 잔여물의 폭은 증착된 층의 두께와 거의 비슷하다. 이 잔여물은 일반적으로 스페이서라 한다. 구조물을 형성하는 물질은 제 1 층을 형성하는 물질에 따라 선택적으로 에칭될 있도록 선택된다. 이러한 에칭이후, 제 1 층의 잔여물, 즉 스페이서만이 남겨진다. 이는 하부에 증착된 층을 산화시키는 동안 산화물 배리어를 형성한다. 즉, 스페이서의 외부영역만이 산화된다.
스페이서 물질 즉, 제 1 층이 하부에 증착된 제 2 층과 미리 형성된 산화물 층에 대하여 선택적으로 에칭될 수 있도록 스페이서를 형성하는 물질이 선택되는 스페이서의 제거 이후, 스페이서 크기에 대응하는 작은 선형 구조물 폭이 산화물 층내에서 보호된다. 그러므로 이 산화물 층은 하부에 증착된 제 2 층에 대한 에칭 마스크로서 사용될 수 있다.
이등방 에칭동안, 하부에 증착된 층은 깊이방향으로만 에칭되고, 그 결과 산화물층 제거 다음에 산화물층 하부에 증착된 층에 대한 에칭 마스크로서 사용될 수 있다.
만일 연속되는 층들이 본 발명에 따른 방법으로 선택적으로 각각 에칭된다면, 각각의 상부 층은 하부에 증착된 층에 대한 에칭 마스크로서 사용될 수 있고, 구조물 폭은 이등방 에칭동안 보호될 것이고 제 1 층의 두께와 거의 같은 크기를 가지게 되며, 이는 구조폭은 용이하게 복제할 수 있고 광학분야에서 공지된 리소그래피 기술의 구조 분해력보다 더 작게 선택될 수 있다.
제 1 층을 형성하는 바람직한 물질은 실리콘 질화물이고 제 2 층을 형성하는 바람직한 물질은 폴리실리콘이다. 이들은 서로에 대해 그리고 실리콘 산화물에 대해 선택적으로 용이하게 에칭될 수 있다. 에지부를 형성하는 구조는 바람직하게는 TEOS(TetraethlyOrthosilicate ; 오르토규산 테트라에틸)를 사용해 형성된다.
본 발명은 LOCOS 공정에 의한 필드 절연체와 실리콘 산화물-폴리실리콘-실리콘 산화물 샌드증착 절연층을 가진 필드 절연체의 두 경우 모두에 사용될 수 있다. 첫 번째 경우에, 어떠한 실리콘 산화물이 에칭될 수 있는가에 따라 산화물층과 제 1 층 사이에 하나의 층이 증착될 수 있고, 이 층은 바람직하게는 폴리실리콘층이다. 바람직하게 여기서는 실리콘 질화물이 사용된다.
본 발명에 따른 방법에 의해 형성될 수 있는 작은 구조물 폭은 활성 부하 엘리먼트를 형성하기 위한 MOS 트랜지스터 내에 매우 좁은 게이트 형성하는 경우와 FLOTOX EEPROM 메모리셀내에 미세 터널링 창뿐만 아니라 플레쉬 메모리셀내에 미세 채널 폭을 형성하는 경우 모두에 사용될 수 있는 장점을 가진다.
본 발명은 도면을 참조한 실시예에 대해 이하에서 상세히 설명될 것이다.
도 1a 내지 도 1h는 산화물-폴리실리콘-산화물 샌드증착 절연층의 경우에 있어서 작은 구조물 폭을 형성하는 본 발명에 따른 일련의 공정을 도시한다.
도 2a 내지 도 2f는 LOCOS 공정에 의한 필드 절연체의 경우에 있어서 작은 구조물 폭을 형성하는 본 발명에 따른 일련의 공정을 도시한다.
도 3은 산화물-폴리실리콘-산화물 샌드위치 절연층내에 본 발명에 따른 좁은 채널 폭을 가진 플레쉬 메모리셀에 관한 단면도이다.
도 1a 내지 도 1h는 반도체 기판상에 미세 구조물 폭을 형성하기 위한 공정의 개별적인 상태를 도시한다. 동일한 층에 대해 동일한 참조부호가 사용되었다.
반도체 기판(1) 위에 얇은 산화물층(2)이 형성된다. 이 얇은 산화물층 위에 도핑된 폴리실리콘층(3)이 증착되고, 이 폴리실리콘층 위에 산화물층(4)이 형성된다. 다른 폴리실리콘층(5)이 산화물-폴리실리콘-산화물 샌드위치 절연층(2, 3, 4) 위에 증착된다. 포토리소그래피에 의해 형성된 TOES층이 이 폴리실리콘층 위에 증착되고, 이에 의해 가파른 에지부를 가진 구조(7)를 형성한다. 이 구조(7)와 폴리실리콘층(5)의 나머지 영역 위에 실리콘 질화물층(6)이 증착된다. 이 상태가 도 1a에 도시된다.
실리콘 질화물층(6)이 이등방성 에칭되고, 그 결과 이 실리콘 질화물층(6)의 잔여물(8)-소위 스페이서-만이 구조(7)의 에지부에 남겨진다. 이 구조(7)가 다음에 제거되고 하부에 증착된 폴리실리콘층(5)이 산화된다. 구조(7)의 에지부 뒤의 잔여 스페이서(8)는 산화물 배리어와 같은 역할을 하고, 그 결과 폴리실리콘층(5)이 상기 스페이서 주위에서만 산화되고 산화물층(9)이 스페이서영역의 외부에 형성된다. 이 상태가 도 1b에 도시된다.
스페이서(8)가 다음에 제거된다. 이는 스페이서가 실리콘 산화물과 폴리실리콘 모두에 대해 선택적으로 에칭될 수 있어야 한다는 것을 필요로 한다. 이 조건은 제 1 층에 실리콘 질화물을 사용함으로써 충족된다. 하지만, 다른 물질들 또한 사용될 수 있고, 서로에 대해 선택적으로 에칭될 수 있다는 특성은 필요 불가결한 것이다.
도 1c는 작은 구조물 폭과 동시에 포토마스크(10)에 의한 종래의 기술에 있어서 구조물이 더 형성될 수 있는 방법을 도시한다. 포토마스크(10)는 실리콘 산화물층(9) 내의 영역을 에칭하기 위하여 사용된다. 포토마스크(10)가 다음에 다시 제거되고 하부에 증착된 폴리실리콘(5)이 에칭마스크와 같은 역할을 하는 산화물층(9)과 함께 이등방성 에칭된다. 이 상태가 도 1d에 도시된다.
도 1e에 도시된 바와 같이, 실리콘 산화물(9)이 다음에 이등방성 에칭되고, 그 결과 산화물층(4)이 동시에 형성된다.
폴리실리콘층(5)이 다음에 이등방성 에칭되고, 그 결과 폴리실리콘층(3)이 동시에 형성된다. 이 상태가 도 1f에 도시된다.
도 1g에 도시된 바와 같이, 얇은 산화물층(2)이 에칭되고, 그 결과 산화물층(4)의 상부 또한 에칭된다. 도 1h에 도시된 바와 같이, 노출된 반도체 기판(1)이 다음에 바람직한 산화물 두께를 가지도록 열적으로 산화된다. 그 결과 폴리실리콘층(2)의 먼저 노출된 에지부가 산화물로 또한 덮이고 다시 절연된다.
그리고 나서, 도 1h에 도시된 바와 같이, 종래의 포토리소그래피 단계에 의해 형성될 수 있는 "전형적인" 구조 폭이 우측에 그리고 본 발명에 따른 방법에 의해 구현될 수 있는 미세 구조물 폭이 좌측에 형성된다.
이 작은 구조물 폭은 예를 들면, 플레쉬 메모리셀의 채널의 단면적일 수 있다. 이러한 목적을 구현하기 위해, 도 3에 도시된 바와 같이, 부동 게이트로서 전도층(11)이 제공되는 것이 필요하고, 이 층 위에 절연층(12)에 의해 격리되는 또다른 도전층(13)이 제어 게이트로서 증착된다. 이 작은 구조물 폭이 매우 좁은 터널영역의 형성을 가능케 하고, 그 결과 더 적은 프로그래밍 및/또는 소거 전압을 허용하는 바람직한 커플링 팩터가 가능하다. 부가적으로, 메모리셀은 이 작은 채널 폭의 결과 더 작아진다.
하지만, 활성 부하 엘리먼트로서 사용되는 "전형적인" MOS 트랜지스터로서 작은 구조물 폭을 사용하는 것이 또한 유리한데, 이는 미세 폭과 작은 게이트영역 그리고 그 결과에 의한 작은 게이트 커태시턴스를 가진 트랜지스터의 형성을 가능케 하기 때문이다.
도 2a 내지 도 2f는 예를 들어, FLOTOX EEPROM 메모리셀과 같은 종래의 필드 산화물 절연체의 경우에 있어서 본 발명에 따른 방법을 적용하는 실시예를 도시한다.
FLOTOX EEPROM 메모리셀의 경우에 있어서, 부동 게이트는 얇은 게이트 산화물에 의해 채널영역으로부터 격리된다. 더 작은 프로그래밍 및 소거 전압을 얻기 위해, 이 게이트 산화물 내에 증착하고 그 산화물의 두께가 게이트 산화물의 두께보다 더 얇아야만 하는 작은 터널링 창을 형성하는 것이 필요하다. 이 작은 터널링 창을 형성하기 위한 개별적인 단계들이 도 2a 내지 도 2f에 도시된다.
도 2a에 도시된 바와 같이, 필드 산화물(20)이 LOCOS 공정에 의해 반도체 기판(100) 위에 형성되고 게이트 산화물(30)이 형성된다. 실리콘 질화물층(40)은 게이트 산화물 위에 증착되고, 차례로 폴리실리콘층(50)이 상기 실리콘 질화물층 위에 증착된다. TEOS층은 폴리실리콘층(50) 위에 증착되고 구조(60)을 형성하기 위한 종래의 포토리소그래피에 의해 형성된다. 실리콘 질화물층이 이 구조(60)과 폴리실리콘층(50) 위에 증착되고 그리고 다음에 이등방성 에칭되며, 그 결과 스페이서(70)가 구조(60)의 에지부에 남겨진다. 이 상태가 도 2a에 도시된다.
구조(60)의 선택적인 제거 이후, 폴리실리콘층(50)이 산화되고, 그 결과 도 2b에 도시된 바와 같이, 산화물층(80)이 산화물 배리어와 같은 역할을 하는 스페이서(70) 주위에 형성된다. 스페이서(70)의 제거 이후, 산화물층(80)이 하부에 증착된 폴리실리콘층(50)에 대한 에칭마스크로서 사용된다. 이 상태가 도 2c에 도시된다.
다음에 산화물층(80)이 제거되고 하부에 증착된 폴리실리콘층(50)이 그 하부에 증착된 실리콘 질화물층(40)에 대한 에칭마스크로서 사용된다.
실리콘 질화물층(40)은 산화물층(80)을 제거하는 동안에 필드 산화물과 게이트 산화물이 제거되는 것을 방지기 위하여 요구된다. 도 2d는 미리 형성된 실리콘 질화물층(40)을 가진 상태를 도시한다.
폴리실리콘층(50)이 다음에 제거되고 게이트 산화물은 에칭마스크와 같은 역할을 하는 실리콘 질화물층(40)에 의해 반도체 기판(100)쪽으로 에칭된다. 이 상태가 도 2e에 도시된다.
실리콘 질화물층(40)이 다음에 제거되고 본 발명에 따른 방법으로 형성된 작은 구조물 폭(90)내에서 열적 산화에 의해 얇은 터널 산화물이 형성되고, 이는 터널링 창을 나타낸다. 이 상태가 도 2f에 도시된다.
도 2a에 따른 스페이서(70)가 구조(60)의 에지부에 형성되기 때문에, 작은 구조물 폭을 형성하는 트렌치는 항상 닫힌 링 형태를 나타낸다. FLOTOX EEPROM 메모리셀 어레이의 경우, 이 링은 항상 두 미러-대칭 메모리셀의 터널링 창을 한정한다.
만일 링이 열리면, 그때는 추가의 포토리소그래피 단계들이 필요하게 되고, 이에 의해 질화물 웨브가 폴리실리콘층(50)의 산화 직전에 바로 형성될 수 있다.
제시된 방법들은 터널링 창이 매우 좁은 스트립의 형태로 형성되는 것을 가능케 한다. 이 영역은 종래의 기술을 사용해 형성될 수 있는 것보다 최고 10배 더 작다.
Claims (8)
- 에지부 위에 증착된 제 1 층을 이등방성 에칭하고 상기 에지부를 형성하는 구조(60)를 제거하여 마이크로구조(70)를 형성함을써 반도체 기판(100) 위에 미세 구조물 폭을 형성하기 위한 방법으로서, 상기 마이크로 구조(70)의 폭이 증착된 제 1 층의 두께와 같고, 상기 마이크로구조(70)는 상기 마이크로구조(70)의 하부에 증착된 제 2 층(50)의 산화동안 산화물 배리어와 같은 역할을 하며, 그 결과 상기 마이크로구조(70) 주위에 형성된 산화물(80)이 상기 마이크로구조(70)의 제거 이후에 하부에 증착된 층에 대해 에칭 마스크와 같은 역할을 하고, 상기 제 1 층 과 상기 제 2 층 및 상기 산화물이을 구성하는 물질은 선택적으로 에칭될 수 있는 특성을 같는 미세 구조물 폭 형성 방법에 있어서,질화물층(40)에 의해 덮이는 필드 산화물 영역(20)과 게이트 산화물 영역(30)이 상기 반도체 기판(100)과 상기 제 2 층(50) 하부 사이에 제공되며, 미세 구조물 폭이 상기 게이트 산화물 영역(30)에 형성되는 것을 특징으로 하는 미세 구조물 폭 형성 방법.
- 제 1 항에 있어서, 상기 제 1 층(6)은 실리콘 질화물로 형성되고 상기 제 2 층(5; 50)은 폴리실리콘으로 형성되는 것을 특징으로 하는 미세 구조물 폭 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 각각의 최상 층은 하부에 증착된 층에 대해 에칭 마스크로서 사용되는 것을 특징으로 하는 미세 구조물 폭 형성 방법.
- 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 미세 구조물 폭은 EEPROM 메모리셀 내의 터널링 창(90)의 길이를 결정하는 것을 특징으로 하는 미세 구조물 폭 형성 방법.
- 미세 폭을 가지는 게이트 전극을 형성하기 위한 방법에 있어서,a) 반도체 기판(1) 위에 실리콘 산화물-폴리실리콘-실리콘 산화물층 구조(2, 3, 4)를 형성하는 단계;b) 제 1 층(5)이 상기 층 구조물 위에 형성되는 단계;c) 구조(7)가 상기 제 1 층(5) 위에 형성되는 단계;d) 상기 제 1 층에 대해 선택적으로 에칭될 수 있는 제 2 층(6)이 상기 제 1 층(5)과 상기 구조(7) 위에 증착되는 단계;e) 마이크로구조(8)만이 상기 구조(7)의 에지부에 남겨지도록 상기 제 2 층(6)이 이등방성 에칭되는 단계;f) 상기 구조(7)가 제거되는 단계;g) 산화물(9)이 상기 제 1 층(5) 위에서 산화물 배리어와 같은 역할을 하는 상기 마이크로구조(8) 주위로 형성되는 단계;h) 상기 마이크로구조(8)가 제거되는 단계;i)상기 산화물(9) 하부에 증착된 제 1 층(5)이 이등방성 에칭되고, 상기 산화물층(9)은 에칭 마스크와 같은 역할을 하는 마이크로구조(8)에 의해 형성되는 단계;j) 상기 산화물층(9)이 제거되는 단계;k) 상기 제 1 층(5) 하부에 증착된 상기 층구조(2, 3, 4)중의 상부 실리콘 산화물층(4)은 에칭 마스크와 같은 역할을 하는 상기 제 1 층(5)에 의해 이등방성 에칭되는 단계;l) 상기 제 1 층(5)이 제거되는 단계;m) 상기 층 구조(2, 3, 4)중의 상부 실리콘 산화물층(4)의 하부에 증착된 상기 폴리실리콘층(3)과 상기 폴리실리콘층 하부에 증착된 실리콘 산화물층(2)이 에칭 마스크와 같은 역할을 하는 상부 실리콘 산화물층(4)에 의해 기판 표면의 아래로 이등방성 에칭되는 단계;n) 상기 기판 표면과 생성된 트렌치의 벽 표면이 열적으로 산화되는 단계; 및o) 상기 트렌치 내부에 도달하고 게이트 전극(11)과 같은 역할을 하는 폴리실리콘층으로 상기 트렌치가 채워지고 덮이는 단계를 포함하는 것을 특징으로 하는 미세 폭을 가진 게이트 전극을 형성하기 위한 방법.
- 제 5 항에 있어서, 상기 제 1 층(5)은 폴리실리콘으로 형성되고 상기 제 2 층(6)은 실리콘 질화물로 형성되는 것을 특징으로 하는 미세 폭을 가진 게이트 전극을 형성하기 위한 방법.
- 제 5 항 또는 제 6 항에 있어서, 상기 게이트 전극(11)은 MOS 트랜지스터 내의 제어 전극인 것을 특징으로 하는 미세 폭을 가진 게이트 전극을 형성하기 위한 방법.
- 제 5 항 또는 제 6 항에 있어서, 상기 게이트 전극(11)은 플레쉬 메모리셀 내의 부동 전극인 것을 특징으로 하는 미세 폭을 가진 게이트 전극을 형성하기 위한 방법.
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