KR19990045444A - 불휘발성 반도체 메모리소자와 그 제조방법 - Google Patents

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KR19990045444A
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겐니치 오야마
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

불휘발성 반도체 메모리소자는, 반도체 기판 상에서 소스전극과 드레인전극용 불순물 확산층과, 개재 게이트 절연막을 구비한 이 불순물 확산영역에 의해 정의된 채널영역 위의 제 1 부유 게이트전극과, 게이트 절연막보다 얇은 개재 터널막을 구비한 불순물 확산층 위의 제 2 부유 게이트전극과, 제 1 부유 게이트전극과 제 2 부유 게이트전극에 연결된 제 3 부유 게이트전극과, 그들 사이에 개재 절연막을 구비한 제 3 부유 게이트전극 위에 제어 게이트전극을 갖는다.

Description

불휘발성 반도체 메모리소자와 그 제조방법
본 발명은 불휘발성 반도체 메모리소자와 이러한 메모리소자를 제조하는 제조방법에 관한 것으로서, 특히 플래시 메모리셀(flash memory cell)과 이 플래시 메모리셀을 제조하는 방법으로서 사용하기에 적합한 불휘발성 반도체 메모리소자와 이러한 메모리소자를 제조하는 방법에 관한 것이다.
정보를 판독하고 기록할 수 있는 EPROM 및 플래시 메모리와 같은 소자들은 불휘발성 실리콘 메모리소자의 형태로 알려져 있다.
종래에는, 이들 불휘발성 실리콘 메모리소자들은 실리콘기판의 표면 상에 터널 산화막(tunnel oxide film)과, 전하 저장용 부유 게이트전극층(floating gate electrode layer)과, 중간층 절연막과, 각 메모리셀을 위한 워드라인(word line)으로서 사용되는 제어 게이트전극층을 형성하므로서 제조되었다.
이들을 적층구조를 갖는 게이트전극 내로 진행시킨 후에, 소스 확산층(source diffusion layer) 및 드레인 확산층(drain diffusion layer)과 채널영역(channel region)이 형성되며, 이후에 각 전극에 대한 금속와이어가 형성된다.
상술한 바와 같은 구조를 갖는 플래시 메모리셀은, 예를 들어 마사타카 카토(Masataka Kato) 외 다수에 의해 저술되고 1994년 IEDM Tech. 다이제스트 사에 의해 출판된 "256Mbit 플래시 메모리에 적합한 0.4㎛ 자기정열식 비접촉 메모리셀 기술"의 921 내지 923쪽에 제안되어 있으며, 여기서는 데이터를 기록하고 삭제할 때 파울러-노드하임(Fowler-Nordheim; F-N) 현상이 사용되어, 터널 산화막을 통하여 FN타입 플래시 메모리셀이라 불리는 통과전자(passage electron)들을 얻는다.
도 6은 상술한 FN타입 메모리셀을 제조하는 방법과 그 구조를 도시한다. 먼저, 실리콘기판 위에는 터널 산화막(2)이 형성되고, 이 기판 상으로 제 1 게이트전극으로서 사용하기 위한 다중 실리콘막(3)과, 실리콘 산화막(4)이 형성된다.
다음에, 포토리쏘그래피(photolithography)와 드라이 에칭을 사용하여 실리콘 산화막(4)과 다중 실리콘막(3)이 제 1 부유 게이트전극틀을 얻기 위해 처리된다.
이후에, 실리콘 질화막(5)이 적층되며, 이 실리콘 질화층(5)은 도 6의 (a)에 도시한 구조를 형성하기 위해서 후에 에칭된다.
다음에, 마스크 재료로서 실리콘 질화막(5)을 사용하여, 필드 산화막(6)을 형성하도록 열산화(thermal oxidation)가 수행되어 각 메모리셀들을 전기적으로 분리하며, 이후에 실리콘 질화막(5)은 이 실리콘 질화막을 제거하기 위해서 인산(phosphoric acid)을 사용하여 습식-에칭(wet-etching)되며, 이후에 소스 및 드레인 확산층(7)을 형성하도록 비소의 이온주입을 수행하기 위하여 실리콘막(3)과, 실리콘 산화막(4)과, 필드 산화막(6)이 마스크 재료로서 사용된다(도 6의 (b)).
추가로, 실리콘 산화막(8)이 적층되며, 이 실리콘 산화막(8)은 실리콘막(3)에 트랜치(trench)를 매설하도록 에칭되며, 이후에 제 2 부유 게이트전극용 다중 실리콘층(9)이 적층되며, 이 다중 실리콘층(9)은 포토리쏘그래피와 드라이 에칭 기술을 사용하므로써 제 2 게이트전극틀 내로 진행된다.
상기 과정을 실시할 때, 제 1 부유 게이트전극과 제 2 부유 게이트전극용 실리콘막(3, 9)들이 전기적으로 서로 연결되도록 각각 형성된다.
그리고 나서, 절연막(10)과 제어전극용 다중 실리콘층(11)이 적층되며, 이 실리콘막(11)은 포토리쏘그래피와 드라이 에칭 기술을 사용하므로써 제어 게이트전극틀에 진행되며, 동시에 이와 함께 제 1 부유 게이트전극과 제 2 부유 게이트전극용 실리콘막(3, 9)의 드라이 에칭이 각각 실시되어, 각 메모리셀의 부유 게이트전극들은 분리되며, 이로 인하여 도 6의 (c)에 도시한 바와 같은 플래시 메모리셀을 형성한다.
이 플래시 메모리셀에서, 제어 게이트전극(11)과 대향하는 제 2 부유 게이트전극용 실리콘막(9)의 표면적은 크게 제작되며, 이것은 부유 게이트전극과 제어 게이트전극 사이에서 용량성 커플링(capacitive coupling)을 증가시키는 역할을 한다.
그러나 상술한 플래시 메모리에서, 필드 산화막이 메모리셀들 간의 소자분리(element separation)로써 사용된다.
이러한 이유 때문에, 만약에 메모리셀의 집적도(integration)가 증가한다면, 소자분리의 임의의 특성 정도를 유지하기 위하여 0.6㎛ 이상의 소자분리폭이 필요하게 되며, 이로 인하여 메모리셀의 크기를 줄이기가 어렵게 된다.
마사타카 카토 외 다수에 의해 저술되고 1996년 IEDM Tech. 다이제스트 사에 의해 출판된 "소스-바이어스 프로그램밍 방법을 통한 얕은-트랜치-분리 플래시 메모리 기술"의 177 내지 180쪽에 언급되어 있는 바와 같이 상술한 문제점을 해결하기 위하여 제안되어왔던 한 가지 방법은, 소자분리 방법으로서 실리콘기판에서 트랜치 구조를 형성하는 것이며, 이때 트랜치는 실리콘 산화막으로 충전되며 이로 인하여 소자분리폭을 0.25㎛까지 감소시킬 수 있는 메모리셀 구조를 제작할 수 있다.
메모리셀 구조와 제조방법을 이하에서 도 4와 도 5를 참고하여 설명한다.
먼저, 터널 산화막(21)이 실리콘기판(20) 위에 형성되며, 이 기판 위에 제 1 부유 게이트전극용 다중 실리콘막(22)과, 실리콘 산화막(23)과, 실리콘 질화막(24)이 형성된다.
다음에, 포토리쏘그래피와 드라이 에칭 기술을 사용하여, 실리콘 산화막(24)과, 실리콘 산화막(23)과, 실리콘막(22)이 부유 게이트전극틀에 진행된다.
마지막으로, 마스크 재료로서 실리콘막(22)과, 실리콘 산화막(23)과, 실리콘 질화막(24)을 사용하여, 메모리셀용 소스 및 드레인 확산층(25)을 형성하기 위하여 비소가 이온주입된다(도 4의 (a)).
그후에, 실리콘막(22)의 측벽이 그 위에 실리콘 산화막(23)을 형성하기 위하여 열적으로 산화되며, 이후에 실리콘 질화막(26)과 실리콘 산화막(27)이 적층되며, 이 실리콘 산화막(27)과 실리콘 질화막(26)이 제 1 부유 게이트전극의 측벽 상에 형성된 측벽으로서 실리콘 질화막(26)과 실리콘 산화막(27)을 형성하기 위해서 후에 에칭된다.
이들 측벽은 실리콘기판(20)을 드라이 에칭하기 위해 마스크 재료로서 사용되어 각 메모리셀들 사이에서 트랜치를 형성하며, 이후에 실리콘기판(20)의 트랜치들의 표면은 실리콘 산화막(28)을 형성하도록 열적으로 산화된다(도 4의 (b)).
다음에, 실리콘 산화막(29)을 적층하며 이 실리콘 산화막(29)을 후에 에칭하므로써, 측벽(27)과 실리콘 산화막(23)의 표면을 덮는 실리콘 산화막(29)이 형성되며, 이후에 실리콘막(30)을 적층하고 이 실리콘막(30)을 후에 에칭하므로써 메모리셀들 사이의 트랜치들이 충전되어 0.25㎛의 소자분리폭을 얻는다.
다음으로, 실리콘막(30)의 표면을 열적으로 산화한 후에 실리콘 질화막(24)은 이 실리콘 질화막을 제거하기 위하여 고온의 인산을 사용하여 습식-에칭된다(도 5의 (d)).
그리고 나서 드라이 에칭으로 실리콘 산화막(23)을 제거한 후에, 제 2 부유 게이트전극용 다중 실리콘막(32)이 적층되며, 이 다중 실리콘막(32)은 포토리쏘그래피와 드라이 에칭 기술을 사용하여 제 2 부유 게이트전극의 틀로 진행되고, 이것은 제 1 부유 게이트전극과 제 2 부유 게이트전극용 실리콘막(22, 32)이 전기적으로 서로 연결되는 방식으로 실시된다.
그후에, 절연막(33)과 제어 게이트전극용 다중 실리콘막(34)이 적층되며, 이들은 포토리쏘그래피와 드라이 에칭 기술을 사용하므로써 제어 게이트전극틀로 진행되며, 또한 제 1 부유 게이트전극과 제 2 부유 게이트전극용 실리콘막(22, 32)의 드라이 에칭이 각각 실시되며, 각 메모리셀의 부유 게이트전극들은 분리되어 도 5의 (e)에 도시한 바와 같은 플래시 메모리셀을 형성한다.
이 플래시 메모리셀에서, 제어 게이트전극(34)과 대향하는 제 2 부유 게이트전극용 실리콘막(3)의 표면적은 크게 제작되며, 이것은 부유 게이트전극과 제어 게이트전극 사이에서 용량성 커플링을 증가시키는 역할을 한다.
그러나 도 5의 (e)에서 도시한 바와 같이, 메모리셀의 높은 집적 레벨을 얻기 위한 0.26㎛ 소자분리폭의 제작 결과로서, 이웃하는 메모리셀들의 제 2 부유 게이트전극용 실리콘막(32)들은 소자분리하기 위하여 필드 산화막을 사용하는 경우보다 서로 더 접근하게 된다.
추가로 제 2 부유 게이트전극용 실리콘막(32)을 진행시키는 기술이 종래에 사용된 기술과 동일한 경우에, 제 2 부유 게이트전극용 실리콘막(32)들 사이의 분리공간이 종래기술에서의 분리공간과 동일하기 때문에, 소자분리 영역 내로 돌출하는 제 2 부유 게이트전극용 실리콘막(32) 부분의 표면적은 감소된다.
결과적으로, 상호 대향된 제어 게이트전극(34)과 제 2 부유 게이트전극용 실리콘막(32)의 부분들의 표면적은 감소하며, 이로써 또한 부유 게이트전극과 제어 게이트전극 사이의 용량성 커플링은 감소한다.
이러한 이유 때문에, 제어 게이트전극(34)에 전압이 가해지고 부유 게이트전극(22, 32)에 의하여 터널 산화막(21)에 전기장이 가해지는 경우에, 종래 기술에서처럼 터널 산화막(21)에 동일 전기장을 가하기 위하여 제어 게이트전극에 더 높은 전압을 가할 필요가 있다.
이 결과로써, 이러한 플래시 메모리셀을 작동시키기 위하여 더 높은 전압이 필요하게 되며, 이로써 소자전압을 감소시키기가 어렵게 되며 또한 동력을 절감하기가 어렵게 된다.
한편 메모리셀에 있어서, 메모리셀에서 데이터가 삭제되면 터널 산화막에 의하여 주로 채널영역을 통하여 부유 게이트 내로 전하가 주입되며, 반대로 데이터가 기록되면 터널 산화막을 통하여 확산영역 내로 부유 게이트로부터 전하가 배출된다.
이러한 상황에서, 전하가 부유 게이트로부터 배출되면 터널 산화막은 그렇게 심하게 손상되지는 않지만, 전하가 부유 게이트 내로 주입되면 터널 산화막은 전하의 질량 차이 때문에 심하게 손상된다.
따라서, 터널 산화막이 손상되면 누설전류량은 증가할 것이며 이로 인하여 손상된 메모리소자의 각 셀들 중 하나의 셀 내에 데이터를 유지할 수 있는 성능을 감소시킬 것이다.
그 결과, 채널영역에 상응하는 영역에 형성된 터널 산화막의 두께를 확산영역에 형성된 터널 산화막의 두께 보다 더 두껍게 제작할 필요가 있다.
본 발명에 따른 불휘발성 반도체 메모리는, 반도체 기판 상에 소스전극 및 드레인전극용 불순물 확산영역과, 상기 불순물 확산영역에 의하여 정의된 채널영역 위에 개재 게이트 절연막(intervening gate insulation film)으로 형성된 제 1 부유 게이트전극과, 상기 불순물 확산영역 위의 상기 게이트 절연막보다 더 두꺼운 개재 터널 절연막으로 형성된 제 2 부유 게이트전극과, 제 1 부유 게이트전극과 제 2 부유 게이트전극에 연결되도록 형성된 제 3 부유 게이트전극과, 개재 절연막을 통하여 제 3 게이트전극 상에 형성된 제어 게이트전극을 갖는다.
본 발명에 따른 반도체소자를 제조하는 방법은, 반도체 기판 상에 게이트 절연막과, 제 1 부유 게이트전극용 반도체막과, 반도체 산화막과, 반도체 질화막을 상기 순서대로 형성하는 단계와; 채널영역에 상응하는 부분 외의 부분에서 제 1 부유 게이트전극용 반도체막과, 반도체 산화막과, 반도체 질화막을 제거한 후에 소스/드레인 확산층을 형성하기 위하여 불순물을 주입하는 단계와; 채널영역에 상응하는 영역 외의 영역으로부터 제 1 게이트 산화막을 제거한 후에, 터널 절연막을 형성하며, 그것의 표면 위로 제 2 부유 게이트전극용 반도체막을 적층하고, 반도체 기판과 터널 절연막 상에 제 2 부유 게이트전극용 반도체막의 부분을 제거하여, 제 1 부유 게이트전극용 반도체막의 측벽 상에 제 2 부유 게이트전극용 반도체막을 형성하는 단계와; 마스크로서 제 1 부유 게이트전극용 반도체막의 측벽 부분 상에 형성된 제 2 부유 게이트전극용 반도체막을 이용하여 반도체 기판에 트랜치를 형성한 후에, 트랜치의 내벽과 제 2 부유 게이트전극용 반도체막의 표면 상에 제 1 절연막을 형성하고, 그리고 나서 제 2 절연막으로 이 트랜치를 충전하는 단계와; 반도체 질화막과 반도체 산화막을 제거한 후에, 제 1 부유 게이트전극과 제 2 부유 게이트전극용 반도체막에 연결된 제 3 부유 게이트전극용 반도체막을 형성하여, 이들 사이에 개재용 제 3 절연막을 구비한 제 3 부유 게이트전극용 반도체 막 상에 제어 게이트전극을 추가로 제공하는 단계를 갖는다.
본 발명에 따라서, 트랜치타입 소자분리는 소자들을 분리하기 위한 방법으로서 사용되며 메모리셀의 터널영역의 표면적은 감소될 수 있기 때문에, 제어 게이트전극과 부유 게이트전극 사이의 그리고 부유 게이트전극과 반도체 기판 사이의 정전 용량비(electrostatic capacitance ratio)는, 제어 게이트에 가해진 전압에 의해서 전기장을 터널절연에 쉽게 적용하여 메모리셀을 고집적화할 수 있으며 낮은 작동전압으로 소자들을 작동시킬 수 있도록 변화될 수 있다.
본 발명의 제 1 목적은, 소자를 분리시키는 방법으로서 반도체 기판 상에 형성된 트랜치타입의 소자분리를 사용하므로써 높은 레벨의 집적도를 얻는 것이다.
본 발명의 제 2 목적은, 메모리셀의 채널길이를 변화시키지 않고도 터널 절연막에 의해 정의된 터널영역의 표면적을 감소시키므로써, 메모리셀의 부유 게이트전극과 반도체 기판 사이의 커플링 용량을 감소시키는 것이며, 이것은 제어 게이트전극과 부유 게이트전극 사이의 그리고 부유 게이트전극과 반도체 기판 사이의 정전 용량비를 차례대로 변화시키며, 제어 게이트전극에 가해진 전압이 터널 절연막에 전기장을 가하기 쉽게 하여 소자의 작동전압을 감소시키는 것이다.
본 발명의 제 3 목적은, 부유 게이트전극과 제어 게이트 영역 사이의 대향 표면적을 증가시켜 소자의 작동전압을 감소시키는 것이다.
도 1은 본 발명에 따른 제 1 실시예의 제조공정을 개략적으로 도시한 단면도.
도 2는 본 발명에 따른 제 2 실시예의 제조공정을 개략적으로 도시한 단면도.
도 3은 본 발명에 따른 제 2 실시예의 제조공정을 개략적으로 도시한 단면도.
도 4는 종래기술에 따른 제조공정을 개략적으로 도시한 단면도.
도 5는 종래기술에 따른 제조공정을 개략적으로 도시한 단면도.
도 6은 종래기술에 따른 제조공정을 개략적으로 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
40: 실리콘기판 41: 제 1 실리콘 질화막
42: 제 1 부유 게이트전극용 다중 실리콘막
43, 47, 50, 52: 실리콘 산화막 44: 실리콘 질화막
45: 소스/드레인 확산층 46: 제 1 터널 산화막
48: 제 2 부유 게이트전극용 다중 실리콘막
51: 제 3 부유 게이트전극용 다중 실리콘막
53: 제어전극용 다중 실리콘막
본 발명의 바람직한 실시예들을 첨부도면을 참조하여 이하에서 상세하게 설명한다.
이들 실시예들의 설명에 사용된 불휘발성 반도체 메모리소자는 일반적인 플레시 메모리이지만, 또한 본 발명은 EPROM과 같은 다른 불휘발성 반도체 메모리소자에 적용될 수 있다.
설명하고자 하는 실시예의 메모리셀에서, 사용된 반도체막은 실리콘막이며, 게이트 절연막으로서는 실리콘 산화막이 사용되며, 반도체 기판으로서는 실리콘기판이 사용된다.
도 1의 (a) 내지 도 1의 (c)와 도 2의 (d) 내지 도 2의 (e)는, 본 발명의 제 1 실시예를 설명하기 위해 사용되는 메모리셀의 구조와 메모리셀을 제조하기 위한 제조공정을 개략적으로 도시한다.
도 3은 본 발명의 제 2 실시예를 설명하기 위하여 사용되는 메모리셀 구조를 개략적으로 도시한 도면이다. 이들 실시예들은 차례대로 이하에서 설명할 것이다.
본 발명의 제 1 실시예는 도 1과 도 2를 참조하여 설명한다.
먼저, 900oC에서 열산화를 실시하므로써 실리콘기판(40) 상에 (150Å의 막두께로)제 1 게이트 산화막(41)이 형성되며, 이후에 1500Å의 두께를 갖는 제 1 부유 게이트전극용 다중 실리콘막(42)과, 100Å의 두께를 갖는 실리콘 산화막(43)과, 1500Å의 두께를 갖는 실리콘 질화막(44)이 CVD처리를 사용하여 형성된다.
그후에, 실리콘 질화막과, 실리콘 산화막과, 실리콘막의 리쏘그래피와 드라이 에칭에 의해서, 메모리의 채널영역에 상응하는 영역 외의 부분에서 제 1 부유 게이트용 다중 실리콘막(42)과, 제 1 실리콘 산화막(43)과, 제 1 실리콘 질화 산화막(44)의 부분들이 제거된다.
그후에, 마스크로서 제 1 실리콘 질화막(44)과, 제 1 부유 게이트전극용 다중 실리콘막(42)과, 제 1 실리콘 산화막(43)을 사용하므로써 n타입 불순물(예를 들어 비소)의 이온주입이 (예를 들어 30KeV 에너지와 3×1015atoms/cm2주입량으로 이온주입을 실시하므로써) 실시되어, 소스/드레인 확산층(45)을 형성한다(도 1의 (a)).
그후에, 마스크로서 제 1 실리콘 질화막(44)과, 제 1 부유 게이트전극용 다중 실리콘막(42)과, 제 1 실리콘 산화막(43)을 사용하므로써 제 1 게이트 산화막(41)은 메모리셀의 채널영역에 상응하는 부분들 외의 부분들에서 희석된 불화수소산에 의해 에칭된다.
이 게이트 산화막(41)이 제거된 영역에서, 예를 들어 1000Å의 두께를 갖는 제 2 부유 게이트전극용 다중 실리콘막(47)을 적층하기 위해 CVD처리가 사용된 표면 상에, 제 1 터널 산화막(46)이 형성되며(산화막은 동시에 제 1 부유 게이트전극용 다중 실리콘막(48)의 측부 상에 형성됨), 이 실리콘막(47)은 제 1 부유 게이트전극의 측벽 상에서 제 2 부유 게이트전극(47)을 형성하도록 에칭되며, 이후에 또한 실리콘 산화막(46)의 노출부분은 드라이 에칭에 의해 제거된다(도 1의 (b)).
그후에, 실리콘막(47) 상에 2000Å의 두께를 갖는 실리콘 산화막(48)을 형성하기 위하여, 예를 들어 열산화가 900oC의 온도로 실시된다.
추가로, 마스크로서 제 2 부유 게이트전극을 사용하여 실리콘기판의 노출된 실리콘막 부분에 드라이 에칭이 수행되어, 실리콘기판의 노출부분에 트랜치를 형성하며, 이 트랜치는, 예를 들어 1㎛의 깊이와 0.25㎛의 폭을 갖는다.
그후에, 실리콘기판(40)의 트랜치의 측벽 상에서, 예를 들어 150Å의 두께를 갖는 실리콘 산화막(49)을 형성하기 위하여 900oC의 온도로 열산화가 실시된다.
상기 단계 이후에, 실리콘기판의 표면에서 트랜치를 충전하기 위하여 5000Å의 두께를 갖는 실리콘 산화막(50)이 CVD방법에 의해 적층되며, 이후에 실리콘 질화막(44)의 표면을 노출하기 위하여 실리콘 산화막(50)이 에칭된다(도 2의 (d)).
그후에, 고온의 인산을 사용하여 실리콘 질화막(44)이 에칭되며, 불화수소산을 사용하여 실리콘 산화막의 100Å이 에칭되어, 실리콘 산화막(43)을 제거한다.
그후에, (5000Å의 두께를 갖는)제 3 부유 게이트전극용 다중 실리콘막(51)이 CVD처리를 사용하여 적층되어, 실리콘기판의 표면을 평평하게 만든다.
제 1 부유 게이트 다중 실리콘(42)과 제 2 부유 게이트 다중 실리콘(47)은 제 3 부유 게이트 다중 실리콘(51)을 통하여 전기적으로 연결된다. 그후에, 실리콘막의 포토리쏘그래피와 드라이 에칭에 의해서 제 3 부유 게이트 다중 실리콘(51)이 부유 게이트전극의 틀 내로 진행된다.
그후에, 제 3 부유 게이트 다중 실리콘(51) 상에서, 예를 들어 180Å의 두께를 갖는 실리콘 산화막(52)을 형성하도록 900oC에서 열산화가 실시되며, 제어전극용 다중 실리콘막(53)이 CVD처리에 의해서 적층되고, 이후에 포토리쏘그래피와 드라이 에칭이 제어 게이트전극(53)을 진행시키도록 사용되어, 플레시 메모리셀을 형성한다(도 2의 (e)).
마지막으로, 이들 패턴들을 덮기 위하여 실리콘기판(40)의 전체 표면 상에 절연막이 형성되고, 또한 각 메모리셀들에 대한 접촉구멍과 금속와이어가 형성된다.
본 발명의 제 2 실시예를 도 1, 도 2, 도 3을 참조하여 설명한다.
먼저, 900oC에서 열산화를 실시하므로써 실리콘기판(40) 상에 (150Å의 막두께로)제 1 게이트 산화막(41)이 형성되며, 이후에 1500Å의 두께를 갖는 제 1 부유 게이트전극용 다중 실리콘막(42)과, 100Å의 두께를 갖는 실리콘 산화막(43)과, 1500Å의 두께를 갖는 실리콘 질화막(44)이 CVD처리를 사용하여 형성된다.
그후에, 실리콘 질화막과, 실리콘 산화막과, 실리콘막의 리쏘그래피와 드라이 에칭에 의해서, 메모리의 채널영역에 상응하는 영역 외의 부분에서 제 1 부유 게이트용 다중 실리콘막(42)과, 제 1 실리콘 산화막(43)과, 제 1 실리콘 질화 산화막(44)의 부분들이 제거된다.
그후에, 마스크로서 제 1 실리콘 질화막(44)과, 제 1 부유 게이트전극용 다중 실리콘막(42)과, 제 1 실리콘 산화막(43)을 사용하므로써 n타입 불순물(예를 들어 비소)의 이온주입이 (예를 들어 30KeV 에너지와 3×1015atoms/cm2주입량으로 이온주입을 실시하므로써) 실시되어, 소스/드레인 확산층(45)을 형성한다(도 1의 (a)).
그후에, 마스크로서 제 1 실리콘 질화막(44)과, 제 1 부유 게이트전극용 다중 실리콘막(42)과, 제 1 실리콘 산화막(43)을 사용하므로써 제 1 게이트 산화막(41)은 메모리셀의 채널영역에 상응하는 부분들 외의 부분들에서 희석된 불화수소산에 의해 에칭된다.
이 게이트 산화막(41)이 제거된 영역에서, 예를 들어 1000Å의 두께를 갖는 제 2 부유 게이트전극용 다중 실리콘막(47)을 적층하기 위해 CVD처리가 사용된 표면 상에, 제 1 터널 산화막(46)이 형성되며(산화막은 동시에 제 1 부유 게이트전극용 다중 실리콘막(48)의 측부 상에 형성됨), 이 실리콘막(47)은 제 1 부유 게이트전극의 측벽 상에서 제 2 부유 게이트전극(47)을 형성하도록 에칭되며, 이후에 또한 실리콘 산화막(46)의 노출부분은 드라이 에칭에 의해 제거된다(도 1의 (b)).
그후에, 실리콘막(47) 상에 2000Å의 두께를 갖는 실리콘 산화막(48)을 형성하도록, 예를 들어 열산화가 900oC의 온도로 실시된다.
추가로, 마스크로서 제 1 부유 게이트전극과 제 2 부유 게이트전극을 사용하여 실리콘기판(40)의 노출된 실리콘막 부분에 드라이 에칭이 실시되어, 실리콘기판(40)의 노출부분에 트랜치를 형성하며, 이 트랜치는, 예를 들어 1㎛의 깊이와 0.25㎛의 폭을 갖는다.
그후에, 실리콘기판(40)의 트랜치의 측벽 상에서, 예를 들어 150Å의 두께를 갖는 실리콘 산화막(49)을 형성하기 위하여 900oC의 온도로 열산화가 실시된다(도 1의 (c)).
상기 단계 이후에, 실리콘기판의 표면에서 트랜치를 충전하기 위하여 5000Å의 두께를 갖는 실리콘 산화막(50)이 적층되며, 이후에 실리콘 질화막(44)의 표면을 노출하기 위하여 실리콘 산화막(50)이 에칭된다(도 2의 (d)).
그후에, 고온의 인산을 사용하여 실리콘 질화막(44)이 에칭되며, 불화수소산을 사용하여 실리콘 산화막의 100Å이 에칭되어, 실리콘 산화막(43)을 제거한다.
그후에, (1000Å의 두께를 갖는)제 3 부유 게이트전극용 다중 실리콘막(61)이 CVD처리를 사용하여 적층되어, 실리콘막이 형성되며 그것의 하부층에 따르는 오목형 침하부(concave depression)가 이 실리콘막 내에 형성된다.
이러한 오목부가 실리콘막(61)의 표면에 형성되는 이유는 실리콘막(61)이 제 1 실시예에서 앞서 설명한 것 보다 더 얇기 때문이다.
침하부가 형성된 표면에서 실리콘막(61)의 두께는 하부층의 틀을 고려하여, 특히 제 2 부유 게이트전극(47)들 사이의 폭을 고려하여 적당하게 형성된다.
제 1 부유 게이트 다중 실리콘(42)과 제 2 부유 게이트 다중 실리콘(47)은 제 3 부유 게이트 다중 실리콘(61)을 통하여 전기적으로 접속된다.
그후에, 포토리쏘그래피와 드라이 에칭에 의하여 제 3 부유 게이트 다중 실리콘(51)이 부유 게이트전극의 틀 내로 진행된다. 그리고 나서 제 3 부유 게이트 다중 실리콘(61) 상에, 예를 들어 180Å의 두께를 갖는 실리콘 산화막(62)을 형성하도록 900oC에서 열산화가 실시되며, 제어전극용 다중 실리콘막(63)이 CVD처리에 의하여 적층되며, 이후에 포토리쏘그래피와 드라이 에칭이 제어 게이트전극(63)을 진행시키도록 사용되어, 플래시 메모리셀을 형성한다(도 3).
마지막으로, 이들 패턴들을 덮기 위하여 실리콘기판(40)의 전체 표면 상에 절연막이 형성되고 또한 각 메모리셀들에 대한 접촉구멍과 금속와이어가 형성된다.
본 발명의 효과는 높은 집적도를 갖는 불휘발성 반도체 메모리가 저전압동작을 수행할 수 있다는 것이다.
특히, 본 발명의 제 1 효과는 소자들을 분리하는 방법으로서 반도체 기판 상에 형성된 트랜치타입의 소자분리를 사용하므로써 높은 집적도를 얻을 수 있다.
메모리셀의 터널영역의 표면적을 감소시키므로써, 제어 게이트전극과 부유 게이트전극 사이의 그리고 부유 게이트전극과 반도체 기판 사이의 정전 용량비가 변화되며, 그 결과 제어 게이트전극과 부유 게이트전극 사이의 대향 표면적을 크게 증가시키지 않고도, 즉 메모리셀에 할당된 표면적을 증가시키지 않고도, 제어 게이트에 가해진 전압에 의해 터널절연에 전기장을 쉽게 적용할 수 있으며, 이로 인하여 제어 게이트전극에 가해질 필요가 있는 작동전압을 감소시킬 수 있으며, 이것은 본 발명의 제 2 효과이다.
본 발명의 제 3 효과는, 제 3 부유 게이트전극의 표면에 침하부를 형성하므로써, 터널막에 전기장을 더욱 쉽게 적용하며 제어 게이트전극에 가해진 전압을 감소하여 플래시 메모리와 같은 반도체 메모리소자에서 저작동전압을 얻을 수 있다는 것이다.

Claims (6)

  1. 불휘발성 반도체 메모리소자에 있어서,
    반도체 기판과;
    상기 반도체 기판 상에 배치된 소스전극(source electrode)과 드레인전극(drain electrode)용 불순물 확산영역(impurity diffusion region)과;
    게이트 절연막과;
    상기 불순물 확산영역에 의해 만들어지는 채널영역 위에 상기 게이트 절연막을 개재하여 형성된 1 부유 게이트전극(a first floating gate electrode)과;
    상기 불순물 확산영역 상에 형성된 상기 게이트 절연막보다 더 얇은 터널 절연막(tunnel insulation film)과;
    상기 불순물 확산영역 위에 상기 터널 절연막을 개재하여 형성된 제 2 부유 게이트전극과;
    상기 제 1 부유 게이트전극과 제 2 부유 게이트전극에 연결되도록 형성된 제 3 부유 게이트전극과;
    상기 제 3 부유 게이트전극 상에서 개재 절연막(intervening insulation film)을 통하여 형성되는 제어 게이트전극을 포함하는 불휘발성 반도체 메모리소자.
  2. 제 1 항에 있어서, 상기 제 3 부유 게이트전극의 표면은 침하부(depression)와 돌출부(protrusion)들이 제공되도록 형성되는 불휘발성 반도체 메모리소자.
  3. 제 2 항에 있어서, 상기 제 3 부유 게이트전극의 막두께는 상기 제 3 부유 게이트전극에서 침하부와 돌출부들이 하부층의 침하부와 돌출부들에 일치하도록 하는 방식으로 형성될 수 있는 불휘발성 반도체 메모리소자.
  4. 제 1 항에 있어서, 상기 메모리소자를 구성하는 복수의 메모리셀은 상기 반도체 기판 상에 형성되며, 서로로부터 소자들을 분리시키는 데 사용되는 트랜치는 상기 각 메모리셀들 사이에서 상기 반도체 기판의 표면 상에 형성되며 절연막으로 충전되는 불휘발성 반도체 메모리소자.
  5. 불휘발성 반도체 메모리소자를 제조하는 제조방법에 있어서,
    게이트 절연막과, 제 1 부유 게이트전극용 반도체막과, 반도체 산화막과, 반도체 질화막을 반도체 기판 상에 상기 순서대로 형성하는 단계와;
    채널영역에 상응하는 부분 외의 부분에서 상기 제 1 부유 게이트전극용 상기 반도체막과, 상기 반도체 산화막과, 상기 반도체 질화막을 제거하여, 소스/드레인 확산층을 형성하기 위하여 불순물을 이온주입하는 단계와;
    상기 채널영역에 상응하는 상기 영역 이외의 상기 영역으로부터 상기 제 1 게이트 산화막을 제거하여, 터널 절연막을 형성하고, 제 2 부유 게이트전극용 반도체막을 터널 절연막에 적층하고, 상기 반도체기판과 상기 터널 절연막 상에서 상기 제 2 부유 게이트전극용 상기 반도체막의 일부를 제거하며, 상기 반도체 기판과 상기 터널 절연막 상에 상기 제 2 부유 게이트전극용 상기 반도체막의 일부를 제거하며, 이로 인하여 상기 제 1 부유 게이트전극용 상기 반도체막의 측벽 상에 상기 제 2 부유 게이트전극용 반도체막을 형성하는 단계와;
    마스크로서 상기 제 1 부유 게이트전극용 상기 반도체막의 측벽부 상에 형성된 상기 제 2 부유 게이트전극용 상기 반도체막을 사용하여 상기 반도체 기판에 트랜치를 형성하며,그후에 상기 트랜치의 내벽과 상기 제 2 부유 게이트전극용 상기 반도체막의 표면 상에 제 1 절연막을 형성하며, 그후에 제 2 절연막으로 상기 트랜치를 충전하는 단계와;
    상기 반도체 질화막과 반도체 산화막을 제거하며, 상기 제 1 부유 게이트전극과 제 2 게이트전극용 상기 반도체막에 연결되는 상기 제 3 부유 게이트전극용 반도체막을 형성하며, 상기 제 3 개재 절연막을 구비한 상기 제 3 부유 게이트전극용 상기 반도체 막 상에 제어 게이트전극을 추가로 제공하는 단계를 포함하는 불휘발성 반도체 메모리소자를 제조하는 제조방법.
  6. 제 5 항에 있어서, 상기 제 3 부유 게이트전극용 상기 반도체막의 두께는 침하부와 돌출부가 하부층의 침하부와 돌출부에 일치하도록 상기 제 3 부유 게이트전극에 형성되는 방식으로 제작되는 불휘발성 반도체 메모리소자를 제조하는 제조방법.
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