JPH11154712A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH11154712A JPH11154712A JP31975397A JP31975397A JPH11154712A JP H11154712 A JPH11154712 A JP H11154712A JP 31975397 A JP31975397 A JP 31975397A JP 31975397 A JP31975397 A JP 31975397A JP H11154712 A JPH11154712 A JP H11154712A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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Abstract
(57)【要約】
【課題】 メモリセルの高集積化と低電圧化動作の両立
化が困難。 【解決手段】 半導体基板にソースおよびドレイン電極
用の不純物拡散層を有し、不純物拡散層により規定され
るチャネル領域上にはゲート絶縁膜を介して第１の浮遊
ゲート電極４２を有し、不純物拡散層上にはゲート絶縁
膜よりも薄いトンネル絶縁膜を介して第２の浮遊ゲート
電極４７を有し、第１および第２の浮遊ゲート電極と接
続する第３の浮遊ゲート電極５１を有し、第３の浮遊ゲ
ート電極上に絶縁膜５２を介して制御ゲート電極５３を
有する。
化が困難。 【解決手段】 半導体基板にソースおよびドレイン電極
用の不純物拡散層を有し、不純物拡散層により規定され
るチャネル領域上にはゲート絶縁膜を介して第１の浮遊
ゲート電極４２を有し、不純物拡散層上にはゲート絶縁
膜よりも薄いトンネル絶縁膜を介して第２の浮遊ゲート
電極４７を有し、第１および第２の浮遊ゲート電極と接
続する第３の浮遊ゲート電極５１を有し、第３の浮遊ゲ
ート電極上に絶縁膜５２を介して制御ゲート電極５３を
有する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその製造方法に係わり、特にフラッシュメ
モリのメモリセル、およびその製造方法に好適に用いら
れる不揮発性半導体記憶装置およびその製造方法に関す
る。
憶装置およびその製造方法に係わり、特にフラッシュメ
モリのメモリセル、およびその製造方法に好適に用いら
れる不揮発性半導体記憶装置およびその製造方法に関す
る。
【０００２】
【従来の技術】不揮発性シリコン記憶装置としては情報
の消去および書き込みが可能なＥＰＲＯＭ、フラッシュ
メモリ等が知られているが、これら不揮発性シリコン記
憶装置は、従来、シリコン基板表面にトンネル酸化膜、
電荷蓄積を目的とした浮遊ゲート電極層、電極間絶縁
膜、各メモリセルのワード線となる制御ゲート電極層を
形成し、積層構造のゲート電極に加工した後に、ソース
・ドレイン拡散層およびチャネル領域を形成し、その
後、各電極への金属配線を形成していた。
の消去および書き込みが可能なＥＰＲＯＭ、フラッシュ
メモリ等が知られているが、これら不揮発性シリコン記
憶装置は、従来、シリコン基板表面にトンネル酸化膜、
電荷蓄積を目的とした浮遊ゲート電極層、電極間絶縁
膜、各メモリセルのワード線となる制御ゲート電極層を
形成し、積層構造のゲート電極に加工した後に、ソース
・ドレイン拡散層およびチャネル領域を形成し、その
後、各電極への金属配線を形成していた。
【０００３】この構造を有するフラッシュメモリセルと
して例えば、Masataka Kato et.al.“A 0.4-μm Self-A
ligned Contactless Memory Cell Technology Suitable
for256-Mbit Flash Memories" 1994 IEDM Tech.Digest
pp.921-923に示されているような、データ書き込み・
データ消去の動作時にファウラー・ノルドハイム（Ｆ
Ｎ）現象を利用して、トンネル酸化膜中の電子の通過を
実現する、いわゆるＦＮ型のフラッシュメモリセルが提
案されている。
して例えば、Masataka Kato et.al.“A 0.4-μm Self-A
ligned Contactless Memory Cell Technology Suitable
for256-Mbit Flash Memories" 1994 IEDM Tech.Digest
pp.921-923に示されているような、データ書き込み・
データ消去の動作時にファウラー・ノルドハイム（Ｆ
Ｎ）現象を利用して、トンネル酸化膜中の電子の通過を
実現する、いわゆるＦＮ型のフラッシュメモリセルが提
案されている。
【０００４】このＦＮ型メモリセルの構造及び製造方法
を図６に示す。まず、シリコン基板１上にトンネル酸化
膜２を形成し、この基板上に第１の浮遊ゲート電極用多
結晶シリコン膜３およびシリコン酸化膜４を形成する。
次に、フォトリソグラフィーとドライエッチング技術を
用い、シリコン酸化膜４，シリコン膜３を第１の浮遊ゲ
ート電極形状に加工する。その後、シリコン窒化膜５を
堆積し、シリコン窒化膜５をエッチバックすることで、
図６（ａ）に示す構造を形成する。
を図６に示す。まず、シリコン基板１上にトンネル酸化
膜２を形成し、この基板上に第１の浮遊ゲート電極用多
結晶シリコン膜３およびシリコン酸化膜４を形成する。
次に、フォトリソグラフィーとドライエッチング技術を
用い、シリコン酸化膜４，シリコン膜３を第１の浮遊ゲ
ート電極形状に加工する。その後、シリコン窒化膜５を
堆積し、シリコン窒化膜５をエッチバックすることで、
図６（ａ）に示す構造を形成する。
【０００５】次に、シリコン窒化膜５をマスク材料にし
て、熱酸化を実施して各メモリセルを電気的に分離する
フィールド酸化膜６を形成し、続けてシリコン窒化膜５
をホットリン酸を用いたウェットエッチングにより除去
し、その後、シリコン膜３，シリコン酸化膜４，フィー
ルド酸化膜６をマスク材料にしてメモリセルのソース・
ドレイン拡散層７を形成するための砒素のイオン注入を
実施する（図６（ｂ））。
て、熱酸化を実施して各メモリセルを電気的に分離する
フィールド酸化膜６を形成し、続けてシリコン窒化膜５
をホットリン酸を用いたウェットエッチングにより除去
し、その後、シリコン膜３，シリコン酸化膜４，フィー
ルド酸化膜６をマスク材料にしてメモリセルのソース・
ドレイン拡散層７を形成するための砒素のイオン注入を
実施する（図６（ｂ））。
【０００６】さらに、シリコン酸化膜８を堆積して、こ
れをエッチバックすることでシリコン膜３間の溝を埋め
込んだ後、第２の浮遊ゲート電極用の多結晶シリコン膜
９を堆積し、これをフォトリソグラフィーとドライエッ
チング技術を用い、シリコン膜９を第２の浮遊ゲート電
極形状に加工する。この時、第１，第２の浮遊ゲート電
極用シリコン膜３，９は電気的に接続した状態になるよ
うに形成する。続けて、絶縁膜１０，制御ゲート電極用
の多結晶シリコン膜１１を堆積し、これをフォトリソグ
ラフィーとドライエッチング技術を用い、シリコン膜１
１を制御ゲート電極形状に加工するとともに、第１，第
２の浮遊ゲート電極用シリコン膜３，９のドライエッチ
ングも行い、各メモリセル毎の浮遊ゲート電極の分離を
行い、フラッシュメモリセルを作成する（図６
（ｃ））。このフラッシュメモリセルにおいて、第２の
浮遊ゲート電極用シリコン膜９は制御ゲート電極１１と
の対向面積を増大させ、浮遊ゲート電極と制御ゲート電
極の容量結合を高める働きをしている。
れをエッチバックすることでシリコン膜３間の溝を埋め
込んだ後、第２の浮遊ゲート電極用の多結晶シリコン膜
９を堆積し、これをフォトリソグラフィーとドライエッ
チング技術を用い、シリコン膜９を第２の浮遊ゲート電
極形状に加工する。この時、第１，第２の浮遊ゲート電
極用シリコン膜３，９は電気的に接続した状態になるよ
うに形成する。続けて、絶縁膜１０，制御ゲート電極用
の多結晶シリコン膜１１を堆積し、これをフォトリソグ
ラフィーとドライエッチング技術を用い、シリコン膜１
１を制御ゲート電極形状に加工するとともに、第１，第
２の浮遊ゲート電極用シリコン膜３，９のドライエッチ
ングも行い、各メモリセル毎の浮遊ゲート電極の分離を
行い、フラッシュメモリセルを作成する（図６
（ｃ））。このフラッシュメモリセルにおいて、第２の
浮遊ゲート電極用シリコン膜９は制御ゲート電極１１と
の対向面積を増大させ、浮遊ゲート電極と制御ゲート電
極の容量結合を高める働きをしている。
【０００７】しかしながら、このフラッシュメモリセル
においては、メモリセル間の素子分離にフィールド酸化
膜を用いている。そのため、メモリセルの高集積化が進
んでも、ある程度の素子分離特性を保つために、０．６
μｍ程度以上の素子分離幅は求められ、メモリセルの微
細化が困難になる。
においては、メモリセル間の素子分離にフィールド酸化
膜を用いている。そのため、メモリセルの高集積化が進
んでも、ある程度の素子分離特性を保つために、０．６
μｍ程度以上の素子分離幅は求められ、メモリセルの微
細化が困難になる。
【０００８】このような状況を解決するための一方法と
して、Masataka Kato et.al.“A Shallow-Trench-Isola
tion Flash Memory Technology with a Source-bias Pr
ogramming Method" 1996 IEDM Tech.Digest pp.177-180
に示されているように、素子分離法としてシリコン基
板に溝構造を形成し、溝内をシリコン酸化膜で埋め込
み、素子分離幅を０．２５μｍまで低減できるメモリセ
ル構造が提案されている。
して、Masataka Kato et.al.“A Shallow-Trench-Isola
tion Flash Memory Technology with a Source-bias Pr
ogramming Method" 1996 IEDM Tech.Digest pp.177-180
に示されているように、素子分離法としてシリコン基
板に溝構造を形成し、溝内をシリコン酸化膜で埋め込
み、素子分離幅を０．２５μｍまで低減できるメモリセ
ル構造が提案されている。
【０００９】以下、図４および図５を用いてメモリセル
構造と製造方法を示す。まず、シリコン基板２０上にト
ンネル酸化膜２１を形成し、この基板上に第１の浮遊ゲ
ート電極用多結晶シリコン膜２２，シリコン酸化膜２３
およびシリコン窒化膜２４を形成する。次に、フォトリ
ソグラフィーとドライエッチング技術を用い、シリコン
窒化膜２４，シリコン酸化膜２３およびシリコン膜２２
を第１の浮遊ゲート電極形状に加工する。その後、シリ
コン膜２２，シリコン酸化膜２３，シリコン窒化膜２４
をマスク材料にしてメモリセルのソース・ドレイン拡散
層２５を形成するための砒素のイオン注入を実施する
（図４（ａ））。
構造と製造方法を示す。まず、シリコン基板２０上にト
ンネル酸化膜２１を形成し、この基板上に第１の浮遊ゲ
ート電極用多結晶シリコン膜２２，シリコン酸化膜２３
およびシリコン窒化膜２４を形成する。次に、フォトリ
ソグラフィーとドライエッチング技術を用い、シリコン
窒化膜２４，シリコン酸化膜２３およびシリコン膜２２
を第１の浮遊ゲート電極形状に加工する。その後、シリ
コン膜２２，シリコン酸化膜２３，シリコン窒化膜２４
をマスク材料にしてメモリセルのソース・ドレイン拡散
層２５を形成するための砒素のイオン注入を実施する
（図４（ａ））。
【００１０】その後、シリコン膜２２の側壁を熱酸化し
てシリコン酸化膜３３を形成し、続けてシリコン窒化膜
２６とシリコン酸化膜２７を堆積し、シリコン酸化膜２
７，シリコン窒化膜２６をエッチバックすることで、第
１の浮遊ゲート電極側壁にシリコン窒化膜２６とシリコ
ン酸化膜２７のサイドウォールを形成する。このサイド
ウォールをマスク材にしてシリコン基板２０をドライエ
ッチングして各メモリセル間に溝を掘った後、シリコン
基板２０の溝表面を熱酸化することでシリコン酸化膜２
８を形成する（図４（ｂ））。
てシリコン酸化膜３３を形成し、続けてシリコン窒化膜
２６とシリコン酸化膜２７を堆積し、シリコン酸化膜２
７，シリコン窒化膜２６をエッチバックすることで、第
１の浮遊ゲート電極側壁にシリコン窒化膜２６とシリコ
ン酸化膜２７のサイドウォールを形成する。このサイド
ウォールをマスク材にしてシリコン基板２０をドライエ
ッチングして各メモリセル間に溝を掘った後、シリコン
基板２０の溝表面を熱酸化することでシリコン酸化膜２
８を形成する（図４（ｂ））。
【００１１】次に、シリコン酸化膜２９の堆積と、この
シリコン酸化膜２９のエッチバックにより、サイドウォ
ール２７とシリコン酸化膜２８表面を被覆するシリコン
酸化膜２９を形成した後、シリコン膜３０の堆積と、こ
のシリコン膜３０のエッチバックにより、メモリセル間
の溝を埋め込み、素子分離幅０．２５μｍを実現する
（図４（ｃ））。
シリコン酸化膜２９のエッチバックにより、サイドウォ
ール２７とシリコン酸化膜２８表面を被覆するシリコン
酸化膜２９を形成した後、シリコン膜３０の堆積と、こ
のシリコン膜３０のエッチバックにより、メモリセル間
の溝を埋め込み、素子分離幅０．２５μｍを実現する
（図４（ｃ））。
【００１２】次に、シリコン膜３０の表面を熱酸化した
後、シリコン窒化膜２４を、ホットリン酸を用いたウェ
ットエッチングにより除去する（図５（ｄ））。
後、シリコン窒化膜２４を、ホットリン酸を用いたウェ
ットエッチングにより除去する（図５（ｄ））。
【００１３】続けて、シリコン酸化膜２３をドライエッ
チングにより除去した後、第２の浮遊ゲート電極用の多
結晶シリコン膜３２を堆積し、これをフォトリソグラフ
ィーとドライエッチング技術を用い、シリコン膜３２を
第２の浮遊ゲート電極形状に加工する。この時、第１，
第２の浮遊ゲート電極用シリコン膜２２，３２は電気的
に接続した状態になる。続けて、絶縁膜３３，制御ゲー
ト電極用の多結晶シリコン膜３４を堆積し、これをフォ
トリソグラフィーとドライエッチング技術を用い、シリ
コン膜３４を制御ゲート電極形状に加工するとともに、
第１，第２の浮遊ゲート電極用シリコン膜２２，３２の
ドライエッチングも行い、各メモリセル毎の浮遊ゲート
電極の分離を行い、フラッシュメモリセルを作成する
（図５（ｅ））。このフラッシュメモリセルにおいて、
第２の浮遊ゲート電極用シリコン膜３２は制御ゲート電
極３４との対向面積を増大させ、浮遊ゲート電極と制御
ゲート電極の容量結合を高める働きをしている。
チングにより除去した後、第２の浮遊ゲート電極用の多
結晶シリコン膜３２を堆積し、これをフォトリソグラフ
ィーとドライエッチング技術を用い、シリコン膜３２を
第２の浮遊ゲート電極形状に加工する。この時、第１，
第２の浮遊ゲート電極用シリコン膜２２，３２は電気的
に接続した状態になる。続けて、絶縁膜３３，制御ゲー
ト電極用の多結晶シリコン膜３４を堆積し、これをフォ
トリソグラフィーとドライエッチング技術を用い、シリ
コン膜３４を制御ゲート電極形状に加工するとともに、
第１，第２の浮遊ゲート電極用シリコン膜２２，３２の
ドライエッチングも行い、各メモリセル毎の浮遊ゲート
電極の分離を行い、フラッシュメモリセルを作成する
（図５（ｅ））。このフラッシュメモリセルにおいて、
第２の浮遊ゲート電極用シリコン膜３２は制御ゲート電
極３４との対向面積を増大させ、浮遊ゲート電極と制御
ゲート電極の容量結合を高める働きをしている。
【００１４】
【発明が解決しようとする課題】しかしながら、図５
（ｅ）に示すように、メモリセルの高集積化のために素
子分離幅を０．２５μｍと狭めた結果、隣接するメモリ
セルの第２の浮遊ゲート電極用シリコン膜３２は、素子
分離にフィールド酸化膜を用いた場合に比べ接近する。
また、第２の浮遊ゲート電極用シリコン膜３２の加工技
術が従来と同じ場合には、第２の浮遊ゲート電極用シリ
コン膜３２の分離間隔は従来と同じになるため、素子分
離領域に突きだしている部分の第２の浮遊ゲート電極用
シリコン膜３２の面積が減少することになる。その結
果、第２の浮遊ゲート電極用シリコン膜３２と制御ゲー
ト電極３４の対向面積が減少し、浮遊ゲート電極と制御
ゲート電極の容量結合も低減する。このため、制御ゲー
ト電極３４に電圧を印加し、浮遊ゲート電極２２，３２
を介してトンネル酸化膜２１に電界を加える場合、従来
と同じ電界をトンネル酸化膜２１に加えるためには、よ
り高い電圧を制御ゲート電極に印加する必要がある。そ
の結果、このフラッシュメモリセルを操作するために
は、より高い値の電源電圧が必要になり、素子の低電圧
化、低消費電力化が困難になる。
（ｅ）に示すように、メモリセルの高集積化のために素
子分離幅を０．２５μｍと狭めた結果、隣接するメモリ
セルの第２の浮遊ゲート電極用シリコン膜３２は、素子
分離にフィールド酸化膜を用いた場合に比べ接近する。
また、第２の浮遊ゲート電極用シリコン膜３２の加工技
術が従来と同じ場合には、第２の浮遊ゲート電極用シリ
コン膜３２の分離間隔は従来と同じになるため、素子分
離領域に突きだしている部分の第２の浮遊ゲート電極用
シリコン膜３２の面積が減少することになる。その結
果、第２の浮遊ゲート電極用シリコン膜３２と制御ゲー
ト電極３４の対向面積が減少し、浮遊ゲート電極と制御
ゲート電極の容量結合も低減する。このため、制御ゲー
ト電極３４に電圧を印加し、浮遊ゲート電極２２，３２
を介してトンネル酸化膜２１に電界を加える場合、従来
と同じ電界をトンネル酸化膜２１に加えるためには、よ
り高い電圧を制御ゲート電極に印加する必要がある。そ
の結果、このフラッシュメモリセルを操作するために
は、より高い値の電源電圧が必要になり、素子の低電圧
化、低消費電力化が困難になる。
【００１５】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、半導体基板にソースおよびドレイン電極用
の不純物拡散層を有し、該不純物拡散層により規定され
るチャネル領域上にはゲート絶縁膜を介して第１の浮遊
ゲート電極を有し、前記不純物拡散層上には前記ゲート
絶縁膜よりも薄いトンネル絶縁膜を介して第２の浮遊ゲ
ート電極を有し、前記第１および第２の浮遊ゲート電極
と接続する第３の浮遊ゲート電極を有し、該第３の浮遊
ゲート電極上に絶縁膜を介して制御ゲート電極を有する
ことを特徴とする。
記憶装置は、半導体基板にソースおよびドレイン電極用
の不純物拡散層を有し、該不純物拡散層により規定され
るチャネル領域上にはゲート絶縁膜を介して第１の浮遊
ゲート電極を有し、前記不純物拡散層上には前記ゲート
絶縁膜よりも薄いトンネル絶縁膜を介して第２の浮遊ゲ
ート電極を有し、前記第１および第２の浮遊ゲート電極
と接続する第３の浮遊ゲート電極を有し、該第３の浮遊
ゲート電極上に絶縁膜を介して制御ゲート電極を有する
ことを特徴とする。
【００１６】また本発明の不揮発性半導体記憶装置の製
造方法は、半導体基板に、ゲート絶縁膜、第１の浮遊ゲ
ート電極用半導体膜、半導体酸化膜、半導体窒化膜を順
次形成する工程と、チャネル領域に相当する部分以外の
領域の、前記第１の浮遊ゲート電極用半導体膜、前記半
導体酸化膜、前記半導体窒化膜を除去した後、不純物を
イオン注入し、ソース／ドレイン拡散層を形成する工程
と、該チャネル領域に相当する部分以外の領域の前記第
１のゲート酸化膜を除去した後、トンネル絶縁膜を形成
し、その表面に第２の浮遊ゲート電極用半導体膜を堆積
し、前記半導体基板上の該第２の浮遊ゲート電極用半導
体膜及び該トンネル絶縁膜を一部除去することで、前記
第１の浮遊ゲート電極用半導体膜の側壁部に前記第２の
浮遊ゲート電極用半導体膜を形成する工程と、前記第１
の浮遊ゲート電極用半導体膜の側壁部に形成された前記
第２の浮遊ゲート電極用半導体膜をマスクとして前記半
導体基板に溝を形成し、該溝の内壁および前記第２の浮
遊ゲート電極用半導体膜表面に第１の絶縁膜を形成した
後、該溝を第２の絶縁膜で埋め込む工程と、前記半導体
窒化膜と前記半導体酸化膜を除去した後、前記第１およ
び第２の浮遊ゲート電極用半導体膜と電気的に接続する
第３の浮遊ゲート電極用半導体膜を形成し、さらに該第
３の浮遊ゲート電極用半導体膜上に第３の絶縁膜を介し
て制御ゲート電極を設ける工程と、を有することを特徴
とする。
造方法は、半導体基板に、ゲート絶縁膜、第１の浮遊ゲ
ート電極用半導体膜、半導体酸化膜、半導体窒化膜を順
次形成する工程と、チャネル領域に相当する部分以外の
領域の、前記第１の浮遊ゲート電極用半導体膜、前記半
導体酸化膜、前記半導体窒化膜を除去した後、不純物を
イオン注入し、ソース／ドレイン拡散層を形成する工程
と、該チャネル領域に相当する部分以外の領域の前記第
１のゲート酸化膜を除去した後、トンネル絶縁膜を形成
し、その表面に第２の浮遊ゲート電極用半導体膜を堆積
し、前記半導体基板上の該第２の浮遊ゲート電極用半導
体膜及び該トンネル絶縁膜を一部除去することで、前記
第１の浮遊ゲート電極用半導体膜の側壁部に前記第２の
浮遊ゲート電極用半導体膜を形成する工程と、前記第１
の浮遊ゲート電極用半導体膜の側壁部に形成された前記
第２の浮遊ゲート電極用半導体膜をマスクとして前記半
導体基板に溝を形成し、該溝の内壁および前記第２の浮
遊ゲート電極用半導体膜表面に第１の絶縁膜を形成した
後、該溝を第２の絶縁膜で埋め込む工程と、前記半導体
窒化膜と前記半導体酸化膜を除去した後、前記第１およ
び第２の浮遊ゲート電極用半導体膜と電気的に接続する
第３の浮遊ゲート電極用半導体膜を形成し、さらに該第
３の浮遊ゲート電極用半導体膜上に第３の絶縁膜を介し
て制御ゲート電極を設ける工程と、を有することを特徴
とする。
【００１７】（作用）本発明においては、１）素子分離
法として半導体基板に形成した溝構造の素子分離を用
い、かつメモリセルのトンネル領域の面積を低減するこ
とで、制御ゲート電極−浮遊ゲート電極間および浮遊ゲ
ート電極−半導体基板間の電気容量結合比を変更し、制
御ゲート電極に印加した電圧がトンネル絶縁膜へ電界を
加え易くすることで、メモリセルの高集積化と素子の低
電圧動作実現を可能にできる。
法として半導体基板に形成した溝構造の素子分離を用
い、かつメモリセルのトンネル領域の面積を低減するこ
とで、制御ゲート電極−浮遊ゲート電極間および浮遊ゲ
ート電極−半導体基板間の電気容量結合比を変更し、制
御ゲート電極に印加した電圧がトンネル絶縁膜へ電界を
加え易くすることで、メモリセルの高集積化と素子の低
電圧動作実現を可能にできる。
【００１８】本発明を用いることで向上する特性向上と
しては、１）素子分離法として半導体基板に形成した溝
構造の素子分離を用い、メモリセルの高集積化を実現す
ると共に、２）メモリセルのチャネル長を変更すること
なくトンネル絶縁膜で規定されるトンネル領域の面積を
低減することで、メモリセルの浮遊ゲート電極と半導体
基板間の容量結合を低減し、その結果、制御ゲート電極
−浮遊ゲート電極間および浮遊ゲート電極−半導体基板
間の電気容量結合比を変更し、制御ゲート電極に印加し
た電圧がトンネル絶縁膜へ電界を加え易くしたことで素
子の低電圧動作を実現し、３）さらに、浮遊ゲート電極
と制御ゲート電極の対向面積を増大させ、素子の低電圧
動作を実現する。
しては、１）素子分離法として半導体基板に形成した溝
構造の素子分離を用い、メモリセルの高集積化を実現す
ると共に、２）メモリセルのチャネル長を変更すること
なくトンネル絶縁膜で規定されるトンネル領域の面積を
低減することで、メモリセルの浮遊ゲート電極と半導体
基板間の容量結合を低減し、その結果、制御ゲート電極
−浮遊ゲート電極間および浮遊ゲート電極−半導体基板
間の電気容量結合比を変更し、制御ゲート電極に印加し
た電圧がトンネル絶縁膜へ電界を加え易くしたことで素
子の低電圧動作を実現し、３）さらに、浮遊ゲート電極
と制御ゲート電極の対向面積を増大させ、素子の低電圧
動作を実現する。
【００１９】
【実施例】以下、本発明の実施例について図面を用いて
説明する。ここでは本発明の不揮発性半導体記憶装置と
して代表的なフラッシュメモリを取り上げて説明する
が、本発明はＥＰＲＯＭ等の他の不揮発性半導体記憶装
置にも適用することができる。本実施例において用いた
メモリセルでは、半導体膜としてシリコン膜、ゲート絶
縁膜としてシリコン酸化膜、絶縁膜としてシリコン酸化
膜、半導体基板としてシリコン基板を用いている。
説明する。ここでは本発明の不揮発性半導体記憶装置と
して代表的なフラッシュメモリを取り上げて説明する
が、本発明はＥＰＲＯＭ等の他の不揮発性半導体記憶装
置にも適用することができる。本実施例において用いた
メモリセルでは、半導体膜としてシリコン膜、ゲート絶
縁膜としてシリコン酸化膜、絶縁膜としてシリコン酸化
膜、半導体基板としてシリコン基板を用いている。
【００２０】図１（ａ）〜（ｃ）及び図２（ｄ），
（ｅ）は本発明の第１の実施例で説明に用いるメモリセ
ル形成工程および構造を示した模式図である。図３は本
発明の第２の実施例で説明に用いるメモリセル構造を示
した模式図である。以下、図を用いて順次説明する。 ［実施例１］本発明の第１の実施例について図１及び図
２を用いて説明する。
（ｅ）は本発明の第１の実施例で説明に用いるメモリセ
ル形成工程および構造を示した模式図である。図３は本
発明の第２の実施例で説明に用いるメモリセル構造を示
した模式図である。以下、図を用いて順次説明する。 ［実施例１］本発明の第１の実施例について図１及び図
２を用いて説明する。
【００２１】シリコン基板４０上に、まず第１のゲート
酸化膜４１（膜厚１５０Å）を９００℃の熱酸化で形成
した後、第１の浮遊ゲート電極用多結晶シリコン膜４２
（膜厚１５００Å）、シリコン酸化膜４３（膜厚１００
Å）、およびシリコン窒化膜４４（膜厚１５００Å）を
ＣＶＤ法を用い順次形成する。その後、リソグラフィー
とシリコン窒化膜・シリコン酸化膜・シリコン膜のドラ
イエッチング技術により、メモリセルのチャネル領域に
相当する部分以外の領域の前記第１の浮遊ゲート電極用
多結晶シリコン膜４２、第１の半シリコン酸化膜４３、
および第１のシリコン窒化膜４４を除去する。その後、
第１の浮遊ゲート電極用多結晶シリコン膜４２、第１の
シリコン酸化膜４３、および第１のシリコン窒化膜４４
をマスクにしてＮ型不純物（例えば砒素）をイオン注入
（イオン注入条件は例えばエネルギー３０ｋｅＶ、注入
量３×１０15ｃｍ-2）し、ソース／ドレイン拡散層４５
を形成する（図１（ａ））。
酸化膜４１（膜厚１５０Å）を９００℃の熱酸化で形成
した後、第１の浮遊ゲート電極用多結晶シリコン膜４２
（膜厚１５００Å）、シリコン酸化膜４３（膜厚１００
Å）、およびシリコン窒化膜４４（膜厚１５００Å）を
ＣＶＤ法を用い順次形成する。その後、リソグラフィー
とシリコン窒化膜・シリコン酸化膜・シリコン膜のドラ
イエッチング技術により、メモリセルのチャネル領域に
相当する部分以外の領域の前記第１の浮遊ゲート電極用
多結晶シリコン膜４２、第１の半シリコン酸化膜４３、
および第１のシリコン窒化膜４４を除去する。その後、
第１の浮遊ゲート電極用多結晶シリコン膜４２、第１の
シリコン酸化膜４３、および第１のシリコン窒化膜４４
をマスクにしてＮ型不純物（例えば砒素）をイオン注入
（イオン注入条件は例えばエネルギー３０ｋｅＶ、注入
量３×１０15ｃｍ-2）し、ソース／ドレイン拡散層４５
を形成する（図１（ａ））。
【００２２】この後、第１の浮遊ゲート電極用多結晶シ
リコン膜４２、第１のシリコン酸化膜４３、および第１
のシリコン窒化膜４４をマスクにして、メモリセルのチ
ャネル領域に相当する部分以外の領域の前記第１のゲー
ト酸化膜４１を希フッ酸を用いてエッチング除去する。
このゲート酸化膜４１を除去した領域には、第１のトン
ネル酸化膜４６を形成し（同時に第１の浮遊ゲート電極
用多結晶シリコン膜４２の側部にも酸化膜が形成され
る）、その表面に第２の浮遊ゲート電極用多結晶シリコ
ン膜４７（膜厚は例えば１０００Å）をＣＶＤ法で堆積
し、このシリコン膜４７をエッチバックすることで、前
記第１の浮遊ゲート電極の側壁に前記第２の浮遊ゲート
電極４７を形成し、続けてシリコン酸化膜４６もシリコ
ン酸化膜のドライエッチングで露出部分のシリコン酸化
膜４６を除去する（図１（ｂ））。続いて、例えば９０
０℃の熱酸化を行いシリコン膜４７の表面に、例えば膜
厚２００Åのシリコン酸化膜４８を形成する。
リコン膜４２、第１のシリコン酸化膜４３、および第１
のシリコン窒化膜４４をマスクにして、メモリセルのチ
ャネル領域に相当する部分以外の領域の前記第１のゲー
ト酸化膜４１を希フッ酸を用いてエッチング除去する。
このゲート酸化膜４１を除去した領域には、第１のトン
ネル酸化膜４６を形成し（同時に第１の浮遊ゲート電極
用多結晶シリコン膜４２の側部にも酸化膜が形成され
る）、その表面に第２の浮遊ゲート電極用多結晶シリコ
ン膜４７（膜厚は例えば１０００Å）をＣＶＤ法で堆積
し、このシリコン膜４７をエッチバックすることで、前
記第１の浮遊ゲート電極の側壁に前記第２の浮遊ゲート
電極４７を形成し、続けてシリコン酸化膜４６もシリコ
ン酸化膜のドライエッチングで露出部分のシリコン酸化
膜４６を除去する（図１（ｂ））。続いて、例えば９０
０℃の熱酸化を行いシリコン膜４７の表面に、例えば膜
厚２００Åのシリコン酸化膜４８を形成する。
【００２３】さらに、前記第１，第２の浮遊ゲート電極
をマスクにしてシリコン基板４０の露出部分にシリコン
膜のドライエッチングを施し、シリコン基板４０露出部
分に溝（溝深さは例えば１μｍ、溝幅は例えば０．２５
μｍ）を形成する。その後、例えば９００℃の熱酸化を
行い、シリコン基板４０の溝側壁にシリコン酸化膜４９
（膜厚は例えば１５０Å）を形成する（図１（ｃ））。
をマスクにしてシリコン基板４０の露出部分にシリコン
膜のドライエッチングを施し、シリコン基板４０露出部
分に溝（溝深さは例えば１μｍ、溝幅は例えば０．２５
μｍ）を形成する。その後、例えば９００℃の熱酸化を
行い、シリコン基板４０の溝側壁にシリコン酸化膜４９
（膜厚は例えば１５０Å）を形成する（図１（ｃ））。
【００２４】その後、膜厚５０００Åのシリコン酸化膜
５０をＣＶＤ法で堆積し、シリコン基板表面の溝を埋め
込んだ後、シリコン酸化膜５０のエッチングを行い、シ
リコン窒化膜４４の表面を露出させる（図２（ｄ））。
続けて、ホットリン酸を用いたシリコン窒化膜４４のエ
ッチングを行い、さらにフッ酸を用いて膜厚１００Å分
のシリコン酸化膜のエッチングを行い、シリコン酸化膜
４３を除去する。
５０をＣＶＤ法で堆積し、シリコン基板表面の溝を埋め
込んだ後、シリコン酸化膜５０のエッチングを行い、シ
リコン窒化膜４４の表面を露出させる（図２（ｄ））。
続けて、ホットリン酸を用いたシリコン窒化膜４４のエ
ッチングを行い、さらにフッ酸を用いて膜厚１００Å分
のシリコン酸化膜のエッチングを行い、シリコン酸化膜
４３を除去する。
【００２５】その後、第３の浮遊ゲート電極用の多結晶
シリコン膜５１（膜厚５０００Å）をＣＶＤ法で堆積し
シリコン基板４０表面を平坦化する。なお、前記第１の
浮遊ゲートポリシリコン４２と第２の浮遊ゲートポリシ
リコン４７は第３の浮遊ゲートポリシリコン５１を介し
て電気的に接続する。続けて、第３の浮遊ゲートポリシ
リコン５１をフォトリソグラフィとシリコン膜のドライ
エッチングにより、浮遊ゲート電極形状に加工する。続
けて９００℃の熱酸化を行い、第３の浮遊ゲートポリシ
リコン５１上にシリコン酸化膜５２（膜厚は例えば１８
０Å）を形成し、さらに制御ゲート用ポリシリコン膜５
３をＣＶＤ法で堆積し、その後フォトリソグラフィドラ
イエッチング技術を用い、制御ゲート電極５３を加工
し、フラッシュメモリセルを形成する（図２（ｅ））。
最後に、これらのパターンを覆うように絶縁膜をシリコ
ン基板４０の全面に形成し、メモリセルの各電極へのコ
ンタクトホールおよび、金属配線を形成する。 ［実施例２］本発明の第２の実施例について図１、図２
および図３を用いて説明する。
シリコン膜５１（膜厚５０００Å）をＣＶＤ法で堆積し
シリコン基板４０表面を平坦化する。なお、前記第１の
浮遊ゲートポリシリコン４２と第２の浮遊ゲートポリシ
リコン４７は第３の浮遊ゲートポリシリコン５１を介し
て電気的に接続する。続けて、第３の浮遊ゲートポリシ
リコン５１をフォトリソグラフィとシリコン膜のドライ
エッチングにより、浮遊ゲート電極形状に加工する。続
けて９００℃の熱酸化を行い、第３の浮遊ゲートポリシ
リコン５１上にシリコン酸化膜５２（膜厚は例えば１８
０Å）を形成し、さらに制御ゲート用ポリシリコン膜５
３をＣＶＤ法で堆積し、その後フォトリソグラフィドラ
イエッチング技術を用い、制御ゲート電極５３を加工
し、フラッシュメモリセルを形成する（図２（ｅ））。
最後に、これらのパターンを覆うように絶縁膜をシリコ
ン基板４０の全面に形成し、メモリセルの各電極へのコ
ンタクトホールおよび、金属配線を形成する。 ［実施例２］本発明の第２の実施例について図１、図２
および図３を用いて説明する。
【００２６】シリコン基板４０上に、まず第１のゲート
酸化膜４１（膜厚１５０Å）を９００℃の熱酸化で形成
した後、第１の浮遊ゲート電極用多結晶シリコン膜４２
（膜厚１５００Å）、シリコン酸化膜４３（膜厚１００
Å）、およびシリコン窒化膜４４（膜厚１５００Å）を
ＣＶＤ法を用い順次形成する。その後、リソグラフィー
とシリコン窒化膜・シリコン酸化膜・シリコン膜のドラ
イエッチング技術により、メモリセルのチャネル領域に
相当する部分以外の領域の前記第１の浮遊ゲート電極用
多結晶シリコン膜４２、第１のシリコン酸化膜４３、お
よび第１のシリコン窒化膜４４を除去する。その後、第
１の浮遊ゲート電極用多結晶シリコン膜４２、第１のシ
リコン酸化膜４３、および第１のシリコン窒化膜４４を
マスクにしてＮ型不純物（例えば砒素）をイオン注入
（イオン注入条件は例えばエネルギー３０ｋｅＶ、注入
量３×１０15ｃｍ-2）し、ソース／ドレイン拡散層４５
を形成する（図１（ａ））。
酸化膜４１（膜厚１５０Å）を９００℃の熱酸化で形成
した後、第１の浮遊ゲート電極用多結晶シリコン膜４２
（膜厚１５００Å）、シリコン酸化膜４３（膜厚１００
Å）、およびシリコン窒化膜４４（膜厚１５００Å）を
ＣＶＤ法を用い順次形成する。その後、リソグラフィー
とシリコン窒化膜・シリコン酸化膜・シリコン膜のドラ
イエッチング技術により、メモリセルのチャネル領域に
相当する部分以外の領域の前記第１の浮遊ゲート電極用
多結晶シリコン膜４２、第１のシリコン酸化膜４３、お
よび第１のシリコン窒化膜４４を除去する。その後、第
１の浮遊ゲート電極用多結晶シリコン膜４２、第１のシ
リコン酸化膜４３、および第１のシリコン窒化膜４４を
マスクにしてＮ型不純物（例えば砒素）をイオン注入
（イオン注入条件は例えばエネルギー３０ｋｅＶ、注入
量３×１０15ｃｍ-2）し、ソース／ドレイン拡散層４５
を形成する（図１（ａ））。
【００２７】この後、第１の浮遊ゲート電極用多結晶シ
リコン膜４２、第１のシリコン酸化膜４３、および第１
のシリコン窒化膜４４をマスクにして、メモリセルのチ
ャネル領域に相当する部分以外の領域の前記第１のゲー
ト酸化膜４１を希フッ酸を用いてエッチング除去する。
このゲート酸化膜４１を除去した領域には、第１のトン
ネル酸化膜４６を形成し（同時に第１の浮遊ゲート電極
用多結晶シリコン膜４２の側部にも酸化膜が形成され
る）、その表面に第２の浮遊ゲート電極用多結晶シリコ
ン膜４７（膜厚は例えば１０００Å）をＣＶＤ法で堆積
し、このシリコン膜４７をエッチバックすることで、前
記第１の浮遊ゲート電極の側壁に前記第２の浮遊ゲート
電極４７を形成し、続けてシリコン酸化膜４６もシリコ
ン酸化膜のドライエッチングで露出部分のシリコン酸化
膜４６を除去する（図１（ｂ））。続いて、例えば９０
０℃の熱酸化を行いシリコン膜４７の表面に、例えば膜
厚２００Åのシリコン酸化膜４８を形成する。
リコン膜４２、第１のシリコン酸化膜４３、および第１
のシリコン窒化膜４４をマスクにして、メモリセルのチ
ャネル領域に相当する部分以外の領域の前記第１のゲー
ト酸化膜４１を希フッ酸を用いてエッチング除去する。
このゲート酸化膜４１を除去した領域には、第１のトン
ネル酸化膜４６を形成し（同時に第１の浮遊ゲート電極
用多結晶シリコン膜４２の側部にも酸化膜が形成され
る）、その表面に第２の浮遊ゲート電極用多結晶シリコ
ン膜４７（膜厚は例えば１０００Å）をＣＶＤ法で堆積
し、このシリコン膜４７をエッチバックすることで、前
記第１の浮遊ゲート電極の側壁に前記第２の浮遊ゲート
電極４７を形成し、続けてシリコン酸化膜４６もシリコ
ン酸化膜のドライエッチングで露出部分のシリコン酸化
膜４６を除去する（図１（ｂ））。続いて、例えば９０
０℃の熱酸化を行いシリコン膜４７の表面に、例えば膜
厚２００Åのシリコン酸化膜４８を形成する。
【００２８】さらに、前記第１，第２の浮遊ゲート電極
をマスクにしてシリコン基板４０の露出部分にシリコン
膜のドライエッチングを施し、シリコン基板４０露出部
分に溝（溝深さは例えば１μｍ、溝幅は例えば０．２５
μｍ）を形成する。その後、例えば９００℃の熱酸化を
行い、シリコン基板４０の溝側壁にシリコン酸化膜４９
（膜厚は例えば１５０Å）を形成する（図１（ｃ））。
をマスクにしてシリコン基板４０の露出部分にシリコン
膜のドライエッチングを施し、シリコン基板４０露出部
分に溝（溝深さは例えば１μｍ、溝幅は例えば０．２５
μｍ）を形成する。その後、例えば９００℃の熱酸化を
行い、シリコン基板４０の溝側壁にシリコン酸化膜４９
（膜厚は例えば１５０Å）を形成する（図１（ｃ））。
【００２９】その後、膜厚５０００Åのシリコン酸化膜
５０をＣＶＤ法で堆積し、シリコン基板表面の溝を埋め
込んだ後、シリコン酸化膜５０のエッチングを行い、シ
リコン窒化膜４４の表面を露出させる（図２（ｄ））。
続けて、ホットリン酸を用いたシリコン窒化膜４４のエ
ッチングを行い、さらにフッ酸を用いて膜厚１００Å分
のシリコン酸化膜のエッチングを行い、シリコン酸化膜
４３を除去する。その後、第３の浮遊ゲート電極用の多
結晶シリコン膜６１（膜厚１０００Å）をＣＶＤ法で堆
積する。この結果、シリコン膜６１表面には下地に依存
して凹状の窪みが形成される。このようにシリコン膜６
１表面に凹状の窪みが形成されるのは前述した実施例１
と比べシリコン膜６１の膜厚を薄くしたからである。表
面に凹部を形成する場合のシリコン膜６１の膜厚は、下
地の形状、特に図３に示す第２の浮遊ゲート電極４７間
の幅ｔ等を考慮して適宜設定される。なお、前記第１の
浮遊ゲートポリシリコン４２と第２の浮遊ゲートポリシ
リコン４７は第３の浮遊ゲートポリシリコン６１を介し
て電気的に接続する。続けて、第３の浮遊ゲートポリシ
リコン６１をフォトリソグラフィとシリコン膜のドライ
エッチングにより、浮遊ゲート電極形状に加工する。続
けて９００℃の熱酸化を行い、第３の浮遊ゲートポリシ
リコン６１上にシリコン酸化膜６２（膜厚は例えば１８
０Å）を形成し、さらに制御ゲート用ポリシリコン膜６
３をＣＶＤ法で堆積し、その後フォトリソグラフィとド
ライエッチング技術を用い、制御ゲート電極６３を加工
し、フラッシュメモリセルを形成する（図３）。最後
に、これらのパターンを覆うように絶縁膜をシリコン基
板４０の全面に形成し、メモリセルの各電極へのコンタ
クトホールおよび、金属配線を形成する。
５０をＣＶＤ法で堆積し、シリコン基板表面の溝を埋め
込んだ後、シリコン酸化膜５０のエッチングを行い、シ
リコン窒化膜４４の表面を露出させる（図２（ｄ））。
続けて、ホットリン酸を用いたシリコン窒化膜４４のエ
ッチングを行い、さらにフッ酸を用いて膜厚１００Å分
のシリコン酸化膜のエッチングを行い、シリコン酸化膜
４３を除去する。その後、第３の浮遊ゲート電極用の多
結晶シリコン膜６１（膜厚１０００Å）をＣＶＤ法で堆
積する。この結果、シリコン膜６１表面には下地に依存
して凹状の窪みが形成される。このようにシリコン膜６
１表面に凹状の窪みが形成されるのは前述した実施例１
と比べシリコン膜６１の膜厚を薄くしたからである。表
面に凹部を形成する場合のシリコン膜６１の膜厚は、下
地の形状、特に図３に示す第２の浮遊ゲート電極４７間
の幅ｔ等を考慮して適宜設定される。なお、前記第１の
浮遊ゲートポリシリコン４２と第２の浮遊ゲートポリシ
リコン４７は第３の浮遊ゲートポリシリコン６１を介し
て電気的に接続する。続けて、第３の浮遊ゲートポリシ
リコン６１をフォトリソグラフィとシリコン膜のドライ
エッチングにより、浮遊ゲート電極形状に加工する。続
けて９００℃の熱酸化を行い、第３の浮遊ゲートポリシ
リコン６１上にシリコン酸化膜６２（膜厚は例えば１８
０Å）を形成し、さらに制御ゲート用ポリシリコン膜６
３をＣＶＤ法で堆積し、その後フォトリソグラフィとド
ライエッチング技術を用い、制御ゲート電極６３を加工
し、フラッシュメモリセルを形成する（図３）。最後
に、これらのパターンを覆うように絶縁膜をシリコン基
板４０の全面に形成し、メモリセルの各電極へのコンタ
クトホールおよび、金属配線を形成する。
【００３０】
【発明の効果】本発明の効果は、不揮発性半導体メモリ
の高集積化と素子の低電圧動作実現を可能にする点であ
る。
の高集積化と素子の低電圧動作実現を可能にする点であ
る。
【００３１】すなわち、本発明を用いれば、 １）素子分離法として半導体基板に形成した溝構造の素
子分離を用いるので、メモリセル専有面積の微細化が可
能である。また、メモリセルのトンネル領域の面積を低
減する事で、制御ゲート電極−浮遊ゲート電極間および
浮遊ゲート電極−半導体基板間の電気容量結合比を変更
し、制御ゲート電極−浮遊ゲート電極の対向面積を増大
させることなく、すなわちメモリセルの専有面積を増大
させることなく、制御ゲート電極に印加した電圧がトン
ネル絶縁膜へ電界を加え易くし、 ２）その結果、素子動作上制御ゲート電極に印加すべき
電圧の低電圧化が可能になる。さらに第３の浮遊ゲート
電極表面に凹状の形状を形成することで、さらにトンネ
ル膜へ電界を加えやすい構造にし、その結果、制御ゲー
ト電極へ印加する電圧を低減し、フラッシュメモリセル
等の不揮発性半導体メモリの電源電圧低電圧化の実現を
可能にする。
子分離を用いるので、メモリセル専有面積の微細化が可
能である。また、メモリセルのトンネル領域の面積を低
減する事で、制御ゲート電極−浮遊ゲート電極間および
浮遊ゲート電極−半導体基板間の電気容量結合比を変更
し、制御ゲート電極−浮遊ゲート電極の対向面積を増大
させることなく、すなわちメモリセルの専有面積を増大
させることなく、制御ゲート電極に印加した電圧がトン
ネル絶縁膜へ電界を加え易くし、 ２）その結果、素子動作上制御ゲート電極に印加すべき
電圧の低電圧化が可能になる。さらに第３の浮遊ゲート
電極表面に凹状の形状を形成することで、さらにトンネ
ル膜へ電界を加えやすい構造にし、その結果、制御ゲー
ト電極へ印加する電圧を低減し、フラッシュメモリセル
等の不揮発性半導体メモリの電源電圧低電圧化の実現を
可能にする。
【図１】本発明の実施例１の製造工程を示す断面模式図
である。
である。
【図２】本発明の実施例１の製造工程を示す断面模式図
である。
である。
【図３】本発明の実施例２の製造工程を示す断面模式図
である。
である。
【図４】従来例の製造工程を示す断面模式図である。
【図５】従来例の製造工程を示す断面模式図である。
【図６】従来例の製造工程を示す断面模式図である。
１，２０，４０ シリコン基板 ２，４，６，８，１０，２１，２３，２７，２８，２
９，３１，３３，４１，４３，４６，４８，４９，５
０，５２ シリコン酸化膜 ３０ 多結晶シリコン膜 ３，９，２２，３２，４２，４７，５１ 浮遊ゲート・
シリコン膜 １１，３４，５３ 制御ゲート・シリコン膜 ７，２５，４５ ソース・ドレイン拡散層 ５，２４，２６，４４ シリコン窒化膜
９，３１，３３，４１，４３，４６，４８，４９，５
０，５２ シリコン酸化膜 ３０ 多結晶シリコン膜 ３，９，２２，３２，４２，４７，５１ 浮遊ゲート・
シリコン膜 １１，３４，５３ 制御ゲート・シリコン膜 ７，２５，４５ ソース・ドレイン拡散層 ５，２４，２６，４４ シリコン窒化膜
Claims (6)
- 【請求項１】 半導体基板にソースおよびドレイン電極
用の不純物拡散層を有し、該不純物拡散層により規定さ
れるチャネル領域上にはゲート絶縁膜を介して第１の浮
遊ゲート電極を有し、前記不純物拡散層上には前記ゲー
ト絶縁膜よりも薄いトンネル絶縁膜を介して第２の浮遊
ゲート電極を有し、前記第１および第２の浮遊ゲート電
極と接続する第３の浮遊ゲート電極を有し、該第３の浮
遊ゲート電極上に絶縁膜を介して制御ゲート電極を有す
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置において、前記第３の浮遊ゲート電極表面に凹凸が形
成されていることを特徴とする不揮発性半導体記憶装
置。 - 【請求項３】 請求項２に記載の不揮発性半導体記憶装
置において、前記第３の浮遊ゲート電極の膜厚を、下地
面の凹凸形状に対応して前記第３の浮遊ゲート電極表面
に凹凸形状が形成されるような厚さとしたことを特徴と
する不揮発性半導体記憶装置。 - 【請求項４】 請求項１〜３のいずれかの請求項に記載
の不揮発性半導体記憶装置の構成を有するセルが半導体
基板上に複数形成されており、各セル間の阻止分離法と
して、前記半導体基板表面に溝を形成し、該溝を絶縁膜
で埋め込むトレンチ分離法を用いたことを特徴とする不
揮発性半導体記憶装置。 - 【請求項５】 半導体基板に、ゲート絶縁膜、第１の浮
遊ゲート電極用半導体膜、半導体酸化膜、半導体窒化膜
を順次形成する工程と、チャネル領域に相当する部分以
外の領域の、前記第１の浮遊ゲート電極用半導体膜、前
記半導体酸化膜、前記半導体窒化膜を除去した後、不純
物をイオン注入し、ソース／ドレイン拡散層を形成する
工程と、 該チャネル領域に相当する部分以外の領域の前記第１の
ゲート酸化膜を除去した後、トンネル絶縁膜を形成し、
その表面に第２の浮遊ゲート電極用半導体膜を堆積し、
前記半導体基板上の該第２の浮遊ゲート電極用半導体膜
及び該トンネル絶縁膜を一部除去することで、前記第１
の浮遊ゲート電極用半導体膜の側壁部に前記第２の浮遊
ゲート電極用半導体膜を形成する工程と、 前記第１の浮遊ゲート電極用半導体膜の側壁部に形成さ
れた前記第２の浮遊ゲート電極用半導体膜をマスクとし
て前記半導体基板に溝を形成し、該溝の内壁および前記
第２の浮遊ゲート電極用半導体膜表面に第１の絶縁膜を
形成した後、該溝を第２の絶縁膜で埋め込む工程と、 前記半導体窒化膜と前記半導体酸化膜を除去した後、前
記第１および第２の浮遊ゲート電極用半導体膜と電気的
に接続する第３の浮遊ゲート電極用半導体膜を形成し、
さらに該第３の浮遊ゲート電極用半導体膜上に第３の絶
縁膜を介して制御ゲート電極を設ける工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項６】 請求項５に記載の不揮発性半導体記憶装
置の製造方法において、前記第３の浮遊ゲート電極用半
導体膜の膜厚を、下地面の凹凸形状に対応して前記第３
の浮遊ゲート電極用半導体膜表面に凹凸形状が形成され
るような厚さとしたことを特徴とする不揮発性半導体記
憶装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
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| JP3183396B2 JP3183396B2 (ja) | 2001-07-09 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP31975397A Expired - Fee Related JP3183396B2 (ja) | 1997-11-20 | 1997-11-20 | 不揮発性半導体記憶装置およびその製造方法 |
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Cited By (9)
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|---|---|---|---|---|
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| KR100943482B1 (ko) * | 2002-12-30 | 2010-02-22 | 동부일렉트로닉스 주식회사 | 플래시메모리 셀을 갖는 반도체소자의 제조방법 |
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-
1997
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|---|---|
| JP3183396B2 (ja) | 2001-07-09 |
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