JPH02177359A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02177359A JPH02177359A JP63331716A JP33171688A JPH02177359A JP H02177359 A JPH02177359 A JP H02177359A JP 63331716 A JP63331716 A JP 63331716A JP 33171688 A JP33171688 A JP 33171688A JP H02177359 A JPH02177359 A JP H02177359A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に関し、特に１トランジスタ型
メモリセルを有する半導体記憶装置に関［従来の技術］ １個のトランジスタとそれに隣接して設けた容量とによ
り構成される１トランジスタ型メモリセルを情報単位と
した半導体記憶装置が、今日量も広く用いられている。
メモリセルを有する半導体記憶装置に関［従来の技術］ １個のトランジスタとそれに隣接して設けた容量とによ
り構成される１トランジスタ型メモリセルを情報単位と
した半導体記憶装置が、今日量も広く用いられている。
これらのトランジスタと容量とを同一平面上に形成する
と、１メモリセルの占める面積が大きくなりすぎる。そ
こで半導体記憶装置の高集積化に伴うメモリセルの微細
化を実現させる一方法として、容量部に導電層を絶縁膜
を介して二層あるいは多層に積み上げ、電荷蓄積用のコ
ンデンサとした、いわゆる「積層型」のメモリセルが用
いられている。
と、１メモリセルの占める面積が大きくなりすぎる。そ
こで半導体記憶装置の高集積化に伴うメモリセルの微細
化を実現させる一方法として、容量部に導電層を絶縁膜
を介して二層あるいは多層に積み上げ、電荷蓄積用のコ
ンデンサとした、いわゆる「積層型」のメモリセルが用
いられている。
［発明が解決しようとする問題点コ
上述した「積層型」のメモリセルにおいては、メモリセ
ルの微細化に際し、コンデンサの面積の減少に伴う記憶
セルの容量低下を避ける目的から、絶縁膜の膜厚を薄く
していた。その結果、薄膜化に伴うピンホール密度の増
加、あるいは耐圧の低下などによる信頼性の低下を生ず
るという問題点があった。
ルの微細化に際し、コンデンサの面積の減少に伴う記憶
セルの容量低下を避ける目的から、絶縁膜の膜厚を薄く
していた。その結果、薄膜化に伴うピンホール密度の増
加、あるいは耐圧の低下などによる信頼性の低下を生ず
るという問題点があった。
［発明の従来技術に対する相違点］
上述した従来の「積層型」のメモリセルに対し、本発明
のメモリセルでは、容量部の半導体基板内に、基板と反
対導電型の不純物拡散層と、基板と同導電型で基板濃度
よりも大きな不純物濃度の不純物拡散層よりなるｐｎ接
合を設けているという相違点を有する。
のメモリセルでは、容量部の半導体基板内に、基板と反
対導電型の不純物拡散層と、基板と同導電型で基板濃度
よりも大きな不純物濃度の不純物拡散層よりなるｐｎ接
合を設けているという相違点を有する。
［問題点を解決するための手段］
本発明の要旨は絶縁ゲート型電界効果トランジスタと、
基板上に複数の導電層を積層することにより形成された
容量とにより構成されるメモリセルを含む半導体記憶装
置において、容量部の半導体基板内に、基板と同一導電
型の第１不純物層と該第１不純物層より浅い接合深さの
基板と反対導電型の第２不純物層とが形成され、前記第
２不純物層はコンタクトを介して前記容量の一つの電極
に接続されていることである。なお、容量部の半導体基
板中に溝が形成され、溝の側壁の基板内にも上記と同様
に基板と反対導電型及び同一導電型の不純物拡散層から
なるｐｎ接合が形成され、さらに、容量の一部が前記溝
内に埋め込まれていてもよい。
基板上に複数の導電層を積層することにより形成された
容量とにより構成されるメモリセルを含む半導体記憶装
置において、容量部の半導体基板内に、基板と同一導電
型の第１不純物層と該第１不純物層より浅い接合深さの
基板と反対導電型の第２不純物層とが形成され、前記第
２不純物層はコンタクトを介して前記容量の一つの電極
に接続されていることである。なお、容量部の半導体基
板中に溝が形成され、溝の側壁の基板内にも上記と同様
に基板と反対導電型及び同一導電型の不純物拡散層から
なるｐｎ接合が形成され、さらに、容量の一部が前記溝
内に埋め込まれていてもよい。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例を示す縦断面図であり、積
層型メモリセルを表す。同図において、ｐ型シリコン基
板１の素子間領域には、厚さ０゜５μｍ程度のフィール
ド酸化膜２が形成され、紙面に垂直方向にワード線４が
走っている。ワード線の一部はビット線１２のコンタク
ト形成部と容量形成部との間でトランスファーゲートを
形成し、容量部への記憶電荷の充放電に対するスイッチ
ング素子の役割を果たしている。ワード線としては、厚
さ０．３μｍ程度の多結晶シリコンが用いられている。
層型メモリセルを表す。同図において、ｐ型シリコン基
板１の素子間領域には、厚さ０゜５μｍ程度のフィール
ド酸化膜２が形成され、紙面に垂直方向にワード線４が
走っている。ワード線の一部はビット線１２のコンタク
ト形成部と容量形成部との間でトランスファーゲートを
形成し、容量部への記憶電荷の充放電に対するスイッチ
ング素子の役割を果たしている。ワード線としては、厚
さ０．３μｍ程度の多結晶シリコンが用いられている。
容量部の基板内にはｎ型拡散層５及び基板よりも不純物
濃度の高いｐ型拡散Ｎ６が形成されており、基板上には
コンタクトを介して電荷蓄積電極８，１２及び容量電極
１０が容量絶縁ＪＩＸ９を介して形成されており、メモ
リセルのコンデンサとしての役割を果たす。さらに、眉
間膜１１を介してビット線１２がワード線に垂直な方向
に形成されている。
濃度の高いｐ型拡散Ｎ６が形成されており、基板上には
コンタクトを介して電荷蓄積電極８，１２及び容量電極
１０が容量絶縁ＪＩＸ９を介して形成されており、メモ
リセルのコンデンサとしての役割を果たす。さらに、眉
間膜１１を介してビット線１２がワード線に垂直な方向
に形成されている。
次に、第１実施例の製造工程を示す。第２図に示すよう
にｐシリコン基板１には、通常のＬＯＧＯ８工程を経て
厚さ０．５μｍ程度のフィールド酸化膜が形成されてい
る。厚さ１００人〜２００Ａ程度のゲート酸化膜３を形
成後、厚さ２０００人〜ら３０００人のポリシリコン膜
を形成し、フォトリソグラフイエ程を経てゲート（ワー
ド線）電極４を形成し、ＬＤＤ）ランジスタのｎ−拡散
層を形成するためのｎ型不純物イオン１４の注入を行う
。イオンとしては３１ｐ゛イオン、注入量は５×１．０
１２〜５Ｘ１０Ｉ３／ｃｍ２、注入エネルギーは３０〜
５０ ｉ（ｅ Ｖ程度が適当である。
にｐシリコン基板１には、通常のＬＯＧＯ８工程を経て
厚さ０．５μｍ程度のフィールド酸化膜が形成されてい
る。厚さ１００人〜２００Ａ程度のゲート酸化膜３を形
成後、厚さ２０００人〜ら３０００人のポリシリコン膜
を形成し、フォトリソグラフイエ程を経てゲート（ワー
ド線）電極４を形成し、ＬＤＤ）ランジスタのｎ−拡散
層を形成するためのｎ型不純物イオン１４の注入を行う
。イオンとしては３１ｐ゛イオン、注入量は５×１．０
１２〜５Ｘ１０Ｉ３／ｃｍ２、注入エネルギーは３０〜
５０ ｉ（ｅ Ｖ程度が適当である。
次に第３図に示すようにゲート電極の側面にサイドウオ
ールを形成する。サイドウオールの形成法としては、厚
さ１０００人〜３０００人の酸化膜を全面に成長後、全
面を反応性イオンエツチングによりエッチバックする方
法が用いられる。
ールを形成する。サイドウオールの形成法としては、厚
さ１０００人〜３０００人の酸化膜を全面に成長後、全
面を反応性イオンエツチングによりエッチバックする方
法が用いられる。
次に、容量部コンタクト近傍以外をフォトレジスト膜１
６で覆い、ｐ不純物１７を注入する。不純物イオンとし
ては１１Ｂ１イオンが適しており、注入量は１０１２〜
１０Ｘ３／Ｃｍ２程度、また注入エネルギーは５０〜１
００ｋｅＶが適当である。
６で覆い、ｐ不純物１７を注入する。不純物イオンとし
ては１１Ｂ１イオンが適しており、注入量は１０１２〜
１０Ｘ３／Ｃｍ２程度、また注入エネルギーは５０〜１
００ｋｅＶが適当である。
次に、第４図に示すように全面にヒ素イオン１日を注入
し、ソース及びドレイン拡散Ｍ５を形成する。
し、ソース及びドレイン拡散Ｍ５を形成する。
次に第５図に示すように、眉間絶縁膜７を形成後、容量
部にコンタクトを形成し、厚さ２０００人〜４０００人
程度完全結晶シリコン膜を成長し、フォトリソグラフィ
工程を経て電荷蓄積用の電極８を形成する。
部にコンタクトを形成し、厚さ２０００人〜４０００人
程度完全結晶シリコン膜を成長し、フォトリソグラフィ
工程を経て電荷蓄積用の電極８を形成する。
次に、容量絶縁膜９を形成する。容量絶縁膜としては、
ＳｉＯ２及びＳｉＮ４から成る二層あるいは三層構造の
膜が適しており、酸化膜換算の実効膜厚は５０人〜１０
０人完全が適当である。
ＳｉＯ２及びＳｉＮ４から成る二層あるいは三層構造の
膜が適しており、酸化膜換算の実効膜厚は５０人〜１０
０人完全が適当である。
次に厚さ３０００八程度の多結晶シリコンを成長し、フ
ォトリソグラフィ工程を経て容量電極１０を形成する。
ォトリソグラフィ工程を経て容量電極１０を形成する。
次に、層間絶縁膜を形成し、ビット線に対するコンタク
トを設け、ビット線１２を形成することにより、第１図
に示した構造を得る。
トを設け、ビット線１２を形成することにより、第１図
に示した構造を得る。
第６図〜第８図は本発明の第２実施例の工程を示す断面
図である。第６図ではソース及びドレイン領域に拡散層
を形成し、眉間絶縁膜７を成長させた後、フォトレジス
ト１９をマスクとして容量部のシリコン基板内に溝を形
成する。
図である。第６図ではソース及びドレイン領域に拡散層
を形成し、眉間絶縁膜７を成長させた後、フォトレジス
ト１９をマスクとして容量部のシリコン基板内に溝を形
成する。
次に第７図に示すように、溝の側面及び底面にイオン注
入によりｐ型及びｎ型不純物を導入する。
入によりｐ型及びｎ型不純物を導入する。
注入法としては、イオンビームなウェハーに対して斜め
に傾け、ウェハーを回転して行う回転斜め注入が用いら
れ、ビームの垂直方向からの傾き角】０°Ｃ〜１５℃が
適当である。
に傾け、ウェハーを回転して行う回転斜め注入が用いら
れ、ビームの垂直方向からの傾き角】０°Ｃ〜１５℃が
適当である。
次に電荷蓄積電極２３を形成し、容量絶忌膜２４を介し
て容量電極２５を形成し、層間絶縁膜２６を形成し、コ
ンタクトを開口してビット線を形成することによって素
子を完成できる。
て容量電極２５を形成し、層間絶縁膜２６を形成し、コ
ンタクトを開口してビット線を形成することによって素
子を完成できる。
この実施例では容量部に形成された沼の側面部も容量と
して利用できるので、メモリセル面積の縮小に有効であ
る。
して利用できるので、メモリセル面積の縮小に有効であ
る。
［発明の効果コ
以上説明したように、本発明は容量部の基板内に設けた
ｐｎ接合により、メモリセルの容量を増加させることが
でき、さらに、容量部の溝内に電極を埋め込んだ構造を
とることにより容量の一層の増加を図ることができ、記
憶装置の大容菌化に有効である。
ｐｎ接合により、メモリセルの容量を増加させることが
でき、さらに、容量部の溝内に電極を埋め込んだ構造を
とることにより容量の一層の増加を図ることができ、記
憶装置の大容菌化に有効である。
第１図は第１実施例の構造を示す断面図、第２図〜第５
図は第１実施例の製造工程を示す断面図、第６図〜第８
図は本発明の第２実施例の製造工程を示す断面図である
。 １１１ ｌ ・ ２ ・ ・ ・ ・ ・ ・ ・ ３ ・ す ・ ― ・ ・ − ４・ ・ ・ ・ ・ ・ ・ ５ ・ ・ 壷 ・ ・ ・ ・ ６ ・ ◆ 豐 ・ ・ ・ φ ７ 争 １ ・ ・ １ ８ ・ φ φ ◆ ◆ φ ・ ９・・φ・−争・ １０ ・ ψ ◆ 壷 ・ φ １１ ・ ・ φ 争 φ ・ １２．２７◆ ・ ４ １３ ・ 重 φ ４−− １４ ＃ ・ ・ ψ ・ ・ １５ ・ ・ ・ 壷 ・ ・ １Ｂ、１９・ ・ ・ １７ ・ ◆ ゆ ・ ・ ・ １８ ・ ・ 帯 ψ ・ ・ ・ｐ型シリコン基板、 ・フィールド酸化膜、 ・ゲート酸化膜、 ・ワード線、 ・ｎ型拡散層、 ・ｎ型拡散層、 ・層間絶縁膜、 ・電荷蓄積電極、 ・容量絶縁膜、 ・容量電極、 ・層間絶縁膜、 ・ビット線、 ・ｎ−拡散層、 ・ｎ型不純物イオン、 ・酸化膜サイドウオール、 ・フォトレジスト、 ・ｎ型不純物イオン、 ・ｎ型不純物イオン、 ２０ ・ ２１ ・ ２３ ・ ２４ φ ２５ 佛
図は第１実施例の製造工程を示す断面図、第６図〜第８
図は本発明の第２実施例の製造工程を示す断面図である
。 １１１ ｌ ・ ２ ・ ・ ・ ・ ・ ・ ・ ３ ・ す ・ ― ・ ・ − ４・ ・ ・ ・ ・ ・ ・ ５ ・ ・ 壷 ・ ・ ・ ・ ６ ・ ◆ 豐 ・ ・ ・ φ ７ 争 １ ・ ・ １ ８ ・ φ φ ◆ ◆ φ ・ ９・・φ・−争・ １０ ・ ψ ◆ 壷 ・ φ １１ ・ ・ φ 争 φ ・ １２．２７◆ ・ ４ １３ ・ 重 φ ４−− １４ ＃ ・ ・ ψ ・ ・ １５ ・ ・ ・ 壷 ・ ・ １Ｂ、１９・ ・ ・ １７ ・ ◆ ゆ ・ ・ ・ １８ ・ ・ 帯 ψ ・ ・ ・ｐ型シリコン基板、 ・フィールド酸化膜、 ・ゲート酸化膜、 ・ワード線、 ・ｎ型拡散層、 ・ｎ型拡散層、 ・層間絶縁膜、 ・電荷蓄積電極、 ・容量絶縁膜、 ・容量電極、 ・層間絶縁膜、 ・ビット線、 ・ｎ−拡散層、 ・ｎ型不純物イオン、 ・酸化膜サイドウオール、 ・フォトレジスト、 ・ｎ型不純物イオン、 ・ｎ型不純物イオン、 ２０ ・ ２１ ・ ２３ ・ ２４ φ ２５ 佛
Claims (1)
- 【特許請求の範囲】 絶縁ゲート型電界効果トランジスタと、基板上に複数の
導電層を積層することにより形成された容量とにより構
成されるメモリセルを含む半導体記憶装置において、 容量部の半導体基板内に、基板と同一導電型の第１不純
物層と該第１不純物層より浅い接合深さの基板と反対導
電型の第２不純物層とが形成され、前記第２不純物層は
コンタクトを介して前記容量の一つの電極に接続されて
いることを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331716A JPH02177359A (ja) | 1988-12-27 | 1988-12-27 | 半導体記憶装置 |
| EP89313598A EP0376685B1 (en) | 1988-12-27 | 1989-12-27 | Semiconductor memory having an increased cell capacitance in a restricted cell area |
| DE68924582T DE68924582T2 (de) | 1988-12-27 | 1989-12-27 | Halbleiterspeicher mit erhöhter Zellkapazität auf beschränkter Zellfläche. |
| US07/911,348 US5334547A (en) | 1988-12-27 | 1992-07-08 | Method of manufacturing a semiconductor memory having an increased cell capacitance in a restricted cell area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331716A JPH02177359A (ja) | 1988-12-27 | 1988-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177359A true JPH02177359A (ja) | 1990-07-10 |
Family
ID=18246792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331716A Pending JPH02177359A (ja) | 1988-12-27 | 1988-12-27 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0376685B1 (ja) |
| JP (1) | JPH02177359A (ja) |
| DE (1) | DE68924582T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121650A (en) * | 1996-10-31 | 2000-09-19 | Matsushita Electronics Corporation | Semiconductor memory device with increased charge retention capacity and method for forming the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185284A (en) * | 1989-05-22 | 1993-02-09 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor memory device |
| JPH0770618B2 (ja) * | 1989-05-22 | 1995-07-31 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR930006973B1 (ko) * | 1989-08-23 | 1993-07-24 | 금성일렉트론 주식회사 | 디램의 스택 트렌치 커패시터 제조방법 |
| JPH04144278A (ja) * | 1990-10-05 | 1992-05-18 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH05110110A (ja) * | 1991-10-18 | 1993-04-30 | Seiko Epson Corp | 半導体記憶装置 |
| DE102005020079A1 (de) * | 2005-04-29 | 2006-06-01 | Infineon Technologies Ag | Hybride Speicherzelle für DRAM |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3677030D1 (de) * | 1985-03-13 | 1991-02-28 | Toshiba Kawasaki Kk | Halbleiterspeichervorrichtung. |
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JPS6427252A (en) * | 1987-04-13 | 1989-01-30 | Nec Corp | Semiconductor storage device |
-
1988
- 1988-12-27 JP JP63331716A patent/JPH02177359A/ja active Pending
-
1989
- 1989-12-27 DE DE68924582T patent/DE68924582T2/de not_active Expired - Lifetime
- 1989-12-27 EP EP89313598A patent/EP0376685B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121650A (en) * | 1996-10-31 | 2000-09-19 | Matsushita Electronics Corporation | Semiconductor memory device with increased charge retention capacity and method for forming the same |
| US6303428B1 (en) | 1996-10-31 | 2001-10-16 | Matsushita Electric Industrial Co., Ltd. | Method of making dynamic memory device with increased charge retention capacity |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0376685A1 (en) | 1990-07-04 |
| DE68924582T2 (de) | 1996-04-04 |
| EP0376685B1 (en) | 1995-10-18 |
| DE68924582D1 (de) | 1995-11-23 |
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