JPH10326877A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH10326877A JPH10326877A JP9150093A JP15009397A JPH10326877A JP H10326877 A JPH10326877 A JP H10326877A JP 9150093 A JP9150093 A JP 9150093A JP 15009397 A JP15009397 A JP 15009397A JP H10326877 A JPH10326877 A JP H10326877A
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Abstract
(57)【要約】
【課題】 半導体記憶素子の更なる微細化に伴ってメモ
リセルの占有し得る面積が減少しても、メモリキャパシ
タの段差を低減させつつ十分な容量を得ることを可能と
する。 【解決手段】 ＳＯＩ基板６及びシリコン半導体基板１
１を用いて、選択トランジスタを形成したｐ型ウェル１
４の下部に、シリコン酸化膜１２を介してｎ型埋め込み
層２１を形成することにより選択トランジスタのソース
２７と導電領域５とを接続し、この導電領域５とシリコ
ン基板部１とが両者間に存するシリコン酸化膜２を誘電
体膜として容量結合するメモリキャパシタが構成され
る。
リセルの占有し得る面積が減少しても、メモリキャパシ
タの段差を低減させつつ十分な容量を得ることを可能と
する。 【解決手段】 ＳＯＩ基板６及びシリコン半導体基板１
１を用いて、選択トランジスタを形成したｐ型ウェル１
４の下部に、シリコン酸化膜１２を介してｎ型埋め込み
層２１を形成することにより選択トランジスタのソース
２７と導電領域５とを接続し、この導電領域５とシリコ
ン基板部１とが両者間に存するシリコン酸化膜２を誘電
体膜として容量結合するメモリキャパシタが構成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に、微細化されたＤＲＡＭ等
の半導体メモリに適用して好適なものである。
びその製造方法に関し、特に、微細化されたＤＲＡＭ等
の半導体メモリに適用して好適なものである。
【０００２】
【従来の技術】従来、半導体メモリとして用いられてい
るＤＲＡＭは、例えば図１０に示すように、そのメモリ
セルが、例えばｐ型のシリコン半導体基板１０１のｐウ
ェル１０２上に形成された素子分離構造、ここではフィ
ールド酸化膜１０３により囲まれて電気的に分離され、
孤立状態とされた各素子活性領域に、選択トランジスタ
及びメモリキャパシタがそれぞれ形成されて構成された
ものである。
るＤＲＡＭは、例えば図１０に示すように、そのメモリ
セルが、例えばｐ型のシリコン半導体基板１０１のｐウ
ェル１０２上に形成された素子分離構造、ここではフィ
ールド酸化膜１０３により囲まれて電気的に分離され、
孤立状態とされた各素子活性領域に、選択トランジスタ
及びメモリキャパシタがそれぞれ形成されて構成された
ものである。
【０００３】選択トランジスタは、シリコン半導体基板
１０１上にゲート酸化膜１１２を介してゲート電極１０
４及びそのキャップ絶縁膜１０５がパターン形成され、
両者の側面にサイドウォール１０６が形成されるととも
に、ゲート電極１０４を挟む両側のｐウェル１０２の表
面領域にソース１０７及びドレイン１０８が形成されて
構成されている。
１０１上にゲート酸化膜１１２を介してゲート電極１０
４及びそのキャップ絶縁膜１０５がパターン形成され、
両者の側面にサイドウォール１０６が形成されるととも
に、ゲート電極１０４を挟む両側のｐウェル１０２の表
面領域にソース１０７及びドレイン１０８が形成されて
構成されている。
【０００４】メモリキャパシタは、フィールド酸化膜１
０３から隣接するゲート電極１０４のキャップ絶縁膜１
０５上及びサイドウォール１０６上を跨ぐように形成さ
れてなり、ソース１０７と接続されたストレージノード
電極１０９と、ストレージノード電極１０９上に誘電体
膜１１０を介して対向するように形成されてなるセルプ
レート電極１１１とを備えて構成されている。
０３から隣接するゲート電極１０４のキャップ絶縁膜１
０５上及びサイドウォール１０６上を跨ぐように形成さ
れてなり、ソース１０７と接続されたストレージノード
電極１０９と、ストレージノード電極１０９上に誘電体
膜１１０を介して対向するように形成されてなるセルプ
レート電極１１１とを備えて構成されている。
【０００５】一般的に、このＤＲＡＭにおいて、メモリ
キャパシタの容量を確保する方法としては、ストレージ
ノード電極１０９とセルプレート電極１１１との対向面
積を増加させる手法と、誘電体膜１１０の誘電率を増加
させる手法とがある。
キャパシタの容量を確保する方法としては、ストレージ
ノード電極１０９とセルプレート電極１１１との対向面
積を増加させる手法と、誘電体膜１１０の誘電率を増加
させる手法とがある。
【０００６】
【発明が解決しようとする課題】近年においては、半導
体記憶素子の更なる微細化及び高集積化が要求されてお
り、ＤＲＡＭのメモリセル面積の縮小化に伴って、メモ
リキャパシタの占有面積を十分に確保することが困難と
なりつつある。この問題に対する対策として、ストレー
ジノード電極を段差状の複雑なフィン構造に形成し、横
方向に代わって縦方向に表面積を確保する手法が採用さ
れている。
体記憶素子の更なる微細化及び高集積化が要求されてお
り、ＤＲＡＭのメモリセル面積の縮小化に伴って、メモ
リキャパシタの占有面積を十分に確保することが困難と
なりつつある。この問題に対する対策として、ストレー
ジノード電極を段差状の複雑なフィン構造に形成し、横
方向に代わって縦方向に表面積を確保する手法が採用さ
れている。
【０００７】しかしながら、ストレージノード電極の段
差を増加させるほど、必然的にメモリキャパシタの高さ
も増加して製造工程が複雑化し、所望のメモリキャパシ
タを形成することが極めて困難となる。
差を増加させるほど、必然的にメモリキャパシタの高さ
も増加して製造工程が複雑化し、所望のメモリキャパシ
タを形成することが極めて困難となる。
【０００８】そこで、本発明の目的は、半導体記憶素子
の更なる微細化に伴ってメモリセルの占有し得る面積が
減少しても、メモリキャパシタの段差を低減させつつ十
分な容量を得ることを可能とし、容易且つ確実に高集積
の信頼性の高い半導体記憶装置及びその製造方法を提供
することである。
の更なる微細化に伴ってメモリセルの占有し得る面積が
減少しても、メモリキャパシタの段差を低減させつつ十
分な容量を得ることを可能とし、容易且つ確実に高集積
の信頼性の高い半導体記憶装置及びその製造方法を提供
することである。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、ゲート、ソース及びドレインを有する選択トランジ
スタと、所定電荷が蓄積されるメモリキャパシタとを備
えてメモリセルが構成されてなる半導体記憶装置であっ
て、半導体基板上に第１の絶縁膜を介して形成された半
導体層であり、不純物が導入されて導電領域とされた第
１の層と、前記第１の層上に第２の絶縁膜を介して形成
され、前記選択トランジスタの前記ソース及び前記ドレ
インを有する半導体層である第２の層とを備えて前記メ
モリセルが構成されており、前記第１の層は、前記ソー
スと接続されるとともに、前記半導体基板と前記第１の
絶縁膜を介して対向して容量結合し、前記メモリキャパ
シタの上部電極として機能する。
は、ゲート、ソース及びドレインを有する選択トランジ
スタと、所定電荷が蓄積されるメモリキャパシタとを備
えてメモリセルが構成されてなる半導体記憶装置であっ
て、半導体基板上に第１の絶縁膜を介して形成された半
導体層であり、不純物が導入されて導電領域とされた第
１の層と、前記第１の層上に第２の絶縁膜を介して形成
され、前記選択トランジスタの前記ソース及び前記ドレ
インを有する半導体層である第２の層とを備えて前記メ
モリセルが構成されており、前記第１の層は、前記ソー
スと接続されるとともに、前記半導体基板と前記第１の
絶縁膜を介して対向して容量結合し、前記メモリキャパ
シタの上部電極として機能する。
【００１０】本発明の半導体記憶装置の一態様例におい
ては、前記第１の絶縁膜が酸化膜である。
ては、前記第１の絶縁膜が酸化膜である。
【００１１】本発明の半導体記憶装置の一態様例におい
ては、前記第１の絶縁膜が酸化膜、窒化膜及び酸化膜が
順次積層された３層構造膜である。
ては、前記第１の絶縁膜が酸化膜、窒化膜及び酸化膜が
順次積層された３層構造膜である。
【００１２】本発明の半導体記憶装置の一態様例におい
ては、前記半導体基板、前記第１の絶縁膜及び前記第１
の層がＳＯＩ基板から形成されるものである。
ては、前記半導体基板、前記第１の絶縁膜及び前記第１
の層がＳＯＩ基板から形成されるものである。
【００１３】本発明の半導体記憶装置の一態様例におい
ては、前記第１の層、第２の絶縁膜及び前記第２の層が
ＳＯＩ基板から形成されるものである。
ては、前記第１の層、第２の絶縁膜及び前記第２の層が
ＳＯＩ基板から形成されるものである。
【００１４】本発明の半導体記憶装置の一態様例は、前
記導電領域と前記ソースとを接続する半導体層であっ
て、選択エピタキシャル成長法により形成され不純物が
導入されてなる第３の層を含む。
記導電領域と前記ソースとを接続する半導体層であっ
て、選択エピタキシャル成長法により形成され不純物が
導入されてなる第３の層を含む。
【００１５】本発明の半導体記憶装置の一態様例におい
ては、前記選択トランジスタの前記ソース及び前記ドレ
インが、それぞれ低濃度拡散層と高濃度拡散層とが接合
されてなる。
ては、前記選択トランジスタの前記ソース及び前記ドレ
インが、それぞれ低濃度拡散層と高濃度拡散層とが接合
されてなる。
【００１６】本発明の半導体記憶装置の一態様例は、前
記メモリセル間を埋め込み、素子分離構造として機能す
る第３の絶縁膜を含む。
記メモリセル間を埋め込み、素子分離構造として機能す
る第３の絶縁膜を含む。
【００１７】本発明の半導体記憶装置の製造方法は、基
板部上に第１の絶縁膜を介して半導体層である第１の層
を有してＳＯＩ基板とされた第１の半導体基板の、前記
第１の層内のみに不純物を導入して導電領域を形成する
第１の工程と、第２の半導体基板の表面に第２の絶縁膜
を形成する第２の工程と、前記第２の半導体基板を前記
第１の半導体基板上に重ね合わせ、前記第２の半導体基
板の上面を研磨して所定厚の半導体層である第２の層を
形成する第３の工程と、前記第２の層内のみに不純物を
導入する第４の工程と、前記第２の層、前記第２の絶縁
膜及び前記第１の層を加工し、素子分離領域に前記第１
の絶縁膜の表面の一部を露出させる第１の溝を形成する
第５の工程と、前記第１の溝を埋め込み、素子分離構造
として機能する第３の絶縁膜を形成する第６の工程と、
前記第２の層及び前記第２の絶縁膜を加工し、前記第１
の層の表面の一部を露出させる第２の溝を形成する第７
の工程と、不純物が導入された半導体層である第３の層
を前記第２の溝を埋め込むように形成する第８の工程
と、前記第２の層の表面にゲート絶縁膜として機能する
第４の絶縁膜を形成する第９の工程と、前記第４の絶縁
膜上にゲートとして機能する導電膜をパターン形成する
第１０の工程と、前記導電膜の両側の前記第２の層に不
純物を導入してソース及びドレインを形成し、前記ソー
スを前記第３の層と接続する第１１の工程とを有する。
板部上に第１の絶縁膜を介して半導体層である第１の層
を有してＳＯＩ基板とされた第１の半導体基板の、前記
第１の層内のみに不純物を導入して導電領域を形成する
第１の工程と、第２の半導体基板の表面に第２の絶縁膜
を形成する第２の工程と、前記第２の半導体基板を前記
第１の半導体基板上に重ね合わせ、前記第２の半導体基
板の上面を研磨して所定厚の半導体層である第２の層を
形成する第３の工程と、前記第２の層内のみに不純物を
導入する第４の工程と、前記第２の層、前記第２の絶縁
膜及び前記第１の層を加工し、素子分離領域に前記第１
の絶縁膜の表面の一部を露出させる第１の溝を形成する
第５の工程と、前記第１の溝を埋め込み、素子分離構造
として機能する第３の絶縁膜を形成する第６の工程と、
前記第２の層及び前記第２の絶縁膜を加工し、前記第１
の層の表面の一部を露出させる第２の溝を形成する第７
の工程と、不純物が導入された半導体層である第３の層
を前記第２の溝を埋め込むように形成する第８の工程
と、前記第２の層の表面にゲート絶縁膜として機能する
第４の絶縁膜を形成する第９の工程と、前記第４の絶縁
膜上にゲートとして機能する導電膜をパターン形成する
第１０の工程と、前記導電膜の両側の前記第２の層に不
純物を導入してソース及びドレインを形成し、前記ソー
スを前記第３の層と接続する第１１の工程とを有する。
【００１８】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第８の工程において、前記第３の
半導体層を、選択エピタキシャル成長法により形成す
る。
様例においては、前記第８の工程において、前記第３の
半導体層を、選択エピタキシャル成長法により形成す
る。
【００１９】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第１の絶縁膜を酸化膜とする。
様例においては、前記第１の絶縁膜を酸化膜とする。
【００２０】本発明の半導体記憶装置の製造方法の一態
様例は、前記第１の工程の前に、前記第１の層の表面に
第１の熱酸化膜を形成する第１２の工程と、前記第２の
工程の後、前記第３の工程の前に、前記第１の熱酸化膜
を除去する第１３の工程を更に有する。
様例は、前記第１の工程の前に、前記第１の層の表面に
第１の熱酸化膜を形成する第１２の工程と、前記第２の
工程の後、前記第３の工程の前に、前記第１の熱酸化膜
を除去する第１３の工程を更に有する。
【００２１】本発明の半導体記憶装置の製造方法の一態
様例は、前記第３の工程の後、前記第４の工程の前に、
前記第２の層の表面に第２の熱酸化膜を形成する第１４
の工程と、前記第９の工程の前までに、前記第２の熱酸
化膜を除去する第１５の工程を更に有する。
様例は、前記第３の工程の後、前記第４の工程の前に、
前記第２の層の表面に第２の熱酸化膜を形成する第１４
の工程と、前記第９の工程の前までに、前記第２の熱酸
化膜を除去する第１５の工程を更に有する。
【００２２】本発明の半導体記憶装置の製造方法は、基
板部上に第１の絶縁膜を介して半導体層である第１の層
を有してＳＯＩ基板とされた第１の半導体基板の、前記
第１の内のみに不純物を導入して導電領域を形成する第
１の工程と、第２の半導体基板の表面に、酸化膜、窒化
膜及び酸化膜からなる３層構造の第２の絶縁膜を形成す
る第２の工程と、前記第１の半導体基板を前記第２の半
導体基板上に重ね合わせ、前記第１の半導体基板の上面
を研磨して半導体層である第２の層を形成する第３の工
程と、前記第２の層内のみに不純物を導入する第４の工
程と、前記第２の層、前記第２の絶縁膜及び前記第１の
層を加工し、素子分離領域に前記第１の絶縁膜の表面の
一部を露出させる第１の溝を形成する第５の工程と、前
記第１の溝を埋め込み、素子分離構造として機能する第
３の絶縁膜を形成する第６の工程と、前記第２の層及び
前記第２の絶縁膜を加工し、前記第１の層の表面の一部
を露出させる第２の溝を形成する第７の工程と、不純物
が導入された半導体層である第３の層を前記第２の溝を
埋め込むように形成する第８の工程と、前記第２の層の
表面にゲート絶縁膜として機能する第４の絶縁膜を形成
する第９の工程と、前記第４の絶縁膜上にゲートとして
機能する導電膜をパターン形成する第１０の工程と、前
記導電膜の両側の前記第２の層に不純物を導入してソー
ス及びドレインを形成し、前記ソースを前記第３の層と
接続する第１１の工程とを有する。
板部上に第１の絶縁膜を介して半導体層である第１の層
を有してＳＯＩ基板とされた第１の半導体基板の、前記
第１の内のみに不純物を導入して導電領域を形成する第
１の工程と、第２の半導体基板の表面に、酸化膜、窒化
膜及び酸化膜からなる３層構造の第２の絶縁膜を形成す
る第２の工程と、前記第１の半導体基板を前記第２の半
導体基板上に重ね合わせ、前記第１の半導体基板の上面
を研磨して半導体層である第２の層を形成する第３の工
程と、前記第２の層内のみに不純物を導入する第４の工
程と、前記第２の層、前記第２の絶縁膜及び前記第１の
層を加工し、素子分離領域に前記第１の絶縁膜の表面の
一部を露出させる第１の溝を形成する第５の工程と、前
記第１の溝を埋め込み、素子分離構造として機能する第
３の絶縁膜を形成する第６の工程と、前記第２の層及び
前記第２の絶縁膜を加工し、前記第１の層の表面の一部
を露出させる第２の溝を形成する第７の工程と、不純物
が導入された半導体層である第３の層を前記第２の溝を
埋め込むように形成する第８の工程と、前記第２の層の
表面にゲート絶縁膜として機能する第４の絶縁膜を形成
する第９の工程と、前記第４の絶縁膜上にゲートとして
機能する導電膜をパターン形成する第１０の工程と、前
記導電膜の両側の前記第２の層に不純物を導入してソー
ス及びドレインを形成し、前記ソースを前記第３の層と
接続する第１１の工程とを有する。
【００２３】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第８の工程において、前記第３の
層を、選択エピタキシャル成長法により形成する。
様例においては、前記第８の工程において、前記第３の
層を、選択エピタキシャル成長法により形成する。
【００２４】本発明の半導体記憶装置の製造方法の一態
様例は、前記第１の工程の前に、前記第１の半導体層の
表面に第１の熱酸化膜を形成する第１２の工程と、前記
第２の工程の後、前記第３の工程の前に、前記第１の熱
酸化膜を除去する第１３の工程を更に有する。
様例は、前記第１の工程の前に、前記第１の半導体層の
表面に第１の熱酸化膜を形成する第１２の工程と、前記
第２の工程の後、前記第３の工程の前に、前記第１の熱
酸化膜を除去する第１３の工程を更に有する。
【００２５】本発明の半導体記憶装置の製造方法の一態
様例は、前記第３の工程の後、前記第４の工程の前に、
前記第２の半導体層の表面に第２の熱酸化膜を形成する
第１４の工程と、前記第９の工程の前までに、前記第２
の熱酸化膜を除去する第１５の工程を更に有する。
様例は、前記第３の工程の後、前記第４の工程の前に、
前記第２の半導体層の表面に第２の熱酸化膜を形成する
第１４の工程と、前記第９の工程の前までに、前記第２
の熱酸化膜を除去する第１５の工程を更に有する。
【００２６】
【作用】本発明の半導体記憶装置においては、選択トラ
ンジスタが形成された半導体層である第２の層の下部
に、第２の絶縁膜を介して第３の層により選択トランジ
スタのソースと接続された導電領域である第１の層が設
けられており、この第１の層と半導体基板とが両者間に
存する第１の絶縁膜を誘電体膜として容量結合するメモ
リキャパシタが構成される。即ち、メモリキャパシタが
選択トランジスタ下に重なるように形成されているた
め、メモリキャパシタの段差が低く形成されるととも
に、メモリセルの平面積のほぼ全体が容量結合のための
表面積として利用される。従って、メモリキャパシタの
容量が十分に確保されつつも、簡素な構成でメモリキャ
パシタの段差が大幅に低減されることになる。
ンジスタが形成された半導体層である第２の層の下部
に、第２の絶縁膜を介して第３の層により選択トランジ
スタのソースと接続された導電領域である第１の層が設
けられており、この第１の層と半導体基板とが両者間に
存する第１の絶縁膜を誘電体膜として容量結合するメモ
リキャパシタが構成される。即ち、メモリキャパシタが
選択トランジスタ下に重なるように形成されているた
め、メモリキャパシタの段差が低く形成されるととも
に、メモリセルの平面積のほぼ全体が容量結合のための
表面積として利用される。従って、メモリキャパシタの
容量が十分に確保されつつも、簡素な構成でメモリキャ
パシタの段差が大幅に低減されることになる。
【００２７】また、本発明の半導体記憶装置において
は、メモリキャパシタの下部電極として機能する半導体
基板の裏面から接地電位と所定のウェル電位をとること
により、半導体基板と第２の層との間に容量が発生す
る。ウェル電位は接地電位又は所定の負電位とされる。
ここで、負電位とすることにより、選択トランジスタの
基板バイアスとメモリキャパシタの蓄積電荷を増加させ
ることができる。
は、メモリキャパシタの下部電極として機能する半導体
基板の裏面から接地電位と所定のウェル電位をとること
により、半導体基板と第２の層との間に容量が発生す
る。ウェル電位は接地電位又は所定の負電位とされる。
ここで、負電位とすることにより、選択トランジスタの
基板バイアスとメモリキャパシタの蓄積電荷を増加させ
ることができる。
【００２８】
【発明の実施の形態】以下、本発明のいくつかの好適な
実施形態について図面を参照しながら詳細に説明する。
実施形態について図面を参照しながら詳細に説明する。
【００２９】（第１の実施形態）初めに、第１の実施形
態においては、半導体装置として記憶メモリとして有用
なＤＲＡＭを例示する。図１は、第１の実施形態のＤＲ
ＡＭのメモリセルの概略構成を示す断面図であり、図２
〜図４は、第１の実施形態のＤＲＡＭのメモリセルの製
造方法を工程順に示す概略断面図である。
態においては、半導体装置として記憶メモリとして有用
なＤＲＡＭを例示する。図１は、第１の実施形態のＤＲ
ＡＭのメモリセルの概略構成を示す断面図であり、図２
〜図４は、第１の実施形態のＤＲＡＭのメモリセルの製
造方法を工程順に示す概略断面図である。
【００３０】このＤＲＡＭは、そのメモリセルが、ｐ型
のシリコン基板部１上の素子活性領域に形成されたｐ型
ウェル１４に設けられてなる選択トランジスタと、ｐ型
ウェル１４の下部にシリコン酸化膜１２を介して設けら
れてなるメモリキャパシタとを備えて構成されている。
のシリコン基板部１上の素子活性領域に形成されたｐ型
ウェル１４に設けられてなる選択トランジスタと、ｐ型
ウェル１４の下部にシリコン酸化膜１２を介して設けら
れてなるメモリキャパシタとを備えて構成されている。
【００３１】選択トランジスタは、ｐ型ウェル１４上に
ゲート酸化膜２２を介してパターン形成されたゲート電
極２３と、このゲート電極２３の側面を覆うサイドウォ
ール２４とを有しており、ゲート電極２３及びサイドウ
ォール２４を挟む両側のｐ型ウェル１４の表面領域にｎ
型不純物が導入されてなるソース２７及びドレイン２８
を備えて構成されている。
ゲート酸化膜２２を介してパターン形成されたゲート電
極２３と、このゲート電極２３の側面を覆うサイドウォ
ール２４とを有しており、ゲート電極２３及びサイドウ
ォール２４を挟む両側のｐ型ウェル１４の表面領域にｎ
型不純物が導入されてなるソース２７及びドレイン２８
を備えて構成されている。
【００３２】ここで、ソース２７及びドレイン２８は、
選択トランジスタの耐圧を向上させるために、サイドウ
ォール２４の下部に形成された低濃度拡散層２５と、こ
の低濃度拡散層２５と接合されてなる高濃度拡散層２６
とから構成され、いわゆるＬＤＤ構造とされている。
選択トランジスタの耐圧を向上させるために、サイドウ
ォール２４の下部に形成された低濃度拡散層２５と、こ
の低濃度拡散層２５と接合されてなる高濃度拡散層２６
とから構成され、いわゆるＬＤＤ構造とされている。
【００３３】メモリキャパシタは、ｐ型ウェル１４下に
シリコン酸化膜１２を介して設けられており、半導体層
にｎ型不純物が導入されてなる導電領域５と、シリコン
基板部１と導電領域５との間にシリコン酸化膜２を備え
て構成されており、シリコン基板部１が下部電極とし
て、導電領域５が上部電極としてそれぞれ機能し、両者
が誘電体膜として機能するシリコン酸化膜２を介して対
向して容量結合するように構成されている。
シリコン酸化膜１２を介して設けられており、半導体層
にｎ型不純物が導入されてなる導電領域５と、シリコン
基板部１と導電領域５との間にシリコン酸化膜２を備え
て構成されており、シリコン基板部１が下部電極とし
て、導電領域５が上部電極としてそれぞれ機能し、両者
が誘電体膜として機能するシリコン酸化膜２を介して対
向して容量結合するように構成されている。
【００３４】ここで、選択トランジスタのソース２７と
メモリキャパシタの導電領域５との間に、選択エピタキ
シャル成長法により形成されてｎ型不純物が導入されて
なるｎ型埋め込み層２１が形成されており、このｎ型埋
め込み層２１を介してソース２７と導電領域５とが電気
的に接続されている。
メモリキャパシタの導電領域５との間に、選択エピタキ
シャル成長法により形成されてｎ型不純物が導入されて
なるｎ型埋め込み層２１が形成されており、このｎ型埋
め込み層２１を介してソース２７と導電領域５とが電気
的に接続されている。
【００３５】そして、各メモリセル間にシリコン酸化膜
が埋め込まれて、各メモリセル間を電気的に分離して素
子活性領域を画定する素子分離構造１７が形成されてい
る。
が埋め込まれて、各メモリセル間を電気的に分離して素
子活性領域を画定する素子分離構造１７が形成されてい
る。
【００３６】上述のように、第１の実施形態に係るＤＲ
ＡＭにおいては、選択トランジスタが形成されたｐ型ウ
ェル１４の下部に、シリコン酸化膜１２を介してｎ型埋
め込み層２１により選択トランジスタのソース２７と接
続された導電領域５が設けられており、この導電領域５
とシリコン基板部１とが両者間に存するシリコン酸化膜
２を誘電体膜として容量結合するメモリキャパシタが構
成されている。即ち、メモリキャパシタが選択トランジ
スタ下に重なるように形成されているため、メモリキャ
パシタの段差が低く形成されるとともに、メモリセルの
平面積のほぼ全体が容量結合のための表面積として利用
される。従って、メモリキャパシタの容量が十分に確保
されつつも、簡素な構成でメモリキャパシタの段差が大
幅に低減されることになり、容易且つ確実に高集積の信
頼性の高いＤＲＡＭが実現される。
ＡＭにおいては、選択トランジスタが形成されたｐ型ウ
ェル１４の下部に、シリコン酸化膜１２を介してｎ型埋
め込み層２１により選択トランジスタのソース２７と接
続された導電領域５が設けられており、この導電領域５
とシリコン基板部１とが両者間に存するシリコン酸化膜
２を誘電体膜として容量結合するメモリキャパシタが構
成されている。即ち、メモリキャパシタが選択トランジ
スタ下に重なるように形成されているため、メモリキャ
パシタの段差が低く形成されるとともに、メモリセルの
平面積のほぼ全体が容量結合のための表面積として利用
される。従って、メモリキャパシタの容量が十分に確保
されつつも、簡素な構成でメモリキャパシタの段差が大
幅に低減されることになり、容易且つ確実に高集積の信
頼性の高いＤＲＡＭが実現される。
【００３７】また、このＤＲＡＭにおいては、メモリキ
ャパシタの下部電極として機能するシリコン基板部１の
裏面から接地電位と所定のウェル電位をとることによ
り、シリコン基板部１と導電領域５との間に容量が発生
する。ウェル電位は接地電位又は所定の負電位とされ
る。ここで、負電位とすることにより、選択トランジス
タの基板バイアスとメモリキャパシタの蓄積電荷を増加
させることができる。
ャパシタの下部電極として機能するシリコン基板部１の
裏面から接地電位と所定のウェル電位をとることによ
り、シリコン基板部１と導電領域５との間に容量が発生
する。ウェル電位は接地電位又は所定の負電位とされ
る。ここで、負電位とすることにより、選択トランジス
タの基板バイアスとメモリキャパシタの蓄積電荷を増加
させることができる。
【００３８】以下、第１の実施形態に係るＤＲＡＭの製
造方法について、その工程順に説明する。
造方法について、その工程順に説明する。
【００３９】先ず、シリコン基板部間に絶縁膜が形成さ
れてなるＳＯＩ（Silicon On Insulator）基板を用意す
る。ここで、ＳＯＩ基板としては、ＳＩＭＯＸ（Separa
tionby IMplanted OXygen）や、ＳＯＳ（Silicon On S
apphire）、張り合わせＳＯＩ、ＺＭＲ−ＳＩ、固層エ
ピタキシャル成長法によるもの等のいずれでもよい。こ
の第１の実施形態では、図２（ａ）に示すように、ｐ型
のシリコン基板部１，３間に絶縁膜として膜厚が２０ｎ
ｍ程度のシリコン酸化膜２が形成されてなるＳＯＩ基板
６を用いる。
れてなるＳＯＩ（Silicon On Insulator）基板を用意す
る。ここで、ＳＯＩ基板としては、ＳＩＭＯＸ（Separa
tionby IMplanted OXygen）や、ＳＯＳ（Silicon On S
apphire）、張り合わせＳＯＩ、ＺＭＲ−ＳＩ、固層エ
ピタキシャル成長法によるもの等のいずれでもよい。こ
の第１の実施形態では、図２（ａ）に示すように、ｐ型
のシリコン基板部１，３間に絶縁膜として膜厚が２０ｎ
ｍ程度のシリコン酸化膜２が形成されてなるＳＯＩ基板
６を用いる。
【００４０】続いて、シリコン基板部３の表面を熱酸化
して、膜厚が４０ｎｍ程度のシリコン酸化膜４を形成す
る。
して、膜厚が４０ｎｍ程度のシリコン酸化膜４を形成す
る。
【００４１】次に、図２（ｂ）に示すように、シリコン
酸化膜４を介してシリコン基板部３内のみにｎ型不純物
を導入する。具体的には、シリコン酸化膜４を透過し且
つシリコン酸化膜２を透過しない程度の条件、例えば加
速エネルギーを１３０〜２５０（ｋｅＶ）、ドーズ量を
３〜８×１０15（１／ｃｍ2 ）程度の条件でリン（Ｐ）
をイオン注入して、ｎ+ 型の導電領域５を形成する。し
かる後、シリコン酸化膜４を除去する。
酸化膜４を介してシリコン基板部３内のみにｎ型不純物
を導入する。具体的には、シリコン酸化膜４を透過し且
つシリコン酸化膜２を透過しない程度の条件、例えば加
速エネルギーを１３０〜２５０（ｋｅＶ）、ドーズ量を
３〜８×１０15（１／ｃｍ2 ）程度の条件でリン（Ｐ）
をイオン注入して、ｎ+ 型の導電領域５を形成する。し
かる後、シリコン酸化膜４を除去する。
【００４２】次に、図２（ｃ）に示すように、ＳＯＩ基
板６とは別にｐ型のシリコン半導体基板１１を用意し、
このシリコン半導体基板１１の表面を熱酸化して、膜厚
が２０ｎｍ程度のシリコン酸化膜１２を形成する。
板６とは別にｐ型のシリコン半導体基板１１を用意し、
このシリコン半導体基板１１の表面を熱酸化して、膜厚
が２０ｎｍ程度のシリコン酸化膜１２を形成する。
【００４３】次に、図２（ｄ）に示すように、ＳＯＩ基
板６上にシリコン半導体基板１１を重ね合わせる。具体
的には、ＳＯＩ基板６に形成された導電領域５上に、シ
リコン半導体基板１１の表面に形成されたシリコン酸化
膜１２を重ね合わせ、これらＳＯＩ基板６及びシリコン
半導体基板１１を酸素雰囲気下において温度９００℃で
６０分間熱処理する。
板６上にシリコン半導体基板１１を重ね合わせる。具体
的には、ＳＯＩ基板６に形成された導電領域５上に、シ
リコン半導体基板１１の表面に形成されたシリコン酸化
膜１２を重ね合わせ、これらＳＯＩ基板６及びシリコン
半導体基板１１を酸素雰囲気下において温度９００℃で
６０分間熱処理する。
【００４４】続いて、シリコン半導体基板１１の表面
（即ち、重ね合わせる前には裏面）を機械研磨し、鏡面
処理して膜厚を５００ｎｍ程度とした後に、表面を熱酸
化してシリコン酸化膜１３を形成する。
（即ち、重ね合わせる前には裏面）を機械研磨し、鏡面
処理して膜厚を５００ｎｍ程度とした後に、表面を熱酸
化してシリコン酸化膜１３を形成する。
【００４５】次に、図３（ａ）に示すように、シリコン
酸化膜１３を介してシリコン半導体基板１１内のみにｐ
型不純物を導入する。具体的には、加速エネルギーを６
０〜８０（ｋｅＶ）、ドーズ量を２〜１０×１０13（１
／ｃｍ2 ）の条件でホウ素（Ｂ）をイオン注入し、例え
ば温度１１００℃で３００分間熱処理して不純物を拡散
させてｐ型ウェル層１４を形成する。
酸化膜１３を介してシリコン半導体基板１１内のみにｐ
型不純物を導入する。具体的には、加速エネルギーを６
０〜８０（ｋｅＶ）、ドーズ量を２〜１０×１０13（１
／ｃｍ2 ）の条件でホウ素（Ｂ）をイオン注入し、例え
ば温度１１００℃で３００分間熱処理して不純物を拡散
させてｐ型ウェル層１４を形成する。
【００４６】次に、図３（ｂ）に示すように、シリコン
酸化膜１３上にフォトレジストを塗布し、フォトリソグ
ラフィーにより素子活性領域となる部位に残るようにフ
ォトレジストを加工して、レジストパターン１５を形成
する。続いて、このレジストパターン１５をマスクとし
て、シリコン酸化膜１３、ｐ型ウェル層１４、シリコン
酸化膜１２及び導電領域５をドライエッチングして、シ
リコン酸化膜２の表面の一部を露出させる溝部１６を形
成する。
酸化膜１３上にフォトレジストを塗布し、フォトリソグ
ラフィーにより素子活性領域となる部位に残るようにフ
ォトレジストを加工して、レジストパターン１５を形成
する。続いて、このレジストパターン１５をマスクとし
て、シリコン酸化膜１３、ｐ型ウェル層１４、シリコン
酸化膜１２及び導電領域５をドライエッチングして、シ
リコン酸化膜２の表面の一部を露出させる溝部１６を形
成する。
【００４７】次に、レジストパターン１５を灰化処理等
により除去した後、例えば温度９００℃で熱処理を施
す。続いて、図３（ｃ）に示すように、低圧ＣＶＤ法等
により、溝部１６を埋め込むように全面にシリコン酸化
膜を堆積形成し、ｐ型ウェル層１４をストッパーとして
エッチバックして、溝部１６を充填し、素子活性領域を
画定する素子分離構造１７を形成する。その後、露出し
たｐ型ウェル層１４の表面を熱酸化して、膜厚が３０ｎ
ｍ程度のシリコン酸化膜１８を形成する。
により除去した後、例えば温度９００℃で熱処理を施
す。続いて、図３（ｃ）に示すように、低圧ＣＶＤ法等
により、溝部１６を埋め込むように全面にシリコン酸化
膜を堆積形成し、ｐ型ウェル層１４をストッパーとして
エッチバックして、溝部１６を充填し、素子活性領域を
画定する素子分離構造１７を形成する。その後、露出し
たｐ型ウェル層１４の表面を熱酸化して、膜厚が３０ｎ
ｍ程度のシリコン酸化膜１８を形成する。
【００４８】次に、図３（ｄ）に示すように、全面にフ
ォトレジストを塗布し、フォトリソグラフィーにより各
ｐ型ウェル層１４上の所定部位を開口するようにフォト
レジストを加工し、レジストパターン１９を形成する。
続いて、このレジストパターン１９をマスクとして、シ
リコン酸化膜１８、ｐ型ウェル層１４及びシリコン酸化
膜１２をドライエッチングして、導電領域５の表面の一
部を露出させる溝部２０を形成する。
ォトレジストを塗布し、フォトリソグラフィーにより各
ｐ型ウェル層１４上の所定部位を開口するようにフォト
レジストを加工し、レジストパターン１９を形成する。
続いて、このレジストパターン１９をマスクとして、シ
リコン酸化膜１８、ｐ型ウェル層１４及びシリコン酸化
膜１２をドライエッチングして、導電領域５の表面の一
部を露出させる溝部２０を形成する。
【００４９】次に、図４（ａ）に示すように、レジスト
パターン１９を灰化処理等により除去した後、選択エピ
タキシャル成長法により溝部２０内を埋め込むようにｎ
型埋め込み層２１を形成する。具体的には、選択エピタ
キシャル成長時に、導電領域５とｐ型ウェル層１４との
オートドーピングの発生を防止するため、初期の段階で
はアンドープレイヤを例えば温度６５０℃で多結晶シリ
コンとして膜厚３０ｎｍ程度まで成長させ、続いて、例
えば温度９００℃で例えば砒素（Ａｓ）をドープさせな
がら溝部２０を十分に埋め込むまでエピタキシャル成長
させる。これによりアンドープレイヤが再結晶化し、導
電領域５とｐ型ウェル層１４とを電気的に接続するｎ型
埋め込み層２１が形成される。
パターン１９を灰化処理等により除去した後、選択エピ
タキシャル成長法により溝部２０内を埋め込むようにｎ
型埋め込み層２１を形成する。具体的には、選択エピタ
キシャル成長時に、導電領域５とｐ型ウェル層１４との
オートドーピングの発生を防止するため、初期の段階で
はアンドープレイヤを例えば温度６５０℃で多結晶シリ
コンとして膜厚３０ｎｍ程度まで成長させ、続いて、例
えば温度９００℃で例えば砒素（Ａｓ）をドープさせな
がら溝部２０を十分に埋め込むまでエピタキシャル成長
させる。これによりアンドープレイヤが再結晶化し、導
電領域５とｐ型ウェル層１４とを電気的に接続するｎ型
埋め込み層２１が形成される。
【００５０】続いて、ｐ型ウェル層１４の表面に形成さ
れたシリコン酸化膜（不図示）を除去し、ｐ型ウェル層
１４の表面を例えば温度８５０で再び熱酸化して、膜厚
が５〜１２ｎｍ程度の犠牲酸化膜（不図示）を形成す
る。その後、しきい値電圧を制御するため、ｐ型ウェル
層１４にｐ型不純物を導入する。具体的には、加速エネ
ルギーを５０（ｋｅＶ）、ドーズ量を６×１０11（１／
ｃｍ2 ）程度の条件でＢＦ2 を犠牲酸化膜を介してｐ型
ウェル層１４の表面領域にイオン注入する。その後、犠
牲酸化膜を除去し、ｐ型ウェル層１４の表面を例えば温
度８００℃で熱酸化してゲート酸化膜２２を形成する。
れたシリコン酸化膜（不図示）を除去し、ｐ型ウェル層
１４の表面を例えば温度８５０で再び熱酸化して、膜厚
が５〜１２ｎｍ程度の犠牲酸化膜（不図示）を形成す
る。その後、しきい値電圧を制御するため、ｐ型ウェル
層１４にｐ型不純物を導入する。具体的には、加速エネ
ルギーを５０（ｋｅＶ）、ドーズ量を６×１０11（１／
ｃｍ2 ）程度の条件でＢＦ2 を犠牲酸化膜を介してｐ型
ウェル層１４の表面領域にイオン注入する。その後、犠
牲酸化膜を除去し、ｐ型ウェル層１４の表面を例えば温
度８００℃で熱酸化してゲート酸化膜２２を形成する。
【００５１】次に、図４（ｂ）に示すように、低圧ＣＶ
Ｄ法等により、全面に多結晶シリコン膜を膜厚１００ｎ
ｍ〜２００ｎｍ程度に形成し、この多結晶シリコン膜を
パターニングすることにより、ゲート酸化膜２２上に帯
状のゲート電極２３を形成する。このとき、多結晶シリ
コン膜の成膜中にＰＨ3 ガスを流し、多結晶シリコン膜
の形成と共に当該多結晶シリコン膜内にｎ型の不純物、
ここではリン（Ｐ）を２〜６×１０20（atoms ／ｃ
ｍ3 ）程度の不純物濃度となるように添加する。なお、
成膜中にリンを添加する代わりに、ノンドープの多結晶
シリコン膜を形成後、この多結晶シリコン膜にリンをイ
オン注入して添加してもよい。なお、多結晶シリコン膜
の成膜に続いて、この多結晶シリコン膜上にゲート電極
２３のキャップ絶縁膜となるシリコン酸化膜を形成して
もよい。
Ｄ法等により、全面に多結晶シリコン膜を膜厚１００ｎ
ｍ〜２００ｎｍ程度に形成し、この多結晶シリコン膜を
パターニングすることにより、ゲート酸化膜２２上に帯
状のゲート電極２３を形成する。このとき、多結晶シリ
コン膜の成膜中にＰＨ3 ガスを流し、多結晶シリコン膜
の形成と共に当該多結晶シリコン膜内にｎ型の不純物、
ここではリン（Ｐ）を２〜６×１０20（atoms ／ｃ
ｍ3 ）程度の不純物濃度となるように添加する。なお、
成膜中にリンを添加する代わりに、ノンドープの多結晶
シリコン膜を形成後、この多結晶シリコン膜にリンをイ
オン注入して添加してもよい。なお、多結晶シリコン膜
の成膜に続いて、この多結晶シリコン膜上にゲート電極
２３のキャップ絶縁膜となるシリコン酸化膜を形成して
もよい。
【００５２】続いて、ゲート電極２３を形成した際のレ
ジストパターン（不図示）をマスクとして、ゲート電極
２３を挟んだ両側のｐ型ウェル層１４にｎ型不純物を比
較的低濃度に導入する。具体的には、加速エネルギーを
４０〜８０（ｋｅＶ）、ドーズ量を１〜５×１０13（１
／ｃｍ2 ）程度の条件でリン（Ｐ）をゲート酸化膜２２
を介してｐ型ウェル層１４の表面領域にイオン注入す
る。
ジストパターン（不図示）をマスクとして、ゲート電極
２３を挟んだ両側のｐ型ウェル層１４にｎ型不純物を比
較的低濃度に導入する。具体的には、加速エネルギーを
４０〜８０（ｋｅＶ）、ドーズ量を１〜５×１０13（１
／ｃｍ2 ）程度の条件でリン（Ｐ）をゲート酸化膜２２
を介してｐ型ウェル層１４の表面領域にイオン注入す
る。
【００５３】次に、図４（ｃ）に示すように、低圧ＣＶ
Ｄ法等により、ゲート電極２３を覆うように全面にシリ
コン酸化膜を堆積形成し、このシリコン酸化膜の全面を
異方性ドライエッチングして、ゲート電極２３の側面の
みにシリコン酸化膜を残して、サイドウォール２４を形
成する。
Ｄ法等により、ゲート電極２３を覆うように全面にシリ
コン酸化膜を堆積形成し、このシリコン酸化膜の全面を
異方性ドライエッチングして、ゲート電極２３の側面の
みにシリコン酸化膜を残して、サイドウォール２４を形
成する。
【００５４】続いて、ゲート電極２３及びサイドウォー
ル２４をマスクとして、ゲート電極２３及びサイドウォ
ール２４を挟んだ両側のｐ型ウェル層１４にｎ型不純物
を比較的高濃度に導入する。具体的には、加速エネルギ
ーを４０〜８０（ｋｅＶ）、ドーズ量を５×１０15〜２
×１０16（１／ｃｍ2 ）程度の条件で砒素（Ａｓ）をゲ
ート酸化膜２２を介してｐ型ウェル層１４の表面領域に
イオン注入する。そして、サイドウォール２４の下部の
みに低濃度拡散層２５と、この低濃度拡散層２５と接合
された高濃度拡散層２６とが形成され、いわゆるＬＤＤ
構造のソース２７及びドレイン２８が完成する。ここ
で、ソース２７がｎ型埋め込み層２１を介して導電領域
５と電気的に接続される。
ル２４をマスクとして、ゲート電極２３及びサイドウォ
ール２４を挟んだ両側のｐ型ウェル層１４にｎ型不純物
を比較的高濃度に導入する。具体的には、加速エネルギ
ーを４０〜８０（ｋｅＶ）、ドーズ量を５×１０15〜２
×１０16（１／ｃｍ2 ）程度の条件で砒素（Ａｓ）をゲ
ート酸化膜２２を介してｐ型ウェル層１４の表面領域に
イオン注入する。そして、サイドウォール２４の下部の
みに低濃度拡散層２５と、この低濃度拡散層２５と接合
された高濃度拡散層２６とが形成され、いわゆるＬＤＤ
構造のソース２７及びドレイン２８が完成する。ここ
で、ソース２７がｎ型埋め込み層２１を介して導電領域
５と電気的に接続される。
【００５５】しかる後、上層の層間絶縁膜や各種配線層
等を形成する諸工程を経て、ＤＲＡＭのメモリセルを完
成させる。
等を形成する諸工程を経て、ＤＲＡＭのメモリセルを完
成させる。
【００５６】以上説明したように、第１の実施形態に係
るＤＲＡＭの製造方法においては、ＳＯＩ基板６とシリ
コン半導体基板１１を用いて、選択トランジスタを形成
したｐ型ウェル１４の下部に、シリコン酸化膜１２を介
してｎ型埋め込み層２１を形成することにより選択トラ
ンジスタのソース２７と導電領域５とを接続し、この導
電領域５とシリコン基板部１とが両者間に存するシリコ
ン酸化膜２を誘電体膜として容量結合するメモリキャパ
シタが構成される。即ち、メモリキャパシタを選択トラ
ンジスタ下に重なるように形成するため、メモリキャパ
シタの段差を低く形成することが可能となるとともに、
メモリセルの平面積のほぼ全体を容量結合のための表面
積として利用することができる。従って、メモリキャパ
シタの容量を十分に確保しつつも、比較的簡易な製造工
程でメモリキャパシタの段差を大幅に低減することが可
能となり、容易且つ確実に高集積の信頼性の高いＤＲＡ
Ｍが実現される。
るＤＲＡＭの製造方法においては、ＳＯＩ基板６とシリ
コン半導体基板１１を用いて、選択トランジスタを形成
したｐ型ウェル１４の下部に、シリコン酸化膜１２を介
してｎ型埋め込み層２１を形成することにより選択トラ
ンジスタのソース２７と導電領域５とを接続し、この導
電領域５とシリコン基板部１とが両者間に存するシリコ
ン酸化膜２を誘電体膜として容量結合するメモリキャパ
シタが構成される。即ち、メモリキャパシタを選択トラ
ンジスタ下に重なるように形成するため、メモリキャパ
シタの段差を低く形成することが可能となるとともに、
メモリセルの平面積のほぼ全体を容量結合のための表面
積として利用することができる。従って、メモリキャパ
シタの容量を十分に確保しつつも、比較的簡易な製造工
程でメモリキャパシタの段差を大幅に低減することが可
能となり、容易且つ確実に高集積の信頼性の高いＤＲＡ
Ｍが実現される。
【００５７】具体例として、第１の実施形態によるＤＲ
ＡＭ（サンプル１）のメモリセル容量及びメモリキャパ
シタの段差高さを、従来のＤＲＡＭとの比較に基づいて
調べた結果を図５に示す。比較例としては、図１０に示
すような通常のスタック型のＤＲＡＭ（サンプル２）
と、ストレージノード電極が２段のフィン構造とされた
ＤＲＡＭ（サンプル３）、及び３段のフィン構造とされ
たＤＲＡＭ（サンプル４）を例示する。図示のように、
サンプル１は、サンプル２以上のメモリセル容量を有す
るにも係わらず、その段差高さがサンプル３のほぼ１／
４程度に低減されている。また、サンプル１は、サンプ
ル４と比べてもメモリセル容量はさほど劣らず、段差高
さはほぼ１／５程度に低減されている。このように、第
１の実施形態によるＤＲＡＭによれば、大きなメモリセ
ル容量の確保と段差高さの低減という一般的に相反する
と考えられる２つの要請を共に十分満たすことが分か
る。
ＡＭ（サンプル１）のメモリセル容量及びメモリキャパ
シタの段差高さを、従来のＤＲＡＭとの比較に基づいて
調べた結果を図５に示す。比較例としては、図１０に示
すような通常のスタック型のＤＲＡＭ（サンプル２）
と、ストレージノード電極が２段のフィン構造とされた
ＤＲＡＭ（サンプル３）、及び３段のフィン構造とされ
たＤＲＡＭ（サンプル４）を例示する。図示のように、
サンプル１は、サンプル２以上のメモリセル容量を有す
るにも係わらず、その段差高さがサンプル３のほぼ１／
４程度に低減されている。また、サンプル１は、サンプ
ル４と比べてもメモリセル容量はさほど劣らず、段差高
さはほぼ１／５程度に低減されている。このように、第
１の実施形態によるＤＲＡＭによれば、大きなメモリセ
ル容量の確保と段差高さの低減という一般的に相反する
と考えられる２つの要請を共に十分満たすことが分か
る。
【００５８】（第２の実施形態）次いで、第２の実施形
態について説明する。この第２の実施形態においては、
半導体装置として記憶メモリとして有用なＤＲＡＭを例
示する。この第２の実施形態に係るＤＲＡＭは、第１の
実施形態のＤＲＡＭとほぼ同様の構成を有するが、メモ
リキャパシタの誘電体膜が異なる点で相違する。図６
は、第２の実施形態のＤＲＡＭのメモリセルの概略構成
を示す断面図であり、図７〜図９は、第２の実施形態の
ＤＲＡＭのメモリセルの製造方法を工程順に示す概略断
面図である。なお、第１の実施形態のＤＲＡＭと対応す
る構成部材等については同符号を記す。
態について説明する。この第２の実施形態においては、
半導体装置として記憶メモリとして有用なＤＲＡＭを例
示する。この第２の実施形態に係るＤＲＡＭは、第１の
実施形態のＤＲＡＭとほぼ同様の構成を有するが、メモ
リキャパシタの誘電体膜が異なる点で相違する。図６
は、第２の実施形態のＤＲＡＭのメモリセルの概略構成
を示す断面図であり、図７〜図９は、第２の実施形態の
ＤＲＡＭのメモリセルの製造方法を工程順に示す概略断
面図である。なお、第１の実施形態のＤＲＡＭと対応す
る構成部材等については同符号を記す。
【００５９】このＤＲＡＭは、そのメモリセルが、ｐ型
のシリコン半導体基板１１上の素子活性領域に形成され
たｐ型ウェル１４上に設けられてなる選択トランジスタ
と、ｐ型ウェル１４の下部にシリコン酸化膜２を介して
設けられてなるメモリキャパシタとを備えて構成されて
いる。
のシリコン半導体基板１１上の素子活性領域に形成され
たｐ型ウェル１４上に設けられてなる選択トランジスタ
と、ｐ型ウェル１４の下部にシリコン酸化膜２を介して
設けられてなるメモリキャパシタとを備えて構成されて
いる。
【００６０】選択トランジスタは、ｐ型ウェル１４上に
ゲート酸化膜２２を介してパターン形成されたゲート電
極２３と、このゲート電極２３の側面を覆うサイドウォ
ール２４とを有しており、ゲート電極２３及びサイドウ
ォール２４を挟む両側のｐ型ウェル１４の表面領域にｎ
型不純物が導入されてなるソース２７及びドレイン２８
を備えて構成されている。
ゲート酸化膜２２を介してパターン形成されたゲート電
極２３と、このゲート電極２３の側面を覆うサイドウォ
ール２４とを有しており、ゲート電極２３及びサイドウ
ォール２４を挟む両側のｐ型ウェル１４の表面領域にｎ
型不純物が導入されてなるソース２７及びドレイン２８
を備えて構成されている。
【００６１】ここで、ソース２７及びドレイン２８は、
選択トランジスタの耐圧を向上させるために、サイドウ
ォール２４の下部に形成された低濃度拡散層２５と、こ
の低濃度拡散層２５と接合されてなる高濃度拡散層２６
とから構成され、いわゆるＬＤＤ構造とされている。
選択トランジスタの耐圧を向上させるために、サイドウ
ォール２４の下部に形成された低濃度拡散層２５と、こ
の低濃度拡散層２５と接合されてなる高濃度拡散層２６
とから構成され、いわゆるＬＤＤ構造とされている。
【００６２】メモリキャパシタは、ｐ型ウェル１４下に
シリコン酸化膜２を介して存しており、半導体層にｎ型
不純物が導入されてなる導電領域５と、シリコン基板部
１と導電領域５との間に、シリコン酸化膜３２、シリコ
ン窒化膜３３及びシリコン酸化膜３３が順次積層された
３層構造のＯＮＯ膜３１を備えて構成されており、シリ
コン基板部１が下部電極として、導電領域５が上部電極
としてそれぞれ機能し、両者が誘電体膜として機能する
ＯＮＯ膜３１を対して対向して容量結合するように構成
されている。
シリコン酸化膜２を介して存しており、半導体層にｎ型
不純物が導入されてなる導電領域５と、シリコン基板部
１と導電領域５との間に、シリコン酸化膜３２、シリコ
ン窒化膜３３及びシリコン酸化膜３３が順次積層された
３層構造のＯＮＯ膜３１を備えて構成されており、シリ
コン基板部１が下部電極として、導電領域５が上部電極
としてそれぞれ機能し、両者が誘電体膜として機能する
ＯＮＯ膜３１を対して対向して容量結合するように構成
されている。
【００６３】ここで、選択トランジスタのソース２７と
メモリキャパシタの導電領域５との間に、選択エピタキ
シャル成長法により形成されてｎ型不純物が導入されて
なるｎ型埋め込み層２１が形成されており、このｎ型埋
め込み層２１を介してソース２７と導電領域５とが電気
的に接続されている。
メモリキャパシタの導電領域５との間に、選択エピタキ
シャル成長法により形成されてｎ型不純物が導入されて
なるｎ型埋め込み層２１が形成されており、このｎ型埋
め込み層２１を介してソース２７と導電領域５とが電気
的に接続されている。
【００６４】そして、各メモリセル間にシリコン酸化膜
が埋め込まれて、各メモリセル間を電気的に分離して素
子活性領域を画定する素子分離構造１７が形成されてい
る。
が埋め込まれて、各メモリセル間を電気的に分離して素
子活性領域を画定する素子分離構造１７が形成されてい
る。
【００６５】上述のように、第２の実施形態に係るＤＲ
ＡＭにおいては、選択トランジスタが形成されたｐ型ウ
ェル１４の下部に、シリコン酸化膜２を介してｎ型埋め
込み層２１により選択トランジスタのソース２７と接続
された導電領域５が設けられており、この導電領域５と
シリコン基板部１とが両者間に存するＯＮＯ膜３１を誘
電体膜として容量結合するメモリキャパシタが構成され
る。即ち、メモリキャパシタが選択トランジスタ下に重
なるように形成されているため、メモリキャパシタの段
差が低く形成されるとともに、メモリセルの平面積のほ
ぼ全体が容量結合のための表面積として利用される。し
かも、誘電体膜にＯＮＯ膜３１を用いるため、メモリキ
ャパシタの容量が十分に確保されつつも、簡素な構成で
メモリキャパシタの段差が大幅に低減されることにな
り、容易且つ確実に高集積の信頼性の高いＤＲＡＭが実
現される。
ＡＭにおいては、選択トランジスタが形成されたｐ型ウ
ェル１４の下部に、シリコン酸化膜２を介してｎ型埋め
込み層２１により選択トランジスタのソース２７と接続
された導電領域５が設けられており、この導電領域５と
シリコン基板部１とが両者間に存するＯＮＯ膜３１を誘
電体膜として容量結合するメモリキャパシタが構成され
る。即ち、メモリキャパシタが選択トランジスタ下に重
なるように形成されているため、メモリキャパシタの段
差が低く形成されるとともに、メモリセルの平面積のほ
ぼ全体が容量結合のための表面積として利用される。し
かも、誘電体膜にＯＮＯ膜３１を用いるため、メモリキ
ャパシタの容量が十分に確保されつつも、簡素な構成で
メモリキャパシタの段差が大幅に低減されることにな
り、容易且つ確実に高集積の信頼性の高いＤＲＡＭが実
現される。
【００６６】また、このＤＲＡＭにおいては、メモリキ
ャパシタの下部電極として機能するシリコン半導体基板
１１の裏面から接地電位と所定のウェル電位をとること
により、シリコン半導体基板１１と導電領域５との間に
容量が発生する。ウェル電位は接地電位又は所定の負電
位とされる。ここで、負電位とすることにより、選択ト
ランジスタの基板バイアスとメモリキャパシタの蓄積電
荷を増加させることができる。
ャパシタの下部電極として機能するシリコン半導体基板
１１の裏面から接地電位と所定のウェル電位をとること
により、シリコン半導体基板１１と導電領域５との間に
容量が発生する。ウェル電位は接地電位又は所定の負電
位とされる。ここで、負電位とすることにより、選択ト
ランジスタの基板バイアスとメモリキャパシタの蓄積電
荷を増加させることができる。
【００６７】以下、第２の実施形態に係るＤＲＡＭの製
造方法について、その工程順に説明する。
造方法について、その工程順に説明する。
【００６８】先ず、シリコン基板部間に絶縁膜が形成さ
れてなるＳＯＩ（Silicon On Insulator）基板を用意す
る。ここで、ＳＯＩ基板としては、ＳＩＭＯＸ（Separa
tionby IMplanted OXygen）や、ＳＯＳ（Silicon On S
apphire）、張り合わせＳＯＩ、ＺＭＲ−ＳＩ、固層エ
ピタキシャル成長法によるもの等のいずれでもよい。こ
の第１の実施形態では、図７（ａ）に示すように、ｐ型
のシリコン基板部１，３間に絶縁膜として膜厚が２０ｎ
ｍ程度のシリコン酸化膜２が形成されてなるＳＯＩ基板
６を用いる。
れてなるＳＯＩ（Silicon On Insulator）基板を用意す
る。ここで、ＳＯＩ基板としては、ＳＩＭＯＸ（Separa
tionby IMplanted OXygen）や、ＳＯＳ（Silicon On S
apphire）、張り合わせＳＯＩ、ＺＭＲ−ＳＩ、固層エ
ピタキシャル成長法によるもの等のいずれでもよい。こ
の第１の実施形態では、図７（ａ）に示すように、ｐ型
のシリコン基板部１，３間に絶縁膜として膜厚が２０ｎ
ｍ程度のシリコン酸化膜２が形成されてなるＳＯＩ基板
６を用いる。
【００６９】続いて、シリコン基板部３の表面を熱酸化
して、膜厚が４０ｎｍ程度のシリコン酸化膜４を形成す
る。
して、膜厚が４０ｎｍ程度のシリコン酸化膜４を形成す
る。
【００７０】次に、図７（ｂ）に示すように、シリコン
酸化膜４を介してシリコン基板部３内のみにｎ型不純物
を導入する。具体的には、シリコン酸化膜４を透過し且
つシリコン酸化膜２を透過しない程度の条件、例えば加
速エネルギーを１３０〜２５０（ｋｅＶ）、ドーズ量を
３〜８×１０15（１／ｃｍ2 ）程度の条件でリン（Ｐ）
或いは砒素（Ａｓ）をイオン注入して、ｎ+ 型の導電領
域５を形成する。しかる後、シリコン酸化膜４を除去す
る。
酸化膜４を介してシリコン基板部３内のみにｎ型不純物
を導入する。具体的には、シリコン酸化膜４を透過し且
つシリコン酸化膜２を透過しない程度の条件、例えば加
速エネルギーを１３０〜２５０（ｋｅＶ）、ドーズ量を
３〜８×１０15（１／ｃｍ2 ）程度の条件でリン（Ｐ）
或いは砒素（Ａｓ）をイオン注入して、ｎ+ 型の導電領
域５を形成する。しかる後、シリコン酸化膜４を除去す
る。
【００７１】次に、図７（ｃ）に示すように、ＳＯＩ基
板６とは別にｐ型のシリコン半導体基板１１を用意し、
このシリコン半導体基板１１の表面を熱酸化してシリコ
ン酸化膜３２を形成する。続いて、このシリコン酸化膜
３２上にシリコン窒化膜３３を形成し、更にこのシリコ
ン窒化膜３３の表面を熱酸化して、シリコン酸化膜３４
を形成する。このとき、膜厚が２０ｎｍ程度のシリコン
酸化膜３２と、膜厚が４０ｎｍ程度のシリコン窒化膜３
３と、膜厚が２０ｎｍ程度のシリコン酸化膜３４との３
層構造を有するＯＮＯ膜３１がシリコン半導体基板１１
上に形成されることになる。
板６とは別にｐ型のシリコン半導体基板１１を用意し、
このシリコン半導体基板１１の表面を熱酸化してシリコ
ン酸化膜３２を形成する。続いて、このシリコン酸化膜
３２上にシリコン窒化膜３３を形成し、更にこのシリコ
ン窒化膜３３の表面を熱酸化して、シリコン酸化膜３４
を形成する。このとき、膜厚が２０ｎｍ程度のシリコン
酸化膜３２と、膜厚が４０ｎｍ程度のシリコン窒化膜３
３と、膜厚が２０ｎｍ程度のシリコン酸化膜３４との３
層構造を有するＯＮＯ膜３１がシリコン半導体基板１１
上に形成されることになる。
【００７２】次に、図７（ｄ）に示すように、第１の実
施形態の場合とは逆に、シリコン半導体基板１１上にＳ
ＯＩ基板６を重ね合わせる。具体的には、シリコン半導
体基板１１の表面に形成されたＯＮＯ膜３１上に、ＳＯ
Ｉ基板６に形成された導電領域５を重ね合わせ、これら
シリコン半導体基板１１及びＳＯＩ基板６を酸素雰囲気
下において温度９００℃で６０分間熱処理する。
施形態の場合とは逆に、シリコン半導体基板１１上にＳ
ＯＩ基板６を重ね合わせる。具体的には、シリコン半導
体基板１１の表面に形成されたＯＮＯ膜３１上に、ＳＯ
Ｉ基板６に形成された導電領域５を重ね合わせ、これら
シリコン半導体基板１１及びＳＯＩ基板６を酸素雰囲気
下において温度９００℃で６０分間熱処理する。
【００７３】続いて、ＳＯＩ基板６のシリコン基板部１
の表面（即ち、重ね合わせる前には裏面）を機械研磨
し、鏡面処理して膜厚を５００ｎｍ程度とした後に、表
面を熱酸化してシリコン酸化膜１３を形成する。
の表面（即ち、重ね合わせる前には裏面）を機械研磨
し、鏡面処理して膜厚を５００ｎｍ程度とした後に、表
面を熱酸化してシリコン酸化膜１３を形成する。
【００７４】次に、図８（ａ）に示すように、シリコン
酸化膜１３を介してシリコン基板部１内のみにｐ型不純
物を導入する。具体的には、加速エネルギーを６０〜８
０（ｋｅＶ）、ドーズ量を２×１０12〜１×１０13（１
／ｃｍ2 ）程度の条件でホウ素（Ｂ）をイオン注入し、
例えば温度１１００℃で３００分間熱処理して不純物を
拡散させてｐ型ウェル層１４を形成する。
酸化膜１３を介してシリコン基板部１内のみにｐ型不純
物を導入する。具体的には、加速エネルギーを６０〜８
０（ｋｅＶ）、ドーズ量を２×１０12〜１×１０13（１
／ｃｍ2 ）程度の条件でホウ素（Ｂ）をイオン注入し、
例えば温度１１００℃で３００分間熱処理して不純物を
拡散させてｐ型ウェル層１４を形成する。
【００７５】次に、図８（ｂ）に示すように、シリコン
酸化膜１３上にフォトレジストを塗布し、フォトリソグ
ラフィーにより素子活性領域となる部位に残るようにフ
ォトレジストを加工して、レジストパターン１５を形成
する。続いて、このレジストパターン１５をマスクとし
て、シリコン酸化膜１３、ｐ型ウェル層１４、シリコン
酸化膜２及び導電領域５をドライエッチングして、ＯＮ
Ｏ膜３１の表面の一部を露出させる溝部１６を形成す
る。
酸化膜１３上にフォトレジストを塗布し、フォトリソグ
ラフィーにより素子活性領域となる部位に残るようにフ
ォトレジストを加工して、レジストパターン１５を形成
する。続いて、このレジストパターン１５をマスクとし
て、シリコン酸化膜１３、ｐ型ウェル層１４、シリコン
酸化膜２及び導電領域５をドライエッチングして、ＯＮ
Ｏ膜３１の表面の一部を露出させる溝部１６を形成す
る。
【００７６】次に、レジストパターン１５を灰化処理等
により除去した後、例えば温度９００℃で熱処理を施
す。続いて、図８（ｃ）に示すように、低圧ＣＶＤ法等
により、溝部１６を埋め込むように全面にシリコン酸化
膜を堆積形成し、ｐ型ウェル層１４をストッパーとして
エッチバックして、溝部１６を充填し、素子活性領域を
画定する素子分離構造１７を形成する。その後、露出し
たｐ型ウェル層１４の表面を熱酸化して、膜厚が３０ｎ
ｍ程度のシリコン酸化膜１８を形成する。
により除去した後、例えば温度９００℃で熱処理を施
す。続いて、図８（ｃ）に示すように、低圧ＣＶＤ法等
により、溝部１６を埋め込むように全面にシリコン酸化
膜を堆積形成し、ｐ型ウェル層１４をストッパーとして
エッチバックして、溝部１６を充填し、素子活性領域を
画定する素子分離構造１７を形成する。その後、露出し
たｐ型ウェル層１４の表面を熱酸化して、膜厚が３０ｎ
ｍ程度のシリコン酸化膜１８を形成する。
【００７７】次に、図８（ｄ）に示すように、全面にフ
ォトレジストを塗布し、フォトリソグラフィーにより各
ｐ型ウェル層１４上の部位を開口するようにフォトレジ
ストを加工し、レジストパターン１９を形成する。続い
て、このレジストパターン１９をマスクとして、シリコ
ン酸化膜１８、ｐ型ウェル層１４及びシリコン酸化膜２
をドライエッチングして、導電領域５の表面の一部を露
出させる溝部２０を形成する。
ォトレジストを塗布し、フォトリソグラフィーにより各
ｐ型ウェル層１４上の部位を開口するようにフォトレジ
ストを加工し、レジストパターン１９を形成する。続い
て、このレジストパターン１９をマスクとして、シリコ
ン酸化膜１８、ｐ型ウェル層１４及びシリコン酸化膜２
をドライエッチングして、導電領域５の表面の一部を露
出させる溝部２０を形成する。
【００７８】次に、図９（ａ）に示すように、レジスト
パターン１９を灰化処理等により除去した後、選択エピ
タキシャル成長法により溝部２０内を埋め込むようにシ
リコン結晶膜２１を形成する。具体的には、選択エピタ
キシャル成長時に、導電領域５とｐ型ウェル層１４との
オートドーピングの発生を防止するため、初期の段階で
はアンドープレイヤを例えば温度６５０℃で多結晶シリ
コンとして膜厚３０ｎｍ程度まで成長させ、続いて、例
えば温度９００℃で例えば砒素（Ａｓ）をドープさせな
がら溝部２０を十分に埋め込むまでエピタキシャル成長
させる。これによりアンドープレイヤが再結晶化し、導
電領域５とｐ型ウェル層１４とを接合するｎ型埋め込み
層２１が形成される。
パターン１９を灰化処理等により除去した後、選択エピ
タキシャル成長法により溝部２０内を埋め込むようにシ
リコン結晶膜２１を形成する。具体的には、選択エピタ
キシャル成長時に、導電領域５とｐ型ウェル層１４との
オートドーピングの発生を防止するため、初期の段階で
はアンドープレイヤを例えば温度６５０℃で多結晶シリ
コンとして膜厚３０ｎｍ程度まで成長させ、続いて、例
えば温度９００℃で例えば砒素（Ａｓ）をドープさせな
がら溝部２０を十分に埋め込むまでエピタキシャル成長
させる。これによりアンドープレイヤが再結晶化し、導
電領域５とｐ型ウェル層１４とを接合するｎ型埋め込み
層２１が形成される。
【００７９】続いて、ｐ型ウェル層１４の表面に形成さ
れたシリコン酸化膜（不図示）を除去し、ｐ型ウェル層
１４の表面を例えば温度８５０で再び熱酸化して、膜厚
が５〜１２ｎｍ程度の犠牲酸化膜（不図示）を形成す
る。その後、しきい値電圧を制御するため、ｐ型ウェル
層１４にｐ型不純物を導入する。具体的には、加速エネ
ルギーを５０（ｋｅＶ）、ドーズ量を６×１０11（１／
ｃｍ2 ）の条件でＢＦ2を犠牲酸化膜を介してｐ型ウェ
ル層１４の表面領域にイオン注入する。その後、犠牲酸
化膜を除去し、ｐ型ウェル層１４の表面を例えば温度８
００で再び熱酸化して、ゲート酸化膜２２を形成する。
れたシリコン酸化膜（不図示）を除去し、ｐ型ウェル層
１４の表面を例えば温度８５０で再び熱酸化して、膜厚
が５〜１２ｎｍ程度の犠牲酸化膜（不図示）を形成す
る。その後、しきい値電圧を制御するため、ｐ型ウェル
層１４にｐ型不純物を導入する。具体的には、加速エネ
ルギーを５０（ｋｅＶ）、ドーズ量を６×１０11（１／
ｃｍ2 ）の条件でＢＦ2を犠牲酸化膜を介してｐ型ウェ
ル層１４の表面領域にイオン注入する。その後、犠牲酸
化膜を除去し、ｐ型ウェル層１４の表面を例えば温度８
００で再び熱酸化して、ゲート酸化膜２２を形成する。
【００８０】次に、図９（ｂ）に示すように、低圧ＣＶ
Ｄ法等により、全面に多結晶シリコン膜を膜厚１００ｎ
ｍ〜２００ｎｍ程度に形成し、この多結晶シリコン膜を
パターニングすることにより、ゲート酸化膜２２上に帯
状のゲート電極２３を形成する。このとき、多結晶シリ
コン膜の成膜中にＰＨ3 ガスを流し、多結晶シリコン膜
の形成と共に当該多結晶シリコン膜内にｎ型の不純物、
ここではリン（Ｐ）を２〜６×１０20（atoms ／ｃ
ｍ3 ）程度の不純物濃度となるように添加する。なお、
成膜中にリンを添加する代わりに、ノンドープの多結晶
シリコン膜を形成後、この多結晶シリコン膜にリンをイ
オン注入して添加してもよい。なお、多結晶シリコン膜
の成膜に続いて、この多結晶シリコン膜上にゲート電極
２３のキャップ絶縁膜となるシリコン酸化膜を形成して
もよい。
Ｄ法等により、全面に多結晶シリコン膜を膜厚１００ｎ
ｍ〜２００ｎｍ程度に形成し、この多結晶シリコン膜を
パターニングすることにより、ゲート酸化膜２２上に帯
状のゲート電極２３を形成する。このとき、多結晶シリ
コン膜の成膜中にＰＨ3 ガスを流し、多結晶シリコン膜
の形成と共に当該多結晶シリコン膜内にｎ型の不純物、
ここではリン（Ｐ）を２〜６×１０20（atoms ／ｃ
ｍ3 ）程度の不純物濃度となるように添加する。なお、
成膜中にリンを添加する代わりに、ノンドープの多結晶
シリコン膜を形成後、この多結晶シリコン膜にリンをイ
オン注入して添加してもよい。なお、多結晶シリコン膜
の成膜に続いて、この多結晶シリコン膜上にゲート電極
２３のキャップ絶縁膜となるシリコン酸化膜を形成して
もよい。
【００８１】続いて、ゲート電極２３を形成した際のレ
ジストパターン（不図示）をマスクとして、ゲート電極
２３を挟んだ両側のｐ型ウェル層１４にｎ型不純物を比
較的低濃度に導入する。具体的には、加速エネルギーを
４０〜８０（ｋｅＶ）、ドーズ量を１〜５×１０13（１
／ｃｍ2 ）程度の条件でリン（Ｐ）をゲート酸化膜２２
を介してｐ型ウェル層１４の表面領域にイオン注入す
る。
ジストパターン（不図示）をマスクとして、ゲート電極
２３を挟んだ両側のｐ型ウェル層１４にｎ型不純物を比
較的低濃度に導入する。具体的には、加速エネルギーを
４０〜８０（ｋｅＶ）、ドーズ量を１〜５×１０13（１
／ｃｍ2 ）程度の条件でリン（Ｐ）をゲート酸化膜２２
を介してｐ型ウェル層１４の表面領域にイオン注入す
る。
【００８２】次に、図９（ｃ）に示すように、低圧ＣＶ
Ｄ法等により、ゲート電極２３を覆うように全面にシリ
コン酸化膜を堆積形成し、このシリコン酸化膜の全面を
異方性ドライエッチングして、ゲート電極２３の側面の
みにシリコン酸化膜を残して、サイドウォール２４を形
成する。
Ｄ法等により、ゲート電極２３を覆うように全面にシリ
コン酸化膜を堆積形成し、このシリコン酸化膜の全面を
異方性ドライエッチングして、ゲート電極２３の側面の
みにシリコン酸化膜を残して、サイドウォール２４を形
成する。
【００８３】続いて、ゲート電極２３及びサイドウォー
ル２４をマスクとして、ゲート電極２３及びサイドウォ
ール２４を挟んだ両側のｐ型ウェル層１４にｎ型不純物
を比較的高濃度に導入する。具体的には、加速エネルギ
ーを４０〜８０（ｋｅＶ）、ドーズ量を２×１０16（１
／ｃｍ2 ）程度の条件で砒素（Ａｓ）をゲート酸化膜２
２を介してｐ型ウェル層１４の表面領域にイオン注入す
る。そして、サイドウォール２４の下部のみに低濃度拡
散層２５と、この低濃度拡散層２５と接合された高濃度
拡散層２６とが形成され、いわゆるＬＤＤ構造のソース
２７及びドレイン２８が完成する。ここで、ソース２７
がｎ型埋め込み層２１を介して導電領域５と電気的に接
続される。
ル２４をマスクとして、ゲート電極２３及びサイドウォ
ール２４を挟んだ両側のｐ型ウェル層１４にｎ型不純物
を比較的高濃度に導入する。具体的には、加速エネルギ
ーを４０〜８０（ｋｅＶ）、ドーズ量を２×１０16（１
／ｃｍ2 ）程度の条件で砒素（Ａｓ）をゲート酸化膜２
２を介してｐ型ウェル層１４の表面領域にイオン注入す
る。そして、サイドウォール２４の下部のみに低濃度拡
散層２５と、この低濃度拡散層２５と接合された高濃度
拡散層２６とが形成され、いわゆるＬＤＤ構造のソース
２７及びドレイン２８が完成する。ここで、ソース２７
がｎ型埋め込み層２１を介して導電領域５と電気的に接
続される。
【００８４】しかる後、上層の層間絶縁膜や各種配線層
等を形成する諸工程を経て、ＤＲＡＭのメモリセルを完
成させる。
等を形成する諸工程を経て、ＤＲＡＭのメモリセルを完
成させる。
【００８５】以上説明したように、第２の実施形態に係
るＤＲＡＭの製造方法においては、シリコン半導体基板
１１とＳＯＩ基板６を用いて、選択トランジスタを形成
したｐ型ウェル１４の下部に、シリコン酸化膜２を介し
てｎ型埋め込み層２１を形成することにより選択トラン
ジスタのソース２７と導電領域５とを接続し、この導電
領域５とシリコン半導体基板１１とが両者間に存するＯ
ＮＯ膜３１を誘電体膜として容量結合するメモリキャパ
シタが構成される。即ち、メモリキャパシタを選択トラ
ンジスタ下に重なるように形成するため、メモリキャパ
シタの段差を低く形成することが可能となるとともに、
メモリセルの平面積のほぼ全体を容量結合のための表面
積として利用することができる。しかも、誘電体膜にＯ
ＮＯ膜３１を用いるため、メモリキャパシタの容量を十
分に確保しつつも、比較的簡易な製造工程でメモリキャ
パシタの段差を大幅に低減することが可能となり、容易
且つ確実に高集積の信頼性の高い半導体装置が実現され
る。
るＤＲＡＭの製造方法においては、シリコン半導体基板
１１とＳＯＩ基板６を用いて、選択トランジスタを形成
したｐ型ウェル１４の下部に、シリコン酸化膜２を介し
てｎ型埋め込み層２１を形成することにより選択トラン
ジスタのソース２７と導電領域５とを接続し、この導電
領域５とシリコン半導体基板１１とが両者間に存するＯ
ＮＯ膜３１を誘電体膜として容量結合するメモリキャパ
シタが構成される。即ち、メモリキャパシタを選択トラ
ンジスタ下に重なるように形成するため、メモリキャパ
シタの段差を低く形成することが可能となるとともに、
メモリセルの平面積のほぼ全体を容量結合のための表面
積として利用することができる。しかも、誘電体膜にＯ
ＮＯ膜３１を用いるため、メモリキャパシタの容量を十
分に確保しつつも、比較的簡易な製造工程でメモリキャ
パシタの段差を大幅に低減することが可能となり、容易
且つ確実に高集積の信頼性の高い半導体装置が実現され
る。
【００８６】
【発明の効果】本発明によれば、半導体記憶素子の更な
る微細化に伴ってメモリセルの占有し得る面積が減少し
ても、メモリキャパシタの段差を低減させつつ十分な容
量を得ることが可能となり、容易且つ確実に高集積の信
頼性の高い半導体記憶装置が実現させる。
る微細化に伴ってメモリセルの占有し得る面積が減少し
ても、メモリキャパシタの段差を低減させつつ十分な容
量を得ることが可能となり、容易且つ確実に高集積の信
頼性の高い半導体記憶装置が実現させる。
【図１】本発明の第１の実施形態のＤＲＡＭの主要構成
を示す概略断面図である。
を示す概略断面図である。
【図２】本発明の第１の実施形態のＤＲＡＭの製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
【図３】図２に引き続き、本発明の第１の実施形態のＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本発明の第１の実施形態のＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図５】第１の実施形態によるＤＲＡＭのメモリセル容
量及びメモリキャパシタの段差高さを、従来のＤＲＡＭ
との比較に基づいて示す特性図である。
量及びメモリキャパシタの段差高さを、従来のＤＲＡＭ
との比較に基づいて示す特性図である。
【図６】本発明の第２の実施形態のＤＲＡＭの主要構成
を示す概略断面図である。
を示す概略断面図である。
【図７】本発明の第２の実施形態のＤＲＡＭの製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
【図８】図７に引き続き、本発明の第２の実施形態のＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、本発明の第２の実施形態のＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図１０】従来のスタック型のＤＲＡＭの主要構成を示
す概略断面図である。
す概略断面図である。
１ シリコン半導体基板 ２，４，１３，１４，１８ シリコン酸化膜 ３ シリコン基板部 ５ 導電領域 ６ ＳＯＩ基板 １１ シリコン半導体基板 １４ ｐ型ウェル層 １５，１９ レジストパターン １６，２０ 溝部 １７ 素子分離構造 ２１ ｎ型埋め込み層２１ ２２ ゲート酸化膜 ２３ ゲート電極 ２４ サイドウォール ２５ 低濃度拡散層 ２６ 高濃度拡散層 ２７ ソース ２８ ドレイン ３１ ＯＮＯ膜 ３２，３４ （ＯＮＯ膜を構成する）シリコン酸化膜 ３３ （ＯＮＯ膜を構成する）シリコン窒化膜
Claims (17)
- 【請求項１】 ゲート、ソース及びドレインを有する選
択トランジスタと、所定電荷が蓄積されるメモリキャパ
シタとを備えてメモリセルが構成されてなる半導体記憶
装置において、 半導体基板上に第１の絶縁膜を介して形成された半導体
層であり、不純物が導入されて導電領域とされた第１の
層と、 前記第１の層上に第２の絶縁膜を介して形成され、前記
選択トランジスタの前記ソース及び前記ドレインを有す
る半導体層である第２の層とを備えて前記メモリセルが
構成されており、 前記第１の層は、前記ソースと接続されるとともに、前
記半導体基板と前記第１の絶縁膜を介して対向して容量
結合し、前記メモリキャパシタの上部電極として機能す
ることを特徴とする半導体記憶装置。 - 【請求項２】 前記第１の絶縁膜が酸化膜であることを
特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１の絶縁膜が酸化膜、窒化膜及び
酸化膜が順次積層された３層構造膜であることを特徴と
する請求項１に記載の半導体記憶装置。 - 【請求項４】 前記半導体基板、前記第１の絶縁膜及び
前記第１の層がＳＯＩ基板から形成されるものであるこ
とを特徴とする請求項２に記載の半導体記憶装置。 - 【請求項５】 前記第１の層、第２の絶縁膜及び前記第
２の層がＳＯＩ基板から形成されるものであることを特
徴とする請求項３に記載の半導体記憶装置。 - 【請求項６】 前記導電領域と前記ソースとを接続する
半導体層であって、選択エピタキシャル成長法により形
成され不純物が導入されてなる第３の層を含むことを特
徴とする請求項１〜５のいずれか１項に記載の半導体記
憶装置。 - 【請求項７】 前記選択トランジスタの前記ソース及び
前記ドレインが、それぞれ低濃度拡散層と高濃度拡散層
とが接合されてなることを特徴とする請求項１〜６のい
ずれか１項に記載の半導体記憶装置。 - 【請求項８】 前記メモリセル間を埋め込み、素子分離
構造として機能する第３の絶縁膜を含むことを特徴とす
る請求項１〜７のいずれか１項に記載の半導体記憶装
置。 - 【請求項９】 基板部上に第１の絶縁膜を介して半導体
層である第１の層を有してＳＯＩ基板とされた第１の半
導体基板の、前記第１の層内のみに不純物を導入して導
電領域を形成する第１の工程と、 第２の半導体基板の表面に第２の絶縁膜を形成する第２
の工程と、 前記第２の半導体基板を前記第１の半導体基板上に重ね
合わせ、前記第２の半導体基板の上面を研磨して所定厚
の半導体層である第２の層を形成する第３の工程と、 前記第２の層内のみに不純物を導入する第４の工程と、 前記第２の層、前記第２の絶縁膜及び前記第１の層を加
工し、素子分離領域に前記第１の絶縁膜の表面の一部を
露出させる第１の溝を形成する第５の工程と、 前記第１の溝を埋め込み、素子分離構造として機能する
第３の絶縁膜を形成する第６の工程と、 前記第２の層及び前記第２の絶縁膜を加工し、前記第１
の層の表面の一部を露出させる第２の溝を形成する第７
の工程と、 不純物が導入された半導体層である第３の層を前記第２
の溝を埋め込むように形成する第８の工程と、 前記第２の層の表面にゲート絶縁膜として機能する第４
の絶縁膜を形成する第９の工程と、 前記第４の絶縁膜上にゲートとして機能する導電膜をパ
ターン形成する第１０の工程と、 前記導電膜の両側の前記第２の層に不純物を導入してソ
ース及びドレインを形成し、前記ソースを前記第３の層
と接続する第１１の工程とを有することを特徴とする半
導体記憶装置の製造方法。 - 【請求項１０】 前記第８の工程において、前記第３の
半導体層を、選択エピタキシャル成長法により形成する
ことを特徴とする請求項９に記載の半導体記憶装置の製
造方法。 - 【請求項１１】 前記第１の絶縁膜を酸化膜とすること
を特徴とする請求項９又は１０に記載の半導体記憶装置
の製造方法。 - 【請求項１２】 前記第１の工程の前に、前記第１の層
の表面に第１の熱酸化膜を形成する第１２の工程と、 前記第２の工程の後、前記第３の工程の前に、前記第１
の熱酸化膜を除去する第１３の工程を更に有することを
特徴とする請求項９〜１１のいずれか１項に記載の半導
体記憶装置の製造方法。 - 【請求項１３】 前記第３の工程の後、前記第４の工程
の前に、前記第２の層の表面に第２の熱酸化膜を形成す
る第１４の工程と、 前記第９の工程の前までに、前記第２の熱酸化膜を除去
する第１５の工程を更に有することを特徴とする請求項
９〜１２のいずれか１項に記載の半導体記憶装置の製造
方法。 - 【請求項１４】 基板部上に第１の絶縁膜を介して半導
体層である第１の層を有してＳＯＩ基板とされた第１の
半導体基板の、前記第１の内のみに不純物を導入して導
電領域を形成する第１の工程と、 第２の半導体基板の表面に、酸化膜、窒化膜及び酸化膜
からなる３層構造の第２の絶縁膜を形成する第２の工程
と、 前記第１の半導体基板を前記第２の半導体基板上に重ね
合わせ、前記第１の半導体基板の上面を研磨して半導体
層である第２の層を形成する第３の工程と、 前記第２の層内のみに不純物を導入する第４の工程と、 前記第２の層、前記第２の絶縁膜及び前記第１の層を加
工し、素子分離領域に前記第１の絶縁膜の表面の一部を
露出させる第１の溝を形成する第５の工程と、 前記第１の溝を埋め込み、素子分離構造として機能する
第３の絶縁膜を形成する第６の工程と、 前記第２の層及び前記第２の絶縁膜を加工し、前記第１
の層の表面の一部を露出させる第２の溝を形成する第７
の工程と、 不純物が導入された半導体層である第３の層を前記第２
の溝を埋め込むように形成する第８の工程と、 前記第２の層の表面にゲート絶縁膜として機能する第４
の絶縁膜を形成する第９の工程と、 前記第４の絶縁膜上にゲートとして機能する導電膜をパ
ターン形成する第１０の工程と、 前記導電膜の両側の前記第２の層に不純物を導入してソ
ース及びドレインを形成し、前記ソースを前記第３の層
と接続する第１１の工程とを有することを特徴とする半
導体記憶装置の製造方法。 - 【請求項１５】 前記第８の工程において、前記第３の
層を、選択エピタキシャル成長法により形成することを
特徴とする請求項１４に記載の半導体記憶装置の製造方
法。 - 【請求項１６】 前記第１の工程の前に、前記第１の半
導体層の表面に第１の熱酸化膜を形成する第１２の工程
と、 前記第２の工程の後、前記第３の工程の前に、前記第１
の熱酸化膜を除去する第１３の工程を更に有することを
特徴とする請求項１４又は１５に記載の半導体記憶装置
の製造方法。 - 【請求項１７】 前記第３の工程の後、前記第４の工程
の前に、前記第２の半導体層の表面に第２の熱酸化膜を
形成する第１４の工程と、 前記第９の工程の前までに、前記第２の熱酸化膜を除去
する第１５の工程を更に有することを特徴とする請求項
１４〜１６のいずれか１項に記載の半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9150093A JPH10326877A (ja) | 1997-05-23 | 1997-05-23 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9150093A JPH10326877A (ja) | 1997-05-23 | 1997-05-23 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326877A true JPH10326877A (ja) | 1998-12-08 |
Family
ID=15489366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9150093A Pending JPH10326877A (ja) | 1997-05-23 | 1997-05-23 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10326877A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179602A (ja) * | 2005-12-27 | 2007-07-12 | Hitachi Ltd | 半導体装置 |
| KR101017809B1 (ko) * | 2008-03-13 | 2011-02-28 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
-
1997
- 1997-05-23 JP JP9150093A patent/JPH10326877A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179602A (ja) * | 2005-12-27 | 2007-07-12 | Hitachi Ltd | 半導体装置 |
| KR101017809B1 (ko) * | 2008-03-13 | 2011-02-28 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
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