KR101017809B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, SOI 소자의 제조 공정 시 매몰 산화층 하단의 하부 실리콘층의 웰(Well)과 접속된 콘택을 형성하여 캐패시터의 하부 전극으로 사용하고, 상부 실리콘층에 고농도의 불순물 이온을 주입하여 이와 접속되는 콘택을 형성하여 캐패시터의 상부 전극으로 사용함으로써, 높은 전압에서도 안정적으로 작동하는 캐패시터를 구현할 수 있는 기술을 개시한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 특히, SOI 기판을 사용하며 캐패시터를 필요로 하는 반도체 소자에 관한 것이다.
일반적으로 반도체 소자는 실리콘 웨이퍼 상에 집적되는 것을 기본으로 한다. 그런데, 현재 반도체 소자에서 사용되고 있는 실리콘 웨이퍼는 모든 영역의 실리콘이 소자의 동작에 이용되는 것이 아니라 단지 표면에서 수㎛의 제한된 영역만이 소자 동작에 관여한다. 이에 따라, 소자 동작에 관여하는 실리콘 웨이퍼의 표면 일부 두께를 제외하면, 나머지 부분은 여분의 전력을 불필요하게 사용하여 소비전력을 증가시키고, 특히, 소자의 구동속도(driving speed)를 떨어뜨리는 요인이 된다.
이에, 실리콘 기판 상에 절연층을 개재해서 수㎛ 이하 두께의 실리콘 단결정층을 형성하여 구성한 SOI(Silicon On Insulator) 웨이퍼의 필요성이 대두되었다. SOI 웨이퍼에 집적된 반도체 소자는 통상의 실리콘 웨이퍼에 집적된 반도체 소자와 비교해서 작은 접합 용량에 의한 고속화와 낮은 문턱 전압에 의한 저전압화로 인해 고속화 및 저전압화 모두를 실현시킬 수 있는 것으로 알려져 있다.
이하에서는, 종래 기술에 따른 SOI 소자를 간략하게 설명하도록 한다.
먼저, SOI 소자는 반도체 소자 전체를 지지하는 실리콘 기판, 게이트가 형성되는 실리콘층, 상기 실리콘 기판과 실리콘층 사이에 형성된 매몰 산화층으로 이루어지는 SOI 기판과, 상기 SOI 기판 상에 형성된 게이트 및 상기 게이트 양측 기판 내에 형성된 소오스 영역 및 드레인 영역을 포함한다. 상기 게이트는 게이트 절연막, 게이트도전막 및 하드마스크막의 적층구조로 이루어지며, 상기 게이트의 양측벽에는 스페이서가 형성된다.
이러한 SOI 소자는 소오스 영역 및 드레인 영역과 매몰 산화층으로 둘러싸인 바디(Body) 부분에 전하를 저장할 수 있으므로 캐패시터를 형성할 필요가 없으며, 이에 따라, 셀 사이즈를 6F2, 4F2 까지 감소시킬 수 있다는 장점이 있다.
상술한 종래 기술에 따른 SOI 소자는 캐패시터를 형성할 필요가 없으나, SRAM 소자, 고속 저 전압 회로, 주문자형 반도체 소자(ASIC), MML(Merged Memory Logic)회로 등 SOI 기판을 사용하며 캐패시터를 필요로 하는 반도체 소자가 요구되고 있다. 상기 캐패시터는 잡음영향을 최소화하기 위해 고밀도 집적회로에서 필요로 하며, 다양한 전력원(Power Supply)에 부착된다. 그리고, 일반적으로 캐패시터는 작은 면적에 큰 용량과 생성의 용이성 등의 이유로 MOS 캐패시터를 만들어 사용하고 있다.
그러나, 고전압을 사용하는 전력원에 부착된 캐패시터의 경우, MOS 캐패시터의 게이트 산화막의 두께가 증가되면서 신뢰성이 떨어지며, 다양한 전력원에 충분 한 정전용량을 갖는 캐패시터는 전력원에 따라 게이트 산화막의 두께를 각각 상이하게 형성하여야 한다. 따라서, 상기 게이트 산화막의 형성 공정이 복잡해지며, 상기 게이트 산화막의 신뢰성 확보가 어려워지는 문제점이 있다.
또한, 각각의 전원 전압에 따른 MOS 캐패시터를 제작할 경우, 각 전력원에 충분한 디커플링 캐패시터를 제공하기 위해서는 넓은 면적이 요구되나, 넷 다이(Net Die)의 증가를 위해서 디자인 룰이 감소되면서 면적을 넓히는데 한계가 있다.
본 발명은 SOI 소자의 제조 공정 시 매몰 산화층 하단의 하부 실리콘층의 웰(Well)과 접속되는 콘택을 형성하여 캐패시터의 하부 전극으로 사용하고, 상부 실리콘층에 고농도의 불순물 이온을 주입하여 캐패시터의 상부 전극으로 사용하는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
제 1 실리콘층, 매몰 산화층(Buried Oxide) 및 제 2 실리콘층이 구비된 SOI 소자에 형성되는 캐패시터에 있어서, 상기 캐패시터는 상기 제 1 실리콘층 내에 형성된 제 1 도전성 접합 영역과,
상기 제 2 실리콘층 내에 형성된 제 2 도전성 접합 영역과,
상기 제 1 도전성 접합 영역과 접속되는 제 1 콘택과,
상기 제 2 도전성 접합 영역과 접속되는 제 2 콘택을 포함하는 것을 특징으로 하고,
상기 제 1 도전성 접합 영역 및 제 2 도전성 접합 영역은 각각 p+ 및 n+ 불순물 이온을 주입하여 형성하는 것과,
상기 제 1 콘택은 캐패시터의 하부 전극으로 사용되는 것과,
상기 제 2 콘택은 캐패시터의 상부 전극으로 사용되는 것과,
상기 제 1 콘택은 슬릿(Silt) 형태로 구비되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은
제 1 실리콘층, 매몰 산화층 및 제 2 실리콘층이 구비된 SOI 기판의 상기 제 2 실리콘층을 식각하여 소자분리용 트렌치를 형성하는 단계와,
상기 트렌치를 매립하여 활성영역을 정의하는 소자분리막을 형성하는 단계와,
상기 활성영역에 불순물 이온을 주입하여 도전성 접합 영역을 형성하는 단계와,
상기 SOI 기판 전체 상부에 층간 절연막을 형성하는 단계와,
상기 층간 절연막, 상기 소자분리막 및 상기 매몰 산화층을 관통하여 상기 제 1 실리콘층과 접속되는 제 1 콘택을 형성하는 단계와,
상기 도전성 접합 영역과 접속하는 제 2 콘택을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 도전성 접합 영역은 n+ 불순물 이온을 주입하여 형성하는 것과,
상기 제 1 콘택을 형성하는 단계는
상기 층간 절연막, 상기 소자분리막 및 상기 매몰 산화층을 식각하여 상기 제 1 실리콘층이 노출되는 콘택홀을 형성하는 단계와,
상기 콘택홀에 의해 노출된 상기 제 1 실리콘층에 p+ 불순물 이온을 주입하여 도전성 접합 영역을 형성하는 단계와,
상기 도전성 접합 영역과 접속되도록 도전물질로 상기 콘택홀을 매립하는 단계를 더 포함하는 것과,
상기 제 1 콘택은 슬릿 형태로 형성하는 것과,
상기 제 1 콘택은 캐패시터의 하부 전극으로 사용되는 것과,
상기 제 2 콘택은 캐패시터의 상부 전극으로 사용되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은
캐패시터 영역 및 트랜지스터 영역이 정의된 SOI 소자에 있어서,
제 1 실리콘층, 매몰 산화층 및 제 2 실리콘층이 구비된 SOI 기판의 상기 제 2 실리콘층을 식각하여 소자분리용 트렌치를 형성하는 단계와,
상기 트렌치를 매립하여 활성영역을 정의하는 소자분리막을 형성하는 단계와,
상기 트랜지스터 영역의 상기 활성영역 상부에 게이트 전극을 형성하는 단계와,
상기 게이트 전극 양측의 상기 활성영역에 소스/드레인 영역을 형성하고, 상기 캐패시터 영역의 활성영역에 도전성 접합 영역을 형성하는 단계와,
상기 게이트 전극을 포함하는 전체 상부에 층간 절연막을 형성하는 단계와,
상기 층간 절연막, 상기 소자분리막 및 상기 매몰 산화층을 관통하여 상기 제 1 실리콘층과 접속되는 제 1 콘택을 형성하는 단계와,
상기 소스/드레인 영역 및 상기 도전성 접합 영역을 각각 노출시키는 제 2 콘택홀 및 제 3 콘택홀을 형성하는 단계; 및
상기 제 2 콘택홀 및 제 3 콘택홀을 매립하여 제 2 콘택 및 제 3 콘택을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 소스/드레인 영역은 n+ 불순물 이온을 주입하여 형성하는 것과,
상기 제 1 콘택과 접속되는 상기 제 1 실리콘층 내에 p+ 도전성 접합 영역을 포함하는 것과,
상기 제 1 콘택은 슬릿 형태로 형성하는 것과,
상기 도전성 접합 영역은 n+ 불순물 이온을 주입하여 형성하는 것과,
상기 제 3 콘택홀을 형성하는 단계 이후 상기 제 3 콘택홀에 의해 노출된 상기 도전성 접합 영역에 추가적인 n+ 불순물 이온 주입을 수행하는 것과,
상기 제 1 콘택은 캐패시터의 하부 전극으로 사용하는 것과,
상기 제 3 콘택은 캐패시터의 상부 전극으로 사용하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 SOI 소자의 제조 공정 시 매몰 산화층 하단의 하부 실리콘층의 웰(Well)과 접속되는 콘택을 형성하여 캐패시터의 하부 전극으로 사용하고, 상부 실리콘층에 고농도의 불순물 이온을 주입하여 이와 접속되는 콘택을 형성하여 캐패시터의 상부 전극으로 사용하는 캐패시터를 형성함으로써, 높은 전압에서도 안정적으로 작동하는 캐패시터를 구현할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 것으로, 도 1 (ⅰ)은 SOI 소자를 도시한 레이아웃이고, 도 1 (ⅱ)는 상기 '도 1 (ⅰ)'의 X - X'에 따른 절단면을 도시한 단면도이다.
도 1을 참조하면, 제 1 실리콘층(10), 매몰 산화층(15) 및 제 2 실리콘층(미도시)이 구비된 SOI 웨이퍼(17) 상부에 캐패시터 영역(Ⅰ) 및 트랜지스터 영역(Ⅱ)이 정의되어 있다.
그리고, 상기 캐패시터 영역(Ⅰ) 및 트랜지스터 영역(Ⅱ) 상에 각각 활성 영역(20)이 정의된다. 상기 트랜지스터 영역(Ⅱ)의 활성 영역(20) 상에 게이트 전극(40)이 구비되며, 게이트 전극(40)은 활성 영역(20)의 중앙부에 구비되도록 하는 것이 바람직하다.
그리고, 상기 캐패시터 영역(Ⅰ) 및 상기 트랜지스터 영역(Ⅱ)의 활성영역(20)에 n+ 불순물 이온을 주입하여 형성된 n+ 도전성 접합 영역이 구비된다. 이때, 상기 트랜지스터 영역(Ⅱ)의 상기 n+ 도전성 접합 영역은 게이트 전극(40)을 중심으로 게이트 전극(40) 양측에 구비되며, 소스/드레인 영역(45)이라고 한다.
그리고, 상기 트랜지스터 영역(Ⅱ) 최외곽의 제 1 실리콘층(10)은 p+ 도전성 접합 영역(60)을 포함하고 있으며, 이와 접속되는 제 1 콘택(55)이 구비되어 있다.
여기서, 제 1 콘택(55)은 슬릿(Slit) 형태로 구비되며, 캐패시터의 하부전극으로 사용된다.
또한, 상기 캐패시터 영역(Ⅰ)에는 상기 n+ 도전성 접합 영역과 접속되는 제 2 콘택(80)이 구비되어 있다. 여기서, 제 2 콘택(80)은 캐패시터의 상부전극으로 사용된다.
상기 '도 1'의 설명은 NMOS 주변에 위치한 캐패시터를 기준으로 설명한 것으로, PMOS 주변에 위치한 캐패시터도 동일한 원리로 레이아웃을 구성할 수 있다.
도 2a 내지 도 2g는 본 발명에 따른 SOI 소자의 형성 방법을 도시한 단면도이다.
도 2a를 참조하면, p-well의 제 1 실리콘층(100) 상부에 매몰 산화층(Buried Oxide)(110)을 형성한다. 다음에, 매몰 산화층(110) 상부에 제 2 실리콘층(120)을 형성하여 SOI 웨이퍼(Silicon On Insulator Wafer)를 형성한다.
도 2b를 참조하면, 제 2 실리콘층(120) 상부에 활성영역을 정의하는 제 1 감광막 패턴(130)을 형성하고, 제 1 감광막 패턴(130)을 마스크로 제 2 실리콘층(120)을 식각하여 소자분리용 트렌치(133)를 형성한다.
여기서, 'Ⅰ'로 정의된 영역은 후속 공정 시 캐패시터(Capacitor)의 상부전극이 형성될 영역이며, 'Ⅱ'로 정의된 영역은 후속 공정 시 트랜지스터(Transistor)가 형성될 영역인 것이 바람직하다.
도 2c를 참조하면, 제 1 감광막 패턴(130)을 제거한다.
다음에, 소자분리용 트렌치(133)를 매립하여 활성영역(120)을 정의하는 소자분리막(135)을 형성한다.
다음에, 트랜지스터 영역(Ⅱ)의 제 2 실리콘층(120) 상부에 게이트 전 극(140)을 형성하고, 게이트 전극(140)을 배리어로 n+ 불순물 이온을 주입하여 게이트 전극(140) 양측에 소스/드레인 영역(145)을 형성한다. 이때, 소스/드레인 영역(145)을 형성하기 위한 임플란트(Implant) 공정 시 캐패시터 영역(Ⅰ)의 제 2 실리콘층(120)도 동시에 임플란트 공정이 진행되어 n+ 도전성 접합 영역이 형성되도록 한다.
여기서, 게이트 전극(140)은 게이트 절연막, 게이트 도전층 및 게이트 하드마스크층의 적층구조로 구성된다.
도 2d를 참조하면, 게이트 전극(140)을 포함하는 전체 상부에 층간 절연막(150)을 형성한다.
다음에, 상기 트랜지스터 영역(Ⅱ)의 층간 절연막(150), 소자분리막(135) 및 매몰 산화층(110)을 식각하여 제 1 실리콘층(100)이 노출되는 제 1 콘택홀(미도시)을 형성한다. 여기서, 상기 제 1 콘택홀(미도시)은 슬릿(Slit) 형태로 형성하는 것이 바람직하다.
그 다음, 상기 제 1 콘택홀(미도시)에 의해 노출된 제 1 실리콘층(100) 내에 p+ 불순물 이온을 주입하여 p+ 도전성 접합 영역(160)을 형성한다. 이때, p+ 도전성 접합 영역(160)은 후속으로 진행되는 제 1 실리콘층(100)과 금속 배선의 접촉 저항을 감소시키기 위해 높은 농도의 불순물을 주입하여 형성하는 것이 바람직하다.
그 다음, 상기 제 1 콘택홀(미도시)을 매립하여 제 1 콘택(155)를 형성한다. 여기서, 제 1 콘택(155)은 캐패시터의 하부 전극으로 사용된다.
도 2e를 참조하면, 게이트 전극(140) 양측의 층간 절연막(150)을 식각하여 소스/드레인 영역(145)이 각각 노출되는 제 2 콘택홀(미도시)을 형성한다. 이때, 상기 제 2 콘택홀(미도시)은 게이트 전극(140)과 이격되어 형성하는 것이 바람직하다.
다음에, 상기 제 2 콘택홀(미도시)을 매립하여 소스/드레인 영역(145)과 접속되는 제 2 콘택(170)을 형성한다.
도 2f를 참조하면, 상기 캐패시터 영역(Ⅰ)의 층간 절연막(150)을 식각하여 활성영역(120) 즉, 상기 캐패시터 영역(Ⅰ)의 n+ 도전성 접합 영역이 노출되는 제 3 콘택홀(175)을 형성한다.
다음에, 제 3 콘택홀(175) 및 제 3 콘택홀(175)과 인접한 층간 절연막(150) 일부를 노출시키는 제 2 감광막 패턴(177)을 형성한다.
그 다음, 제 2 감광막 패턴(177)을 배리어로 추가적인 임플란트 공정을 수행하여 상기 캐패시터 영역(Ⅰ)의 n+ 도전성 접합 영역의 n+ 불순물 이온의 농도를 증가시켜 상기 트랜지스터 영역(Ⅱ)의 소스/드레인 영역(145)의 n+ 불순물 이온 농도와의 농도 차이를 증가시킨다.
도 2g를 참조하면, 제 3 콘택홀(175)을 매립하여 제 3 콘택(180)를 형성한다. 여기서, 제 3 콘택(180)은 캐패시터의 상부 전극으로 사용된다.
다음에, 제 1 콘택(155), 제 2 콘택(170) 및 3 콘택(180)를 포함하는 층간 절연막(150) 상부에 금속층(미도시)을 형성한다.
그 다음, 상기 금속층(미도시)을 패터닝하여 제 1 콘택(155), 제 2 콘 택(170) 및 3 콘택(180)와 각각 접속되는 금속 배선(190)을 형성한다.
이와 같이 SOI 소자 제조 시 공정 및 구조를 변경시켜 매몰 산화층 하단의 웰을 연결하는 콘택을 형성하여 이를 캐패시터의 하부 전극으로 사용하고, 제 2 실리콘층에 고농도의 불순물을 주입하여 캐패시터의 상부 전극으로 사용하는 캐패시터를 구현할 수 있다.
도 1는 본 발명에 따른 반도체 소자를 도시한 레이아웃 및 단면도이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호 설명 >
100 : 제 1 실리콘층 110 : 매몰 산화층
120 : 제 2 실리콘층 130 : 제 1 감광막 패턴
133 : 트렌치 135 : 소자분리막
145 : 소스/드레인 영역 140 : 게이트 전극
150 : 층간 절연막 155 : 제 1 콘택
160 : p+ 도전성 접합 영역 170 : 제 2 콘택
175 : 제 3 콘택홀 177 : 제 2 감광막 패턴
180 : 제 3 콘택 190 : 금속 배선
Claims (19)
- 제 1 실리콘층, 매몰 산화층(Buried Oxide) 및 제 2 실리콘층이 구비된 SOI 소자에 있어서,상기 제 1 실리콘층 내에 형성된 제 1 도전성 접합 영역;상기 제 1 도전성 접합 영역과 접속되는 제 1 콘택;상기 제 2 실리콘층 내에 형성된 소스/드레인 영역;상기 소스/드레인 영역과 접속되는 제 2 콘택;상기 제 2 실리콘층 내에 형성된 제 2 도전성 접합 영역; 및상기 제 2 도전성 접합 영역과 접속되는 제 3 콘택을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 도전성 접합 영역 및 제 2 도전성 접합 영역은 각각 p+ 및 n+ 불순물 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 콘택은 캐패시터의 하부 전극으로 사용되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 3 콘택은 캐패시터의 상부 전극으로 사용되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 콘택은 슬릿(Silt) 형태로 구비되는 것을 특징으로 하는 반도체 소자.
- 제 1 실리콘층, 매몰 산화층 및 제 2 실리콘층이 구비된 SOI 기판의 상기 제 2 실리콘층을 식각하여 소자분리용 트렌치를 형성하는 단계;상기 트렌치를 매립하여 활성영역을 정의하는 소자분리막을 형성하는 단계;상기 활성영역에 불순물 이온을 주입하여 도전성 접합 영역을 형성하는 단계;상기 SOI 기판 전체 상부에 층간 절연막을 형성하는 단계;상기 층간 절연막, 상기 소자분리막 및 상기 매몰 산화층을 관통하여 상기 제 1 실리콘층과 접속되는 슬릿 형태의 제 1 콘택을 형성하는 단계; 및상기 도전성 접합 영역과 접속하는 제 2 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 도전성 접합 영역은 n+ 불순물 이온을 주입하여 형성하는 것을 특징으 로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 제 1 콘택을 형성하는 단계는상기 층간 절연막, 상기 소자분리막 및 상기 매몰 산화층을 식각하여 상기 제 1 실리콘층이 노출되는 콘택홀을 형성하는 단계;상기 콘택홀에 의해 노출된 상기 제 1 실리콘층에 p+ 불순물 이온을 주입하여 상기 도전성 접합 영역을 형성하는 단계; 및상기 도전성 접합 영역과 접속되도록 도전물질로 상기 콘택홀을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 6 항에 있어서,상기 제 1 콘택은 캐패시터의 하부 전극으로 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 제 2 콘택은 캐패시터의 상부 전극으로 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 캐패시터 영역 및 트랜지스터 영역이 정의된 SOI 소자에 있어서,제 1 실리콘층, 매몰 산화층 및 제 2 실리콘층이 구비된 SOI 기판의 상기 제 2 실리콘층을 식각하여 소자분리용 트렌치를 형성하는 단계;상기 트렌치를 매립하여 활성영역을 정의하는 소자분리막을 형성하는 단계;상기 트랜지스터 영역의 상기 활성영역 상부에 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 상기 활성영역에 소스/드레인 영역을 형성하고, 상기 캐패시터 영역의 활성영역에 도전성 접합 영역을 형성하는 단계;상기 게이트 전극을 포함하는 전체 상부에 층간 절연막을 형성하는 단계;상기 층간 절연막, 상기 소자분리막 및 상기 매몰 산화층을 관통하여 상기 제 1 실리콘층과 접속되는 제 1 콘택을 형성하는 단계; 및상기 소스/드레인 영역 및 상기 도전성 접합 영역을 각각 노출시키는 제 2 콘택홀 및 제 3 콘택홀을 형성하는 단계; 및상기 제 2 콘택홀 및 제 3 콘택홀을 매립하여 상기 소스/드레인 영역과 접속하는 제 2 콘택 및 상기 제 2 실리콘층의 도전성 접합 영역과 접속되는 제 3 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 소스/드레인 영역은 n+ 불순물 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 제 1 콘택과 접속되는 상기 제 1 실리콘층 내에 p+ 도전성 접합 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 제 1 콘택은 슬릿 형태로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 도전성 접합 영역은 n+ 불순물 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 16 항에 있어서,상기 제 3 콘택홀을 형성하는 단계 이후 상기 제 3 콘택홀에 의해 노출된 상기 도전성 접합 영역에 추가적인 n+ 불순물 이온 주입을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 제 1 콘택은 캐패시터의 하부 전극으로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 제 3 콘택은 캐패시터의 상부 전극으로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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