KR100356577B1 - 에스오아이 기판과 그 제조방법 및 이를 이용한에스오아이 엠오에스에프이티 - Google Patents

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Abstract

본 발명은 SOI(silicon-on-insulator)기판과 그 제조방법 및 이를 이용한 SOI MOSFET를 개시한다. 이에 의하면, 단결정실리콘 재질의 기판 상에 매몰산화층이 형성되고, 매몰산화층 상에 단결정실리콘 재질의 박막층들이 각각 이격하고 이들 박막층들 사이의 매몰산화층 상에 아이솔레이션층이 형성되고, 박막층들의 바디콘택을 위한 각각의 도전층이 박막층들과 기판 사이의 매몰산화층에 형성되고, 각각의 박막층들에 P,N형 트랜지스터가 형성된다.
따라서, 본 발명은 바디콘택을 위한 별도의 레이아웃 스페이스가 추가로 필요치 않고, 트랜지스터들의 채널 길이나 폭의 변화에 관계없이 바디콘택 저항이 일정해지므로 벌크실리콘기판에 적용한 기존의 회로설계를 수정하지 않고도 SOI기판에 적용한 회로설계로 전환하기가 용이하다. 또한, 플로우팅효과에 따른 여러 가지 불량현상도 해소 가능하다. 그 결과, 본 발명은 회로의 설계 및 검증에 별도의 노력이 필요치 않은데 이는 단 기간에 고성능 저전력 시스템의 구축을 가능하게 한다.

Description

에스오아이 기판과 그 제조방법 및 이를 이용한 에스오아이 엠오에스에프이티{SOI SUBSTRATE and its manufacturing method and SOI MOSFET using THE SAME}
본 발명은 SOI(silicon-on-insulator)에 관한 것으로, 더욱 상세하게는 플로우팅바디효과(floating body effect)를 해소하면서도 별도의 레이아웃스페이스(layout space)를 필요로 하지 않도록 한 SOI 기판과 그 제조방법 및 이를 적용한 SOI MOSFET에 관한 것이다.
일반적으로, CMOS(complementary metal oxide semiconductor) 트랜지스터의 제조공정에서는 CMOS 트랜지스터의 래치업(latch-up)을 방지하고 트랜지스터들을 아이솔레이션하기 위해 넓은 면적의 아이솔레이션영역이 요구된다. 하지만, 넓은 면적의 아이솔레이션영역은 소자의 낮은 집적도를 가져온다. 이를 해결하기 위해 SOI(silicon-on-insulator) 기술이 제안되기 시작하였고, 이를 적용한 SOI 트랜지스터는 낮은 소비전력과 고속의 VLSI 응용에 있어서 벌크(bulk) 실리콘 트랜지스터에 비하여 우수한 것으로 증명되어 왔다.
종래의 SOI CMOS 트랜지스터에서는 도 1에 도시된 바와 같이, 단결정실리콘 재질의 기판(10) 상에 매몰산화층(12)이 형성되고, 매몰산화층(12) 상에 P형 트랜지스터를 위한 N-형 단결정실리콘 재질의 박막층(14)과 N형 트랜지스터를 위한 P-형 단결정실리콘 재질의 박막층(16) 및 이들의 아이솔레이션을 위한 아이솔레이션층(18)이 각각 형성된다. 박막층(14)의 일부 영역 상에 게이트산화막을 개재하며 게이트전극(20)이 형성되고, 박막층(14)의 내부에 게이트전극(20)을 사이에 두고 LDD(lightly doped drain) 구조의 소오스/드레인영역이 형성된다. 또한, 박막층(16)의 일부 영역 상에 게이트산화막을 개재하며 게이트전극(22)이 형성되고, 박막층(16)의 내부에 게이트전극(22)을 사이에 두고 LDD 구조의 소오스/드레인영역이 형성된다.
이와 같이 구성된 종래의 SOI CMOS 트랜지스터의 경우, P형 트랜지스터의 소오스/드레인영역과 바디영역(15) 사이의 접합면적이 감소하고, N형 트랜지스터의 소오스/드레인영역과 바디영역(17) 사이의 접합면적이 감소하므로 이들 소오스/드레인영역의 접합 커패시턴스가 감소한다. 또한, P, N형 트랜지스터가 아이솔레이션층(18)에 의해 아이솔레이션되므로 래치업(latch-up)과 같은 문제가 전혀 발생하지 않는다. 이로써, SOI CMOS 트랜지스터는 벌크 실리콘 CMOS 트랜지스터에 비하여 동작속도가 빠르고 안정적인 회로를 구현할 수 있다. 또한, 박막층(14)의 바디영역(15)과 박막층(16)의 바디영역(17)이 기판(10)에 전기적으로 연결되지 않고 플로우팅되어 있기 때문에 역 바디효과가 발생하지 않는데 이는 회로의 동작속도를 더욱 증가시켜 준다.
그러나, 바디영역(15),(17)이 플로우팅되기 때문에 바디영역(15),(17)의 전압이 바람직하지 않게도 가변하기 쉬운데, 이는 킹크효과(kink effect), 기생적인 횡방향 바이폴라 트랜지스터로 인한 낮은 드레인 항복전압, 동적 누설전류(dynamic leakage current) 그리고 출력특성의 히스토리 의존성(history dependence) 등과 같은 문제를 초래하고 나아가 SOI CMOS 트랜지스터를 불안정하게 만든다.
이러한 문제를 해소하기 위해 제안된 방법들 중에 하나가 불안정한 바디영역을 특정 전압으로 고정하는 바디콘택이다. 효과적인 바디콘택은 낮은 저항을 가지지 않으면 안되지만, 불행하게도 SOI CMOS 트랜지스터에서 효과적인 바디콘택을 이루는 것이 상당히 어려운 실정에 있으며 현재 사용중인 가장 현실적인 바디콘택이H형 바디콘택이다. 하지만, 이 방법은 채널의 폭이 증가할 경우, 바디콘택의 저항이 증가하므로 불안정한 바디영역을 효과적으로 특정 전압으로 고정하기 어려워지고 채널 폭의 변화에 따라 바디콘택의 저항이 가변하기 때문에 회로설계 및 검증에 상당한 노력이 요구된다. 또한, H형 바디콘택을 사용하기 위해서는 기존의 벌크 실리콘기판에 적용한 기존 설계의 수정이 필요함은 물론 별도의 레이아웃 스페이스가 추가로 필요하기 때문에 벌크 실리콘기판에 적용한 CMOS 트랜지스터의 설계에서 SOI CMOS 트랜지스터의 설계로 전환(migration)하기가 용이하지 않다. 최근에는 H형 바디콘택 이외에 다양한 형태의 바디콘택이 제안되었지만, 이들은 H형 바디콘택과 비슷하거나 불량한 특성을 나타내고 제조공정 상에 많은 문제를 초래하기 때문에 현실적인 방법으로 인정받지 못하고 있다.
따라서, 본 발명의 목적은 기존의 벌크 실리콘기판에 적용한 설계를 SOI 설계로 전환하기가 용이하면서도 플로우팅바디효과를 해소하도록 한 SOI 기판과 그 제조방법 및 이를 이용한 SOI MOSFET를 제공하는데 있다.
도 1은 종래의 SOI(silicon-on-insulator) 기판을 이용한 MOSFET를 나타낸 단면구조도.
도 2는 본 발명에 의한 SOI 기판을 나타낸 단면구조도.
도 3 내지 도 6은 본 발명에 의한 SOI 기판의 제조방법을 나타낸 단면공정도.
도 7은 본 발명의 실시예에 의한 SOI MOSFET를 나타낸 단면구조도.
도 8은 본 발명의 다른 실시예에 의한 SOI MOSFET를 나타낸 단면구조도.
도 9는 본 발명의 또 다른 실시예에 의한 SOI MOSFET를 나타낸 단면구조도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 SOI 기판은
단결정실리콘 재질의 기판;
상기 기판의 전체 표면 상에 형성된 매몰산화층;
상기 매몰산화층의 전체 표면 상에 형성된 단결정실리콘 재질의 박막층; 그리고
상기 박막층의 정해진 영역들과 상기 기판 사이에 위치한 상기 매몰산화층의 관통홀들에 형성된, 상기 박막층의 바디콘택을 위한 도전층을 포함하는 것을 특징으로 한다.
바람직하게는 상기 도전층은 고농도의 단결정실리콘층이나 다결정실리콘층 또는 금속층으로 이루어질 수 있다. 상기 도전층은 텅스텐과 같은 재질의 금속층으로 이루어질 수 있다.
본 발명에 의한 SOI 기판의 제조방법은
단결정실리콘 재질의 제 1, 2 기판을 각각 준비하는 단계;
상기 제 1 기판의 전체 표면 상에 매몰산화층을 형성하는 단계;
상기 제 1 기판의 표면으로부터 내측으로 일정 거리만큼 이격하여 배치된 이온주입층을 형성함으로써 상기 매몰산화층과 상기 이온주입층 사이에 단결정실리콘 재질의 박막층을 한정하는 단계;
상기 박막층의 정해진 영역들 상의 매몰산화층에 관통홀들을 각각 형성하는 단계;
상기 관통홀들에 상기 박막층의 바디콘택을 위한 도전층을 형성하는 단계;
상기 매몰산화층을 사이에 두고 상기 제 1 기판과 상기 제 2 기판을 접합시키는 단계; 그리고
상기 이온주입층을 이용하여 상기 제 1 기판을 상기 박막층으로부터 분리하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 도전층을 형성하는 단계는
상기 관통홀들을 채우기 위해 상기 매몰산화층 상에 상기 도전층을 형성하는 단계; 그리고
상기 관통홀들 내의 도전층을 상기 매몰산화층에 표면 평탄화시키는 단계를 포함할 수 있다.
상기 도전층을 고농도의 단결정실리콘층이나 다결정실리콘층 또는 금속층 중 어느 하나로 형성할 수 있다. 또한, 상기 도전층을 텅스텐층과 같은 재질의 금속층으로 형성할 수 있다. 상기 도전층을 에피성장법에 성장한 단결정실리콘층으로 형성할 수 있다.
본 발명에 의한 SOI MOSFET는
제 2 도전형의 웰영역과 상기 웰영역을 제외한 제 1 도전형의 나머지 영역을 갖는 제 1 도전형 단결정실리콘 재질의 기판;
상기 기판의 전면 상에 형성된 매몰산화층;
상기 기판의 나머지 영역의 일부분 상에 위치한 상기 매몰산화층 상에 형성된 제 1 도전형 단결정실리콘 재질의 제 1 박막층;
상기 기판의 웰영역의 일부분 상에 위치한 상기 매몰산화층 상에 형성된 제 2 도전형 단결정실리콘 재질의 제 2 박막층;
상기 제 1, 2 박막층의 아이솔레이션을 위해 이들 사이의 상기 매몰산화층 상에 형성된 아이솔레이션층;
상기 제 1 박막층의 일부분 아래에 위치한 매몰산화층의 관통홀에 형성된, 상기 제 1 박막층의 바디콘택을 위한 제 1 도전층;
상기 제 2 박막층의 일부분 아래에 위치한 매몰산화층의 관통홀에 형성된, 상기 제 2 박막층의 바디콘택을 위한 제 2 도전층;
상기 제 1 박막층에 형성된 제 1 트랜지스터; 그리고
상기 제 2 박막층에 형성된 제 2 트랜지스터를 포함하는 것을 특징으로 한다.
바람직하게는 상기 기판의 나머지 영역의 일부분 상에 위치한 아이솔레이션층 및 매몰산화층의 관통홀에 형성된 제 1 전압 공급수단; 그리고
상기 웰영역의 일부분 상에 위치한 아이솔레이션층 및 매몰산화층의 관통홀에 형성된 제 2 전압 공급수단을 포함할 수 있다.
또한, 상기 제 1 전압공급수단은 상기 매몰산화층의 관통홀 내의 제 3 도전층과 상기 아이솔레이션층의 관통홀 내의 제 5 도전층으로 형성될 수 있고, 제 2 전압공급수단은 상기 매몰산화층의 관통홀 내의 제 4 도전층과 상기 아이솔레이션층의 관통홀 내의 제 6 도전층으로 형성될 수 있다. 상기 제 1 전압공급수단은 상기 매몰산화층과 상기 아이솔레이션층의 관통홀 내의 제 7 도전층으로 형성되고, 제 2 전압공급수단은 상기 매몰산화층과 상기 아이솔레이션층의 관통홀 내의 제 8 도전층으로 형성될 수 있다. 상기 제 1 도전층과 상기 제 1 전압공급수단 아래의 상기 나머지 영역에 각각 저항성 저항을 줄이기 위한 제 1 도전형 플러그가 형성되고, 상기 제 2 도전층과 상기 제 2 전압공급수단 아래의 상기 웰영역에 각각 저항성 저항을 줄이기 위한 제 2 도전형 플러그가 형성될 수 있다. 상기 제 1 전압공급수단은 Vss전압의 공급수단이고, 상기 제 2 전압공급수단은 VDD전압의 공급수단이 될 수 있다.
또한, 상기 제 1, 2, 3, 4 도전층은 동질의 재질로 형성되고, 고농도의 단결정실리콘층이나 다결정실리콘층 또는 금속층 중 어느 하나로 형성될 수 있다. 상기 제 1, 3 도전층은 제 1 도전형 단결정실리콘층이나 다결정실리콘층으로 형성되고, 상기 제 2, 4 도전층은 제 2 도전형 단결정실리콘층이나 다결정실리콘층으로 형성될 수 있다. 상기 금속층은 텅스텐과 같은 재질로 형성될 수 있다. 상기 제 5, 6 도전층은 동질의 재질로 형성되며 상기 제 1, 2, 3, 4 도전층과는 이질의 재질로 형성될 수 있다. 상기 제 7, 8 도전층은 동질의 재질로 형성되며 상기 제 1, 2 도전층과는 이질의 재질로 형성될 수 있다. 상기 제 5, 6, 7, 8 도전층은 알루미늄이나 구리 재질의 금속층으로 형성될 수 있다.
따라서, 본 발명은 박막층의 액티브영역과 기판 사이의 매몰산화층에 바디콘택을 위한 도전층을 형성하므로 플로우팅바디효과를 해소할 수 있고, 별도의 레이아웃 스페이스를 필요로 하지 않는다. 또한, SOI MOSFET의 채널 길이 또는 폭의 변화에 관계없이 일정한 바디콘택저항을 가지기 때문에 SOI 회로의 설계 및 검증에 많은 노력이 필요하지 않다. 이는 벌크 설계를 수정하지 않고도 벌크 설계를 SOI 설계로 전환하기가 용이하다.
이하, 본 발명에 의한 SOI 기판과 그 제조방법 및 이를 적용한 SOI MOSFET를 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 의한 SOI 기판을 나타낸 단면구조도이고, 도 3 내지 도 6은 본 발명에 의한 SOI 기판의 제조방법을 나타낸 단면공정도이다.
도 2에 도시된 바와 같이, SOI 기판에서는 단결정실리콘 재질의 기판(30)의 전체 표면 상에 매몰산화층(42)이 형성되고, 매몰산화층(42)의 전체 표면 상에 단결정실리콘 재질의 박막층(41)이 형성되고, 박막층(41)의 정해진 영역들과 기판(30) 사이에 위치한 매몰산화층(42)의 관통홀들에 각각 박막층(41)의 바디콘택을 위한 도전층(46)이 형성된다.
여기서, 도전층(46)은 고농도의 단결정실리콘층이나 다결정실리콘층 또는 텅스텐과 같은 재질의 금속층으로 이루어질 수 있다.
이와 같이 구성된 SOI 기판의 제조방법을 도 3 내지 도 6을 참조하여 설명하면, 도 3에 도시된 바와 같이, 먼저, 단결정실리콘 재질의 제 1, 2 기판(30),(40)을 준비한다. 여기서, 제 1, 2 기판(30),(40)으로는 동일 도전형, 예를 들어 P형의 기판이 사용될 수 있다. 그런 다음, 통상적인 공정을 이용하여 제 2 기판(40)의 전체 표면 상에 매몰산화층(42)을 1000∼4000Å의 두께로 형성한다. 이어서, 이온주입공정을 이용하여 기판(40)의 표면으로부터 기판(40)의 내측으로 일정 거리를 두고 이온주입층(44), 예를 들어 수소 이온주입층을 형성하여 매몰산화층(42)과 이온주입층(44) 사이에 단결정실리콘 재질의 박막층(41)을 한정한다. 이온주입층(44)은후속의 공정에서 박막층(41)과 제 2 기판(40)을 분리하기 위한 층이다.
도 4에 도시된 바와 같이, 박막층(41)의 형성이 완료되고 나면, 사진식각공정을 이용하여 박막층(41)의 정해진 영역들, 예를 들어 박막층(41)의 바디콘택할 영역들 상의 매몰산화층(42)을 그 아래의 박막층(41)이 노출될 때까지 식각하여 관통홀들(43)을 형성한다. 그 다음에, 관통홀들(43)을 채울 정도의 두꺼운 두께로 매몰산화층(42) 상에 도전층(46)을 적층한다. 도전층(46)으로는 고농도의 단결정실리콘층, 다결정실리콘층 또는 텅스텐과 같은 재질의 금속층이 사용 가능하다.
이어서, 도전층(46)을 예를 들어 화학기계연마공정에 의해 연마함으로써 관통홀들(43) 내에만 도전층(46)을 남기고 관통홀들(43) 외측의 매몰산화층(42) 상의 도전층(46)을 제거한다. 따라서, 관통홀들(43) 내의 도전층(46)이 매몰산화층(42)에 표면 평탄화를 이룬다.
도 5에 도시된 바와 같이, 도전층(46)의 형성이 완료되고 나면, 통상적인 접합공정을 이용하여 미리 준비하여 둔 제 1 기판(30)을 제 2 기판(30)의 매몰산화층(42)에 접합한다. 이후, 도 6에 도시된 바와 같이, 제 1 기판(30)과 제 2 기판(30)의 접합이 완료되고 나면, 제 1 기판(30)과 제 2 기판(30)을 400∼600℃의 온도로 가열함으로써 제 2 기판(50)을 박막층(41)으로부터 분리하고 난 후 제 1 기판(30)을 뒤집어 놓는다. 마지막으로 제 1 기판(30)을 1100℃의 온도로 어닐링함으로써 제 1 기판(30)과 매몰산화층(42)의 접합 부위의 접합력을 강화함으로써 본 발명의 SOI 기판을 완성한다.
도 7은 본 발명의 실시예에 의한 SOI MOSFET를 나타낸 단면구조도이다.
도 7에 도시된 바와 같이, SOI MOSFET에서는 기판(50)이 예를 들어 P형과 같은 제 1 도전형의 단결정실리콘 재질로 이루어진다. 기판(50)의 일부분에 N형과 같은 제 2 도전형의 웰영역(51)이 형성되고, 기판(50)의 전체 표면 상에 매몰산화층(60)이 형성된다. 웰영역(51)을 제외한 기판(50)의 나머지 영역의 일부분 상에 위치한 매몰산화층(60) 상에 예를 들어 P형 단결정실리콘 재질의 제 1 박막층(71)이 형성되고, 웰영역(51)의 일부분 상에 위치한 매몰산화층(60) 상에 N형 단결정실리콘 재질의 제 2 박막층(72)이 형성되고, 제 1, 2 박막층(71),(72)의 아이솔레이션을 위해 이들 사이의 매몰산화층(60) 상에 아이솔레이션층(80)이 형성된다. 제 1 박막층(71)의 일부분 아래에 위치한 매몰산화층(60)의 관통홀에 제 1 박막층(71)의 바디콘택을 위한 제 1 도전층(61)이 형성되고, 제 2 박막층(72)의 일부분 아래에 위치한 매몰산화층(60)의 관통홀에 제 2 박막층(72)의 바디콘택을 위한 제 2 도전층(62)이 형성된다. 제 1 박막층(71)에 제 1 트랜지스터(91), 예를 들어 예를 들어 LDD 구조의 소오스/드레인을 갖는 N형 트랜지스터가 형성되고, 제 2 박막층(72)에 제 2 트랜지스터(92), 예를 들어 LDD 구조의 소오스/드레인을 갖는 P형 트랜지스터가 형성된다. 한편, 설명의 편의상 도면에 제 1, 2 도전층(61),(62)이 하나씩 도시되어 있으나 제 1, 2 트랜지스터(91),(92)의 채널 면적이 넓은 경우, 콘택의 표면 균일성(uniformity)이 저하되는데 이를 방지하기 위해 제 1, 2 도전층(61),(62)이 각각 여러개씩 분포된 콘택크러스터(contact cluster)로 형성될 수도 있다.
또한, 기판(50)의 나머지 영역의 일부분 상에 위치한 아이솔레이션층(80) 및 매몰산화층(60)의 관통홀에 제 1 전압 공급수단이 형성되고, 기판(50)의 웰영역(51)의 일부분 상에 위치한 아이솔레이션층(80) 및 매몰산화층(60)의 관통홀에 제 2 전압 공급수단이 형성된다. 상기 제 1 전압공급수단은 매몰산화층(60)의 관통홀 내의 제 3 도전층(63)과 아이솔레이션층(80)의 관통홀 내의 제 5 도전층(85)으로 형성되고, 상기 제 2 전압공급수단은 매몰산화층(60)의 관통홀 내의 제 4 도전층(64)과 상기 아이솔레이션층(80)의 관통홀 내의 제 6 도전층(86)으로 형성된다. 제 1, 3 도전층(61),(63)의 아래에 위치한 기판(50)의 나머지 영역에 각각 제 1, 3 도전층(61),(63)과 기판(50) 사이의 저항성 저항을 줄이기 위한 P+형 플러그(53),(55)가 형성되고, 제 2, 4 도전층(62),(64) 아래에 위치한 웰영역(51)에 각각 제 2, 4 도전층(62),(64)과 웰영역(51) 사이의 저항성 저항을 줄이기 위한 N+형 플러그(52),(56)가 형성된다. 물론, 도 8에 도시된 바와 같이, 제 1, 3 도전층(61),(63)의 아래에 위치한 기판(50)의 나머지 영역에 P+형 플러그(53),(55)가 형성되지 않고, 제 2, 4 도전층(62),(64) 아래에 위치한 웰영역(51)에 N+형 플러그(52),(56)가 형성되지 않을 수도 있다.
여기서, 제 1, 2, 3, 4 도전층(61),(62),(63),(64)은 단결정실리콘층, 다결정실리콘층 또는 텅스텐 재질의 금속층 중 하나로 이루어질 수 있다. 제 5, 6 도전층(85),(86)은 알루미늄이나 구리 재질의 금속층으로 이루어질 수 있다. 제 1, 3 도전층(61),(63)은 P+형 단결정실리콘층 또는 다결정실리콘층으로 이루어지고, 제 2, 4 도전층(62),(64)은 N+형 단결정실리콘층 또는 다결정실리콘층으로 이루어질수 있다. 상기 제 1 전압공급수단은 Vss전압의 공급수단으로, 상기 제 2 전압공급수단은 VDD전압의 공급수단으로 작용한다.
한편, 도 9에 도시된 바와 같이, 상기 제 1 전압공급수단은 매몰산화층(60)과 아이솔레이션층(80)의 관통홀 내의 제 7 도전층(87)으로 형성되고, 제 2 전압공급수단은 매몰산화층(60)과 아이솔레이션층(80)의 관통홀 내의 제 8 도전층(88)으로 형성될 수 있다. 제 7, 8 도전층(87),(88)은 알루미늄이나 구리 재질의 금속층으로 이루어질 수 있다.
이와 같이 구성된 SOI MOSFET의 경우, 바디콘택을 위한 도전층(61)이 N형 트랜지스터(91)의 바디영역(71)과 기판(50) 사이에 존재하고, 바디콘택을 위한 도전층(62)이 P형 트랜지스터(92)의 바디영역(72)과 기판(50)의 N웰영역(51) 사이에 존재하므로 바디콘택을 위한 별도의 레이아웃 스페이스가 추가로 필요치 않다. 또한, N형 트랜지스터(91)와 P형 트랜지스터(92)의 채널 길이나 폭의 변화에 관계없이 바디콘택 저항이 일정해진다.
따라서, 벌크실리콘기판에 적용한 기존의 회로설계를 수정하지 않고도 SOI기판에 적용한 회로설계로 전환하기가 용이하다. 또한, 플로우팅효과에 따른 여러 가지 불량현상도 해소된다. 그 결과, 본 발명은 SOI 회로의 설계 및 검증에 별도의 노력이 필요치 않으므로 단 기간에 고성능 저전력 시스템을 구축할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 단결정실리콘 재질의 기판 상에 매몰산화층이 형성되고, 매몰산화층 상에 단결정실리콘 재질의 박막층들이 각각 이격하고 이들 박막층들 사이의 매몰산화층 상에 아이솔레이션층이 형성되고, 박막층들의 바디콘택을 위한 각각의 도전층이 박막층들과 기판 사이의 매몰산화층에 형성되고, 각각의 박막층들에 P, N형 트랜지스터가 형성된다.
따라서, 본 발명은 바디콘택을 위한 별도의 레이아웃 스페이스가 추가로 필요치 않고, 트랜지스터들의 채널 길이나 폭의 변화에 관계없이 바디콘택 저항이 일정해지므로 벌크실리콘기판에 적용한 기존의 회로설계를 수정하지 않고도 SOI기판에 적용한 회로설계로 전환하기가 용이하다. 또한, 플로우팅효과에 따른 여러 가지 불량현상도 해소 가능하다. 그 결과, 본 발명은 회로의 설계 및 검증에 별도의 노력이 필요치 않은데 이는 단 기간에 고성능 저전력 시스템의 구축을 가능하게 한다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (20)

  1. 단결정실리콘 재질의 기판;
    상기 기판의 전체 표면 상에 형성된 매몰산화층;
    상기 매몰산화층의 전체 표면 상에 형성된 단결정실리콘 재질의 박막층; 그리고
    상기 박막층의 정해진 영역들과 상기 기판 사이에 위치한 상기 매몰산화층의 관통홀들에 형성된, 상기 박막층의 바디콘택을 위한 도전층을 포함하는 SOI 기판.
  2. 제 1항에 있어서, 상기 도전층은 고농도의 단결정실리콘층이나 다결정실리콘층 또는 텅스텐 재질의 금속층 중 어느 하나로 이루어지는 것을 특징으로 하는 SOI 기판.
  3. (삭제)
  4. 단결정실리콘 재질의 제 1, 2 기판을 각각 준비하는 단계;
    상기 제 1 기판의 전체 표면 상에 매몰산화층을 형성하는 단계;
    상기 제 1 기판의 표면으로부터 내측으로 일정 거리만큼 이격하여 배치된 이온주입층을 형성함으로써 상기 매몰산화층과 상기 이온주입층 사이에 단결정실리콘 재질의 박막층을 한정하는 단계;
    상기 박막층의 정해진 영역들 상의 매몰산화층에 관통홀들을 각각 형성하는 단계;
    상기 관통홀들에 상기 박막층의 바디콘택을 위한 도전층을 형성하는 단계;
    상기 매몰산화층을 사이에 두고 상기 제 1 기판과 상기 제 2 기판을 접합시키는 단계; 그리고
    상기 이온주입층을 이용하여 상기 제 1 기판을 상기 박막층으로부터 분리하는 단계를 포함하는 SOI 기판의 제조방법.
  5. 제 4 항에 있어서, 상기 도전층을 형성하는 단계는
    상기 관통홀들을 채우기 위해 상기 매몰산화층 상에 상기 도전층을 형성하는 단계; 그리고
    상기 관통홀들 내의 도전층을 상기 매몰산화층에 표면 평탄화시키는 단계를 포함하는 것을 특징으로 하는 SOI 기판의 제조방법.
  6. 제 4 항에 있어서, 상기 도전층을 고농도의 단결정실리콘층이나 다결정실리콘층 또는 텅스텐 재질의 금속층 중 어느 하나로 형성하는 것을 특징으로 하는 SOI 기판의 제조방법.
  7. (삭제)
  8. 제 2 도전형의 웰영역과 상기 웰영역을 제외한 제 1 도전형의 나머지 영역을 갖는 제 1 도전형 단결정실리콘 재질의 기판;
    상기 기판의 전면 상에 형성된 매몰산화층;
    상기 기판의 나머지 영역의 일부분 상에 위치한 상기 매몰산화층 상에 형성된 제 1 도전형 단결정실리콘 재질의 제 1 박막층;
    상기 기판의 웰영역의 일부분 상에 위치한 상기 매몰산화층 상에 형성된 제 2 도전형 단결정실리콘 재질의 제 2 박막층;
    상기 제 1, 2 박막층의 아이솔레이션을 위해 이들 사이의 상기 매몰산화층 상에 형성된 아이솔레이션층;
    상기 제 1 박막층의 일부분 아래에 위치한 매몰산화층의 관통홀에 형성된, 상기 제 1 박막층의 바디콘택을 위한 제 1 도전층;
    상기 제 2 박막층의 일부분 아래에 위치한 매몰산화층의 관통홀에 형성된,상기 제 2 박막층의 바디콘택을 위한 제 2 도전층;
    상기 제 1 박막층에 형성된 제 1 트랜지스터; 그리고
    상기 제 2 박막층에 형성된 제 2 트랜지스터를 포함하는 SOI MOSFET.
  9. 제 8 항에 있어서, 상기 기판의 나머지 영역의 일부분 상에 위치한 아이솔레이션층 및 매몰산화층의 관통홀에 형성된 제 1 전압 공급수단; 그리고
    상기 웰영역의 일부분 상에 위치한 아이솔레이션층 및 매몰산화층의 관통홀에 형성된 제 2 전압 공급수단을 포함하는 것을 특징으로 하는 SOI MOSFET.
  10. 제 9 항에 있어서, 상기 제 1 전압공급수단은 상기 매몰산화층의 관통홀 내의 제 3 도전층과, 상기 아이솔레이션층의 관통홀 내의 제 5 도전층을 가지고, 상기 제 2 전압공급수단은 상기 매몰산화층의 관통홀 내의 제 4 도전층과, 상기 아이솔레이션층의 관통홀 내의 제 6 도전층을 갖는 것을 특징으로 하는 SOI MOSFET.
  11. 제 9 항에 있어서, 상기 제 1 전압공급수단은 상기 매몰산화층과 상기 아이솔레이션층의 관통홀 내의 제 7 도전층을 가지고, 상기 제 2 전압공급수단은 상기 매몰산화층과 상기 아이솔레이션층의 관통홀 내의 제 8 도전층을 갖는 것을 특징으로 하는 SOI MOSFET.
  12. 제 9 항에 있어서, 상기 제 1 도전층과 상기 제 1 전압공급수단 아래의 상기 나머지 영역에 각각 저항성 저항을 줄이기 위한 제 1 도전형 플러그가 형성되고, 상기 제 2 도전층과 상기 제 2 전압공급수단 아래의 상기 웰영역에 각각 저항성 저항을 줄이기 위한 제 2 도전형 플러그가 형성되는 것을 특징으로 하는 SOI MOSFET.
  13. 제 10 항 또는 제 11 항에 있어서, 상기 제 1 전압공급수단은 Vss전압의 공급수단이고, 상기 제 2 전압공급수단은 VDD전압의 공급수단인 것을 특징으로 하는 SOI MOSFET.
  14. 제 10 항에 있어서, 상기 제 1, 2, 3, 4 도전층은 동질의 재질로 형성되고, 고농도의 단결정실리콘층이나 다결정실리콘층 또는 텅스텐 재질의 금속층 중 어느 하나로 형성되는 것을 특징으로 하는 SOI MOSFET.
  15. 제 14 항에 있어서, 상기 제 1, 3 도전층은 제 1 도전형 단결정실리콘층이나 다결정실리콘층으로 형성되고, 상기 제 2, 4 도전층은 제 2 도전형 단결정실리콘층이나 다결정실리콘층으로 형성되는 것을 특징으로 하는 SOI MOSFET.
  16. (삭제)
  17. 제 10 항에 있어서, 상기 제 5, 6 도전층은 알루미늄이나 구리재질중 어느 하나의 재질로 동일하게 형성되며 상기 제 1, 2, 3, 4 도전층과는 이질의 재질로 형성되는 것을 특징으로 하는 SOI MOSFET.
  18. 제 11 항에 있어서, 상기 제 7, 8 도전층은 알루미늄이나 구리재질중 어느 하나의 재질로 동일하게 형성되며 상기 제 1, 2 도전층과는 이질의 재질로 형성되는 것을 특징으로 하는 SOI MOSFET.
  19. (삭제)
  20. (삭제)
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