JPH1012885A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 導電層を用いたＦＳ電極の段差をまたいで形
成されるゲート電極を平坦化するとともに、素子分離領
域においてＦＳ電極と上部配線との間の容量カップリン
グを低減することが可能な半導体装置を提供する。 【解決手段】 ＭＯＳトランジスタが形成された第１領
域と、第１領域の周囲に第１絶縁層１９を挟んで形成さ
れた第２領域とを有し、第１領域には第１導電層１５
（下側ゲート電極）が形成され、第２領域には、その上
面が第１導電層１５の上面よりも低い第２導電層２０
（ＦＳ電極に対応）と、この第２導電層２０上に形成さ
れた第２絶縁層２１とが形成され、第１導電層１５上及
び第２絶縁層２１上に第１領域及１び第２領域にまたが
る第３導電層２２（上側ゲート電極）が形成されてい
る。
成されるゲート電極を平坦化するとともに、素子分離領
域においてＦＳ電極と上部配線との間の容量カップリン
グを低減することが可能な半導体装置を提供する。 【解決手段】 ＭＯＳトランジスタが形成された第１領
域と、第１領域の周囲に第１絶縁層１９を挟んで形成さ
れた第２領域とを有し、第１領域には第１導電層１５
（下側ゲート電極）が形成され、第２領域には、その上
面が第１導電層１５の上面よりも低い第２導電層２０
（ＦＳ電極に対応）と、この第２導電層２０上に形成さ
れた第２絶縁層２１とが形成され、第１導電層１５上及
び第２絶縁層２１上に第１領域及１び第２領域にまたが
る第３導電層２２（上側ゲート電極）が形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にＳＯＩ(Silicon on Insulator)
−ＭＯＳＦＥＴ等に係る半導体装置及びその製造方法に
関する。
の製造方法に関し、特にＳＯＩ(Silicon on Insulator)
−ＭＯＳＦＥＴ等に係る半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】ＳＯＩ−ＭＯＳＦＥＴは、低電圧高速動
作、高駆動能力、小さな寄生容量、ソフトエラーフリー
等の優れた特徴を有し、将来有望なデバイスである。
作、高駆動能力、小さな寄生容量、ソフトエラーフリー
等の優れた特徴を有し、将来有望なデバイスである。
【０００３】しかしながら、このＳＯＩデバイスでは、
ドレイン耐圧の劣化や静特性におけるキンクの発生等い
わゆるフローティングボディ効果（ＳＯＩボディが電気
的にフローティングになることによって生じる効果）有
し、これがＳＯＩデバイスの実用化に対する大きな壁と
なっている。
ドレイン耐圧の劣化や静特性におけるキンクの発生等い
わゆるフローティングボディ効果（ＳＯＩボディが電気
的にフローティングになることによって生じる効果）有
し、これがＳＯＩデバイスの実用化に対する大きな壁と
なっている。
【０００４】フローティングボディ効果を解決するた
め、チャネル領域をゲート領域の外に引き延ばしてボデ
ィへ電気的にコンタクトをとる方法や、ボディとソース
とをつなぐ構造（ＢＴＳ(Body-Tied-to-Source) 構造）
等が提案されている。しかしながら、前者に対しては素
子面積の増大、パターン設計の複雑化、ゲート容量の増
大等の問題があり、後者に対してはソースとドレインと
の可換性の消滅、チャネル幅の低減によるドレイン電流
の減少等の問題がある。
め、チャネル領域をゲート領域の外に引き延ばしてボデ
ィへ電気的にコンタクトをとる方法や、ボディとソース
とをつなぐ構造（ＢＴＳ(Body-Tied-to-Source) 構造）
等が提案されている。しかしながら、前者に対しては素
子面積の増大、パターン設計の複雑化、ゲート容量の増
大等の問題があり、後者に対してはソースとドレインと
の可換性の消滅、チャネル幅の低減によるドレイン電流
の減少等の問題がある。
【０００５】そこで、上記問題点を解決できるととも
に、フローティングボディ効果を押さえることのできる
技術として、ＦＳ(Field Shield)素子分離技術が提案さ
れている。
に、フローティングボディ効果を押さえることのできる
技術として、ＦＳ(Field Shield)素子分離技術が提案さ
れている。
【０００６】図１５は、このＦＳ素子分離技術を用いた
デバイス構造の一例を示した図であり、図１５（Ａ）は
その平面図、図１５（Ｂ）は図１５（Ａ）の矢視Ｂ−Ｂ
における断面図である。
デバイス構造の一例を示した図であり、図１５（Ａ）は
その平面図、図１５（Ｂ）は図１５（Ａ）の矢視Ｂ−Ｂ
における断面図である。
【０００７】５１はシリコン基板、５２は埋め込み酸化
層（以下、ＢＯＸ(Burried OXide)層）、５３はＳＯＩ
層であり、これらによりＳＯＩ基板が構成されている。
５４はＬＯＣＯＳ素子分離層、５５はＦＳゲート、５６
はトランスファゲートである。ＳＯＩ層５３には開口部
５７ａを介してボディコンタクト用の電極５８が接続さ
れ、ＦＳゲートには開口部５７ｂを介してＦＳゲートと
のコンタクト用の電極（図示せず）が接続され、ソース
・ドレイン領域には開口部５７ｃを介してソース・ドレ
インコンタクト用の電極（図示せず）が接続されてい
る。
層（以下、ＢＯＸ(Burried OXide)層）、５３はＳＯＩ
層であり、これらによりＳＯＩ基板が構成されている。
５４はＬＯＣＯＳ素子分離層、５５はＦＳゲート、５６
はトランスファゲートである。ＳＯＩ層５３には開口部
５７ａを介してボディコンタクト用の電極５８が接続さ
れ、ＦＳゲートには開口部５７ｂを介してＦＳゲートと
のコンタクト用の電極（図示せず）が接続され、ソース
・ドレイン領域には開口部５７ｃを介してソース・ドレ
インコンタクト用の電極（図示せず）が接続されてい
る。
【０００８】上記ＦＳ素子分離技術を用いれば、フロー
ティングボディ効果の原因となるチャネル領域内に蓄積
したホールが、ＦＳ電極の下を通過してボディコンタク
トへと流れ去る構造を実現することができる。また、通
常のバルクシリコン基板を用いたＬＳＩデバイスにおけ
るウエルコンタクト領域をＳＯＩデバイスにおけるボデ
ィコンタクト領域に転用すれば、面積の増大を押さえる
こともできる。
ティングボディ効果の原因となるチャネル領域内に蓄積
したホールが、ＦＳ電極の下を通過してボディコンタク
トへと流れ去る構造を実現することができる。また、通
常のバルクシリコン基板を用いたＬＳＩデバイスにおけ
るウエルコンタクト領域をＳＯＩデバイスにおけるボデ
ィコンタクト領域に転用すれば、面積の増大を押さえる
こともできる。
【０００９】
【発明が解決しようとする課題】しかしながら、フロー
ティングボディ効果を抑える技術としてＦＳ素子分離技
術を用いた場合には、以下のような問題点が生じる。第
１に、ＦＳ電極の厚さの分だけ段差が生じるため、この
段差によってＦＳ電極の上側に形成されたゲート電極に
凹凸が生じ、ゲート電極の加工が難しくなる。第２に、
素子分離領域の全面にＦＳ電極が存在すると、素子分離
領域上に上部配線を形成した場合に、この上部配線とＦ
Ｓ電極との間の容量カップリングが増大し、デバイスの
動作速度に悪影響を与える。第３に、容量カップリング
を低減するために、ＬＯＣＯＳ素子分離やトレンチ素子
分離をＦＳ素子分離と併用する場合、製造工程の大幅な
増大を招く。
ティングボディ効果を抑える技術としてＦＳ素子分離技
術を用いた場合には、以下のような問題点が生じる。第
１に、ＦＳ電極の厚さの分だけ段差が生じるため、この
段差によってＦＳ電極の上側に形成されたゲート電極に
凹凸が生じ、ゲート電極の加工が難しくなる。第２に、
素子分離領域の全面にＦＳ電極が存在すると、素子分離
領域上に上部配線を形成した場合に、この上部配線とＦ
Ｓ電極との間の容量カップリングが増大し、デバイスの
動作速度に悪影響を与える。第３に、容量カップリング
を低減するために、ＬＯＣＯＳ素子分離やトレンチ素子
分離をＦＳ素子分離と併用する場合、製造工程の大幅な
増大を招く。
【００１０】本発明の第１の目的は、ＦＳ電極（一般的
には導電層）の段差をまたいで形成されるゲート電極
（一般的には導電層）を平坦化することが可能な半導体
装置及びその製造方法を提供することである。
には導電層）の段差をまたいで形成されるゲート電極
（一般的には導電層）を平坦化することが可能な半導体
装置及びその製造方法を提供することである。
【００１１】また、本発明の第２の目的は、素子分離領
域においてＦＳ電極（一般的には導電層）と上部配線
（一般的には導電層）との間の容量カップリングを低減
することが可能な半導体装置及びその製造方法を提供す
ることである。
域においてＦＳ電極（一般的には導電層）と上部配線
（一般的には導電層）との間の容量カップリングを低減
することが可能な半導体装置及びその製造方法を提供す
ることである。
【００１２】さらに、本発明の第３の目的は、少ない工
程で素子分離領域を形成することが可能な半導体装置の
製造方法を提供することである。
程で素子分離領域を形成することが可能な半導体装置の
製造方法を提供することである。
【００１３】
【課題を解決するための手段】本発明における半導体装
置は、ＭＯＳトランジスタ（ＳＯＩ基板等に形成されて
いる。）が形成された第１領域と、上記第１領域の周囲
に第１絶縁層を挟んで形成された第２領域とを有し、上
記第１領域には上記ＭＯＳトランジスタのゲート電極を
構成する第１導電層が形成され、上記第２領域には、そ
の上面が上記第１導電層の上面よりも低い第２導電層
と、この第２導電層上に形成された第２絶縁層とが形成
され、上記第１導電層上及び上記第２絶縁層上に上記第
１領域及び上記第２領域にまたがる第３導電層が形成さ
れている。
置は、ＭＯＳトランジスタ（ＳＯＩ基板等に形成されて
いる。）が形成された第１領域と、上記第１領域の周囲
に第１絶縁層を挟んで形成された第２領域とを有し、上
記第１領域には上記ＭＯＳトランジスタのゲート電極を
構成する第１導電層が形成され、上記第２領域には、そ
の上面が上記第１導電層の上面よりも低い第２導電層
と、この第２導電層上に形成された第２絶縁層とが形成
され、上記第１導電層上及び上記第２絶縁層上に上記第
１領域及び上記第２領域にまたがる第３導電層が形成さ
れている。
【００１４】第１導電層（例えば、下側ゲート電極）、
第２導電層（例えば、ＦＳ電極）及び第２絶縁層によ
り、これらの層が形成された領域の段差を低減すること
ができ、第１導電層上及び第２絶縁層上に形成された第
３導電層（例えば、上側ゲート電極）を平坦化すること
ができる。
第２導電層（例えば、ＦＳ電極）及び第２絶縁層によ
り、これらの層が形成された領域の段差を低減すること
ができ、第１導電層上及び第２絶縁層上に形成された第
３導電層（例えば、上側ゲート電極）を平坦化すること
ができる。
【００１５】上記第２領域に領域幅の広い領域を設け、
この領域幅の広い領域の中央部に上記第２導電層が形成
されていない領域を設けてもよい。
この領域幅の広い領域の中央部に上記第２導電層が形成
されていない領域を設けてもよい。
【００１６】第２領域上に上部配線を形成したときに、
上部配線と第２導電層（例えば、ＦＳ電極）との間の容
量カップリングが低減することができる。また、第２導
電層が存在しない領域を広くしておけば、この領域内に
例えばボディコンタクト用の電極を形成した場合に、こ
のボディコンタクト用の電極と第２導電層との絶縁を確
実に行なうことができる。
上部配線と第２導電層（例えば、ＦＳ電極）との間の容
量カップリングが低減することができる。また、第２導
電層が存在しない領域を広くしておけば、この領域内に
例えばボディコンタクト用の電極を形成した場合に、こ
のボディコンタクト用の電極と第２導電層との絶縁を確
実に行なうことができる。
【００１７】上記第２領域に領域幅の狭い領域を設け、
この領域幅の狭い領域の全域に上記第２導電層を形成し
てもよい。
この領域幅の狭い領域の全域に上記第２導電層を形成し
てもよい。
【００１８】領域幅の狭い素子分離領域の全域に第２導
電層（例えばＦＳ電極）が形成されているので、この第
２導電層上に例えばＦＳ電極とのコンタクト用の電極を
形成した場合に、このコンタクト用の電極と第２導電層
とのコンタクトを確実に行なうことができる。
電層（例えばＦＳ電極）が形成されているので、この第
２導電層上に例えばＦＳ電極とのコンタクト用の電極を
形成した場合に、このコンタクト用の電極と第２導電層
とのコンタクトを確実に行なうことができる。
【００１９】本発明における半導体装置の製造方法は、
ＭＯＳトランジスタ（ＳＯＩ基板等に形成されてい
る。）が形成される第１領域に第１導電層を選択的に形
成して該第１領域の外側の第２領域に溝部を形成する工
程と、上記溝部の内面に第１絶縁層を形成する工程と、
上記第１絶縁層が形成された溝部にその上面が上記第１
導電層の上面より低い第２導電層を形成する工程と、上
記第２導電層が形成された溝部に第２絶縁層を埋め込む
工程と、上記第１導電層上及び上記第２絶縁層上に上記
第１領域及び上記第２領域にまたがる第３導電層を形成
する工程とを有している。
ＭＯＳトランジスタ（ＳＯＩ基板等に形成されてい
る。）が形成される第１領域に第１導電層を選択的に形
成して該第１領域の外側の第２領域に溝部を形成する工
程と、上記溝部の内面に第１絶縁層を形成する工程と、
上記第１絶縁層が形成された溝部にその上面が上記第１
導電層の上面より低い第２導電層を形成する工程と、上
記第２導電層が形成された溝部に第２絶縁層を埋め込む
工程と、上記第１導電層上及び上記第２絶縁層上に上記
第１領域及び上記第２領域にまたがる第３導電層を形成
する工程とを有している。
【００２０】第１導電層（例えば下側ゲート電極）、第
２導電層（例えば、ＦＳ電極）及び第２絶縁層によりこ
れらの層が形成された領域の段差を低減することがで
き、第１導電層上及び第２絶縁層上に形成された第３導
電層（例えば上側ゲート電極）を平坦化することがで
き、第３導電層の加工も容易になる。また、第２領域の
溝部に自己整合的に第２導電層及び第２絶縁層を形成で
きるので、製造工程の簡略化をはかることができる。
２導電層（例えば、ＦＳ電極）及び第２絶縁層によりこ
れらの層が形成された領域の段差を低減することがで
き、第１導電層上及び第２絶縁層上に形成された第３導
電層（例えば上側ゲート電極）を平坦化することがで
き、第３導電層の加工も容易になる。また、第２領域の
溝部に自己整合的に第２導電層及び第２絶縁層を形成で
きるので、製造工程の簡略化をはかることができる。
【００２１】上記第２領域に領域幅の広い領域を形成
し、この領域幅の広い領域の中央部に上記第２導電層が
形成されていない領域を設けてもよい。
し、この領域幅の広い領域の中央部に上記第２導電層が
形成されていない領域を設けてもよい。
【００２２】第２領域上に上部配線を形成したときに、
上部配線と第２導電層（例えば、ＦＳ電極）との間の容
量カップリングを低減することができる。したがって、
容量カップリング低減のためにＬＯＣＯＳ素子分離やト
レンチ素子分離をＦＳ素子分離と併用する必要がなく、
製造工程の簡略化をはかることができる。また、第２導
電層が存在しない領域を広くしておけば、例えばボディ
コンタクト用の電極を形成する場合に、このボディコン
タクト用の電極を第２導電層が存在しない広い領域に形
成することができるので、第２導電層との絶縁を確実に
行なうことができるとともに、ボディコンタクト用の電
極の加工が容易になる。
上部配線と第２導電層（例えば、ＦＳ電極）との間の容
量カップリングを低減することができる。したがって、
容量カップリング低減のためにＬＯＣＯＳ素子分離やト
レンチ素子分離をＦＳ素子分離と併用する必要がなく、
製造工程の簡略化をはかることができる。また、第２導
電層が存在しない領域を広くしておけば、例えばボディ
コンタクト用の電極を形成する場合に、このボディコン
タクト用の電極を第２導電層が存在しない広い領域に形
成することができるので、第２導電層との絶縁を確実に
行なうことができるとともに、ボディコンタクト用の電
極の加工が容易になる。
【００２３】上記第２領域に領域幅の狭い領域を形成
し、この領域幅の狭い領域の全域に上記第２導電層を形
成してもよい。
し、この領域幅の狭い領域の全域に上記第２導電層を形
成してもよい。
【００２４】領域幅の狭い素子分離領域の全域に第２導
電層（例えばＦＳ電極）が形成されているので、この第
２導電層上に例えばＦＳ電極とのコンタクト用の電極を
形成した場合に、このコンタクト用の電極と第２導電層
とのコンタクトを確実に行なうことができる。
電層（例えばＦＳ電極）が形成されているので、この第
２導電層上に例えばＦＳ電極とのコンタクト用の電極を
形成した場合に、このコンタクト用の電極と第２導電層
とのコンタクトを確実に行なうことができる。
【００２５】
【発明の実施の形態】まず、本発明の第１実施形態につ
いて説明する。図１は第１実施形態を示した図であり、
図１（Ａ）はその平面図、図１（Ｂ）は図１（Ａ）の矢
視Ｂ−Ｂにおける断面図である。
いて説明する。図１は第１実施形態を示した図であり、
図１（Ａ）はその平面図、図１（Ｂ）は図１（Ａ）の矢
視Ｂ−Ｂにおける断面図である。
【００２６】ＳＯＩ基板（シリコン基板１１、埋め込み
酸化層１２（以下、ＢＯＸ(BurriedOXide) 層）、ＳＯ
Ｉ層１３）はＳＩＭＯＸ（Separation by implanted ox
ygen）技術により形成されたものであり、このＳＯＩ基
板上にゲート酸化層１４が形成されている。ＳＯＩ基板
上には絶縁層１９（第１絶縁層）が形成されており、こ
の絶縁層の側壁によって第１領域（実線１の内側の領
域、第２領域（実線２で囲まれた領域）及び第３領域
（実線３の外側の領域）が区画されている。
酸化層１２（以下、ＢＯＸ(BurriedOXide) 層）、ＳＯ
Ｉ層１３）はＳＩＭＯＸ（Separation by implanted ox
ygen）技術により形成されたものであり、このＳＯＩ基
板上にゲート酸化層１４が形成されている。ＳＯＩ基板
上には絶縁層１９（第１絶縁層）が形成されており、こ
の絶縁層の側壁によって第１領域（実線１の内側の領
域、第２領域（実線２で囲まれた領域）及び第３領域
（実線３の外側の領域）が区画されている。
【００２７】第１領域の一部及び第３領域の一部には導
電層１５（第１導電層）が形成されており、第１領域の
一部に形成された導電層１５は２層構造のゲート電極の
下側電極を構成している。
電層１５（第１導電層）が形成されており、第１領域の
一部に形成された導電層１５は２層構造のゲート電極の
下側電極を構成している。
【００２８】第２領域にはＦＳ(Field Shield)電極とな
る導電層２０（第２導電層）が形成されており、この導
電層２０の上面は導電層１５の上面よりも低くなってい
る。第２領域には領域幅の広い領域と狭い領域とがあ
り、領域幅の広い領域では導電層１５の側面に形成され
た絶縁層１９に沿って選択的に導電層２０が形成されて
おり（すなわち、領域幅の広い領域の中央部には導電層
が形成されていない領域がある。）、領域幅の狭い領域
ではその全域に導電層２０が形成されている。領域幅の
広い領域では、その中央部に導電層が形成されていない
領域が存在するため、絶縁層２３上に形成された上部電
極（図示せず）とＦＳ電極（導電層２０）との容量カッ
プリングを低減することができる。
る導電層２０（第２導電層）が形成されており、この導
電層２０の上面は導電層１５の上面よりも低くなってい
る。第２領域には領域幅の広い領域と狭い領域とがあ
り、領域幅の広い領域では導電層１５の側面に形成され
た絶縁層１９に沿って選択的に導電層２０が形成されて
おり（すなわち、領域幅の広い領域の中央部には導電層
が形成されていない領域がある。）、領域幅の狭い領域
ではその全域に導電層２０が形成されている。領域幅の
広い領域では、その中央部に導電層が形成されていない
領域が存在するため、絶縁層２３上に形成された上部電
極（図示せず）とＦＳ電極（導電層２０）との容量カッ
プリングを低減することができる。
【００２９】導電層２０上及び絶縁層１９上には、第２
領域に対応して絶縁層２１（第２絶縁層）が形成されて
いる。なお、図では絶縁層２１の上面よりも導電層１５
の上面の方が幾分低く描かれているが、段差をできるだ
け小さくするため、絶縁層２１の上面と導電層１５の上
面との高低差ができるだけ小さくなるように構成されて
いる。
領域に対応して絶縁層２１（第２絶縁層）が形成されて
いる。なお、図では絶縁層２１の上面よりも導電層１５
の上面の方が幾分低く描かれているが、段差をできるだ
け小さくするため、絶縁層２１の上面と導電層１５の上
面との高低差ができるだけ小さくなるように構成されて
いる。
【００３０】導電層１５及び絶縁層２１上には、第１領
域、第２領域及び第３領域にまたがる導電層２２（第３
導電層）が形成されており、この導電層２２は２層構造
のゲート電極の上側電極を構成している。絶縁層２１と
導電層１５との間の段差が小さく平坦性に優れているた
め、その上に形成される導電層２２も優れた平坦性を有
している。
域、第２領域及び第３領域にまたがる導電層２２（第３
導電層）が形成されており、この導電層２２は２層構造
のゲート電極の上側電極を構成している。絶縁層２１と
導電層１５との間の段差が小さく平坦性に優れているた
め、その上に形成される導電層２２も優れた平坦性を有
している。
【００３１】第１領域、第２領域及び第３領域の全面に
は絶縁層２３が形成されいる。この絶縁層２３には開口
部２４ａ、２４ｂ、２４ｃ及び２４ｄが形成され、開口
部２４ａにはボディコンタクト用（ＳＯＩ層１３とのコ
ンタクト用）の導電層２５ａが、開口部２４ｂにはゲー
ト電極（導電層２２）とのコンタクト用の導電層２５ｂ
が、開口部２４ｃにはＦＳ電極（導電層２０）とのコン
タクト用の導電層（図示せず）が、開口部２４ｄにはソ
ース・ドレインコンタクト用の電極（図示せず）が、そ
れぞれ形成されている。
は絶縁層２３が形成されいる。この絶縁層２３には開口
部２４ａ、２４ｂ、２４ｃ及び２４ｄが形成され、開口
部２４ａにはボディコンタクト用（ＳＯＩ層１３とのコ
ンタクト用）の導電層２５ａが、開口部２４ｂにはゲー
ト電極（導電層２２）とのコンタクト用の導電層２５ｂ
が、開口部２４ｃにはＦＳ電極（導電層２０）とのコン
タクト用の導電層（図示せず）が、開口部２４ｄにはソ
ース・ドレインコンタクト用の電極（図示せず）が、そ
れぞれ形成されている。
【００３２】つぎに、図１の構造を得るための製造工程
について、図２（ａ）〜図５（ｌ）を参照して説明す
る。
について、図２（ａ）〜図５（ｌ）を参照して説明す
る。
【００３３】まず、シリコン基板１１、ＢＯＸ層１２
（層厚１００ｎｍ以下）及びＳＯＩ層（層厚１００ｎｍ
以下）を用意し、必要であればＳＯＩ層にＭＯＳトラン
ジスタのしきい値調整用のイオン注入（チャネルイオン
注入）を行なう（ａ）。
（層厚１００ｎｍ以下）及びＳＯＩ層（層厚１００ｎｍ
以下）を用意し、必要であればＳＯＩ層にＭＯＳトラン
ジスタのしきい値調整用のイオン注入（チャネルイオン
注入）を行なう（ａ）。
【００３４】つぎに、ＳＯＩ層の表面を酸化してゲート
酸化層１４（層厚６ｎｍ程度）を形成し、続いてポリシ
リコンを用いた導電層１５（層厚１５０ｎｍ程度）を堆
積する。続いて、この導電層１５のＮＭＯＳ領域及びＰ
ＭＯＳ領域それぞれに不純物のイオン注入を行ない（５
×１０15ｃｍ-2程度）、注入されたイオンを活性化する
ために８００℃、３０分程度のアニールを行なう。続い
て、導電層１５の表面を酸化して酸化シリコン層１６
（層厚１０ｎｍ程度）を形成し、この酸化層１６上に窒
化シリコン層１７（層厚１００ｎｍ程度）を堆積する
（ｂ）。
酸化層１４（層厚６ｎｍ程度）を形成し、続いてポリシ
リコンを用いた導電層１５（層厚１５０ｎｍ程度）を堆
積する。続いて、この導電層１５のＮＭＯＳ領域及びＰ
ＭＯＳ領域それぞれに不純物のイオン注入を行ない（５
×１０15ｃｍ-2程度）、注入されたイオンを活性化する
ために８００℃、３０分程度のアニールを行なう。続い
て、導電層１５の表面を酸化して酸化シリコン層１６
（層厚１０ｎｍ程度）を形成し、この酸化層１６上に窒
化シリコン層１７（層厚１００ｎｍ程度）を堆積する
（ｂ）。
【００３５】つぎに、窒化シリコン層１７上にレジスト
を塗布し、このレジストをリソグラフィやＥＢ描画によ
ってパターニングし、レジストパターン１８ａ及び１８
ｂを形成する。レジストパターン１８ａが形成された領
域が第１領域にほぼ相当し、レジストパターン１８ｂが
形成された領域が第３領域にほぼ相当し、レジストパタ
ーン１８ａ及び１８ｂが形成されていない領域が第２領
域（素子分離領域に対応）にほぼ相当する。続いて、こ
のレジストパターン１８ａ及び１８ｂをマスクとして、
窒化シリコン層１７、酸化シリコン層１６及びポリシリ
コン層（導電層１５）をＲＩＥ等の異方性エッチングに
より除去する。その結果、窒化シリコン層１７、酸化シ
リコン層１６及び導電層１５に囲まれた領域に溝部が形
成される（ｃ）。
を塗布し、このレジストをリソグラフィやＥＢ描画によ
ってパターニングし、レジストパターン１８ａ及び１８
ｂを形成する。レジストパターン１８ａが形成された領
域が第１領域にほぼ相当し、レジストパターン１８ｂが
形成された領域が第３領域にほぼ相当し、レジストパタ
ーン１８ａ及び１８ｂが形成されていない領域が第２領
域（素子分離領域に対応）にほぼ相当する。続いて、こ
のレジストパターン１８ａ及び１８ｂをマスクとして、
窒化シリコン層１７、酸化シリコン層１６及びポリシリ
コン層（導電層１５）をＲＩＥ等の異方性エッチングに
より除去する。その結果、窒化シリコン層１７、酸化シ
リコン層１６及び導電層１５に囲まれた領域に溝部が形
成される（ｃ）。
【００３６】レジストパターン１８ａ及び１８ｂを除去
した後、窒化シリコン層１７、酸化シリコン層１６及び
導電層１５をマスクとして、素子分離領域にチャネルス
トッパ用のイオン注入を行なう。このように導電層１５
等をイオン注入のマスクとして使用することができるた
め、製造工程の低減をはかることができる。続いて、Ｓ
ＯＩ層１３の上面及び導電層１５の側面を酸化して、酸
化シリコン層１９（層厚１５ｎｍ程度、第１絶縁層）を
形成する（ｄ）。
した後、窒化シリコン層１７、酸化シリコン層１６及び
導電層１５をマスクとして、素子分離領域にチャネルス
トッパ用のイオン注入を行なう。このように導電層１５
等をイオン注入のマスクとして使用することができるた
め、製造工程の低減をはかることができる。続いて、Ｓ
ＯＩ層１３の上面及び導電層１５の側面を酸化して、酸
化シリコン層１９（層厚１５ｎｍ程度、第１絶縁層）を
形成する（ｄ）。
【００３７】つぎに、全面にポリシリコンを用いた導電
層２０（層厚２５０ｎｍ程度、第２導電層）を堆積し、
この導電層２０により酸化シリコン層１９が形成された
溝部を埋める。続いて、この導電層２０に不純物をドー
ピングし、ドーピングされた不純物をアニールして活性
化する（ｅ）。
層２０（層厚２５０ｎｍ程度、第２導電層）を堆積し、
この導電層２０により酸化シリコン層１９が形成された
溝部を埋める。続いて、この導電層２０に不純物をドー
ピングし、ドーピングされた不純物をアニールして活性
化する（ｅ）。
【００３８】ＲＩＥによりポリシリコン層（導電層２
０）をエッチバックし、溝内に導電層２０からなるＦＳ
電極を形成する。このとき、導電層２０の上面が導電層
１５の上面よりも低くなるようにエッチバックを行な
う。領域幅の広い素子分離領域すなわち溝幅（第２領域
の幅）の広い領域では、素子分離領域のエッジ部近傍に
のみ導電層２０が残され、素子分離領域の中央部では導
電層２０が全て除去される。領域幅の狭い素子分離領域
すなわち溝幅（第２領域の幅）の狭い領域では、その全
域に導電層２０が残される。ここで、領域幅の広い領域
とは領域幅が導電層２０の堆積厚さの２倍よりも大きい
領域を指し、領域幅の狭い領域とは領域幅が導電層２０
の堆積厚さの２倍よりも小さい領域を指す。ただし、実
際の製造に際しては、領域幅の広い領域では領域幅を導
電層２０の堆積厚さの２倍よりも十分に大きくし、領域
幅の狭い領域では領域幅を導電層２０の堆積厚さの２倍
よりも十分に小さくすることが好ましい（ｆ）。
０）をエッチバックし、溝内に導電層２０からなるＦＳ
電極を形成する。このとき、導電層２０の上面が導電層
１５の上面よりも低くなるようにエッチバックを行な
う。領域幅の広い素子分離領域すなわち溝幅（第２領域
の幅）の広い領域では、素子分離領域のエッジ部近傍に
のみ導電層２０が残され、素子分離領域の中央部では導
電層２０が全て除去される。領域幅の狭い素子分離領域
すなわち溝幅（第２領域の幅）の狭い領域では、その全
域に導電層２０が残される。ここで、領域幅の広い領域
とは領域幅が導電層２０の堆積厚さの２倍よりも大きい
領域を指し、領域幅の狭い領域とは領域幅が導電層２０
の堆積厚さの２倍よりも小さい領域を指す。ただし、実
際の製造に際しては、領域幅の広い領域では領域幅を導
電層２０の堆積厚さの２倍よりも十分に大きくし、領域
幅の狭い領域では領域幅を導電層２０の堆積厚さの２倍
よりも十分に小さくすることが好ましい（ｆ）。
【００３９】つぎに、ＬＰＣＶＤ法を用いてＴＥＯＳ系
酸化シリコン層２１（層厚４００ｎｍ程度、第２絶縁
層）を全面に堆積する（ｇ）。
酸化シリコン層２１（層厚４００ｎｍ程度、第２絶縁
層）を全面に堆積する（ｇ）。
【００４０】つぎに、酸化シリコン層２１をＣＭＰ法に
よって選択的に削り、平坦化を行なう。このとき、窒化
シリコン層１７がＣＭＰのストッパの役割を果たす。領
域幅の広い素子分離領域の中央部にはＦＳ電極（導電層
２０）が存在せず、しかも素子分離領域にセルフアライ
ンで絶縁層２１が埋め込まれる。したがって、製造工程
が簡略化されるとともに、素子分離領域上の上部配線と
ＦＳ電極との間の容量カップリングが低減する。また、
ＦＳ電極（導電層２０）が存在しない領域を広くしてお
けば、後の工程でＲＩＥによってボディコンタクト用の
電極を形成する際に、その加工を簡単に行なうことがで
きる（ｈ）。
よって選択的に削り、平坦化を行なう。このとき、窒化
シリコン層１７がＣＭＰのストッパの役割を果たす。領
域幅の広い素子分離領域の中央部にはＦＳ電極（導電層
２０）が存在せず、しかも素子分離領域にセルフアライ
ンで絶縁層２１が埋め込まれる。したがって、製造工程
が簡略化されるとともに、素子分離領域上の上部配線と
ＦＳ電極との間の容量カップリングが低減する。また、
ＦＳ電極（導電層２０）が存在しない領域を広くしてお
けば、後の工程でＲＩＥによってボディコンタクト用の
電極を形成する際に、その加工を簡単に行なうことがで
きる（ｈ）。
【００４１】つぎに、ＣＤＥによって窒化シリコン層１
７を除去し、さらにＨＦ系のウエットエッチングによっ
て酸化シリコン層１６を除去し、導電層１５の表面を露
出させる。なお、図では絶縁層２１の上面よりも導電層
１５の上面の方が幾分低く描かれているが、段差をでき
るだけ小さくするため、絶縁層２１の上面と導電層１５
の上面との高低差ができるだけ小さくなるようにする
（ｉ）。
７を除去し、さらにＨＦ系のウエットエッチングによっ
て酸化シリコン層１６を除去し、導電層１５の表面を露
出させる。なお、図では絶縁層２１の上面よりも導電層
１５の上面の方が幾分低く描かれているが、段差をでき
るだけ小さくするため、絶縁層２１の上面と導電層１５
の上面との高低差ができるだけ小さくなるようにする
（ｉ）。
【００４２】つぎに、ポリシリコン又はタングステンシ
リサイド（ＷＳｉ）を用いた導電層２２（第３導電層）
をデポジションやスパッタにより全面に形成し、ポリシ
リコンを用いた場合にはドーピングを行なう。なお、導
電層２２としては、ＴｉＮ（層厚２０ｎｍ程度）とＷ
（層厚１００ｎｍ程度）との積層材料を用いてもよい
（ｊ）。なお、絶縁層２１の上面と導電層１５の上面と
が概略一致するようにすることも可能であり、この場合
は、酸化シリコン層２１をオーバーエッチングして、そ
の上面と導電層１５の上面とが概略一致するようにす
る。
リサイド（ＷＳｉ）を用いた導電層２２（第３導電層）
をデポジションやスパッタにより全面に形成し、ポリシ
リコンを用いた場合にはドーピングを行なう。なお、導
電層２２としては、ＴｉＮ（層厚２０ｎｍ程度）とＷ
（層厚１００ｎｍ程度）との積層材料を用いてもよい
（ｊ）。なお、絶縁層２１の上面と導電層１５の上面と
が概略一致するようにすることも可能であり、この場合
は、酸化シリコン層２１をオーバーエッチングして、そ
の上面と導電層１５の上面とが概略一致するようにす
る。
【００４３】つぎに、導電層２２及び導電層１５を同一
工程でエッチングし、２層構造のゲート電極を形成す
る。この場合、今までの工程で良好な平坦性が得られて
いるため、リソグラフィやＲＩＥを容易に行なうことが
できる。また、上側のゲート電極となる導電層２２の平
坦性も優れたものとなる。このエッチング工程により、
第１領域におけるソース・ドレイン領域では表面に薄い
酸化シリコン層１４を残すだけになる（ｋ）。
工程でエッチングし、２層構造のゲート電極を形成す
る。この場合、今までの工程で良好な平坦性が得られて
いるため、リソグラフィやＲＩＥを容易に行なうことが
できる。また、上側のゲート電極となる導電層２２の平
坦性も優れたものとなる。このエッチング工程により、
第１領域におけるソース・ドレイン領域では表面に薄い
酸化シリコン層１４を残すだけになる（ｋ）。
【００４４】以後の工程は、一般的なＬＳＩの製造工程
に従う。すなわち、ソース・ドレイン領域にＮ型又はＰ
型の不純物（Ａｓ、ＢＦ2 等）をイオン注入する（５×
１０15ｃｍ-2程度）。続いて、ＴＥＯＳ系酸化シリコン
（層厚３００ｎｍ程度）を堆積して層間絶縁層２３を形
成し、リソグラフィ及びＲＩＥにより、この絶縁層２３
に開口部２４ａ、２４ｂ、２４ｃ（図示せず）及び２４
ｄ（図示せず）を形成する。そして、Ａｌ等を用いた導
電層を堆積してこれをパターニングし、各開口部にボデ
ィコンタクト用（ＳＯＩ層１３とのコンタクト用）の導
電層２５ａ、ゲート電極（導電層２２）とのコンタクト
用の導電層２５ｂ、ＦＳ電極（導電層２０）とのコンタ
クト用の導電層（図示せず）、ソース・ドレインコンタ
クト用の電極（図示せず）をそれぞれ形成する（ｌ）。
に従う。すなわち、ソース・ドレイン領域にＮ型又はＰ
型の不純物（Ａｓ、ＢＦ2 等）をイオン注入する（５×
１０15ｃｍ-2程度）。続いて、ＴＥＯＳ系酸化シリコン
（層厚３００ｎｍ程度）を堆積して層間絶縁層２３を形
成し、リソグラフィ及びＲＩＥにより、この絶縁層２３
に開口部２４ａ、２４ｂ、２４ｃ（図示せず）及び２４
ｄ（図示せず）を形成する。そして、Ａｌ等を用いた導
電層を堆積してこれをパターニングし、各開口部にボデ
ィコンタクト用（ＳＯＩ層１３とのコンタクト用）の導
電層２５ａ、ゲート電極（導電層２２）とのコンタクト
用の導電層２５ｂ、ＦＳ電極（導電層２０）とのコンタ
クト用の導電層（図示せず）、ソース・ドレインコンタ
クト用の電極（図示せず）をそれぞれ形成する（ｌ）。
【００４５】以上のようにして、図１に示すようなフロ
ーティングボディ効果のないＳＯＩデバイスが形成され
る。
ーティングボディ効果のないＳＯＩデバイスが形成され
る。
【００４６】図６は、本発明に係る２層構造の平坦化さ
れたゲート電極の加工形状（図６（Ａ））を単層のゲー
ト電極の加工形状（図６（Ｂ））と対比して示したもの
である。通常は段差のある下地を形成した後に配線材料
を形成するため、段差部分で配線材料の膜厚が厚くな
る。したがって、単層のゲート電極３１をＲＩＥで加工
した場合には、ＲＩＥ後にＦＳ電極３２の側壁下部にゲ
ート電極材料のエッチング残りが生じる。これに対して
本発明では、ゲート電極３１の下層部３１ａが平坦化さ
れているため段差部分でゲート電極３１が特に厚くなる
ことはなく、ゲート電極３１の上層部３１ｂと下層部と
を同時にＲＩＥ加工した後にＦＳ電極３２の側壁下部に
エッチング残りが生じる危険性が少ない。したがって、
ゲート電極を容易に加工できるというメリットがある。
れたゲート電極の加工形状（図６（Ａ））を単層のゲー
ト電極の加工形状（図６（Ｂ））と対比して示したもの
である。通常は段差のある下地を形成した後に配線材料
を形成するため、段差部分で配線材料の膜厚が厚くな
る。したがって、単層のゲート電極３１をＲＩＥで加工
した場合には、ＲＩＥ後にＦＳ電極３２の側壁下部にゲ
ート電極材料のエッチング残りが生じる。これに対して
本発明では、ゲート電極３１の下層部３１ａが平坦化さ
れているため段差部分でゲート電極３１が特に厚くなる
ことはなく、ゲート電極３１の上層部３１ｂと下層部と
を同時にＲＩＥ加工した後にＦＳ電極３２の側壁下部に
エッチング残りが生じる危険性が少ない。したがって、
ゲート電極を容易に加工できるというメリットがある。
【００４７】つぎに、本発明の第２実施形態について説
明する。図７及び図８は第２実施形態を示した図であ
り、図７（Ａ）はその平面図、図７（Ｂ）は図７（Ａ）
の矢視Ｂ−Ｂにおける断面図、図８（Ｃ）は図７（Ａ）
の矢視Ｃ−Ｃにおける断面図、図８（Ｄ）は図７（Ａ）
の矢視Ｄ−Ｄにおける断面図である。基本的な構成及び
製造方法はすでに説明した第１実施形態と同様であり、
対応する構成要素には同一番号を付し、製造工程その他
の説明は省略する。
明する。図７及び図８は第２実施形態を示した図であ
り、図７（Ａ）はその平面図、図７（Ｂ）は図７（Ａ）
の矢視Ｂ−Ｂにおける断面図、図８（Ｃ）は図７（Ａ）
の矢視Ｃ−Ｃにおける断面図、図８（Ｄ）は図７（Ａ）
の矢視Ｄ−Ｄにおける断面図である。基本的な構成及び
製造方法はすでに説明した第１実施形態と同様であり、
対応する構成要素には同一番号を付し、製造工程その他
の説明は省略する。
【００４８】すでに説明した第１実施形態では、ゲート
電極を構成する導電層２２が第１領域、第２領域及び第
３領域にまたがって形成されていたが（図１参照）、本
第２実施形態では、ゲート電極となる導電層２２が第３
領域には形成されておらず、第１領域及び第２領域にの
みまたがって形成されている。
電極を構成する導電層２２が第１領域、第２領域及び第
３領域にまたがって形成されていたが（図１参照）、本
第２実施形態では、ゲート電極となる導電層２２が第３
領域には形成されておらず、第１領域及び第２領域にの
みまたがって形成されている。
【００４９】第１実施形態においてすでに説明したよう
に、第１実施形態の工程（ｆ）でＦＳ電極を形成したと
き、領域幅の狭い素子分離領域すなわち溝幅（第２領域
の幅）の狭い領域では、その全域に導電層２０が残され
る。したがって、この領域に開口部２４ｃを形成すれ
ば、開口部２４ｃの底面全域に導電層２０が形成されて
いるので、図８（Ｃ）に示すように、コンタクト用の電
極（導電層２５ｃ）とＦＳ電極（導電層２０）とのコン
タクトを確実に行なうことができる。なお、領域幅が広
すぎる又は導電層２０の堆積厚さが薄すぎるために、領
域幅が導電層２０の堆積厚さの２倍よりも小さいという
条件を満たしていない場合には、図８（Ｃ´）に示すよ
うに、開口部２４ｃの底面全体に導電層２０が形成され
ていないため、コンタクト用の電極（導電層２５ｃ）と
ＦＳ電極（導電層２０）とのコンタクトが不十分とな
る。さらに、ＳＯＩ層１３と導電層２０とがショート不
良を起こす。
に、第１実施形態の工程（ｆ）でＦＳ電極を形成したと
き、領域幅の狭い素子分離領域すなわち溝幅（第２領域
の幅）の狭い領域では、その全域に導電層２０が残され
る。したがって、この領域に開口部２４ｃを形成すれ
ば、開口部２４ｃの底面全域に導電層２０が形成されて
いるので、図８（Ｃ）に示すように、コンタクト用の電
極（導電層２５ｃ）とＦＳ電極（導電層２０）とのコン
タクトを確実に行なうことができる。なお、領域幅が広
すぎる又は導電層２０の堆積厚さが薄すぎるために、領
域幅が導電層２０の堆積厚さの２倍よりも小さいという
条件を満たしていない場合には、図８（Ｃ´）に示すよ
うに、開口部２４ｃの底面全体に導電層２０が形成され
ていないため、コンタクト用の電極（導電層２５ｃ）と
ＦＳ電極（導電層２０）とのコンタクトが不十分とな
る。さらに、ＳＯＩ層１３と導電層２０とがショート不
良を起こす。
【００５０】開口部２４ｃの形成位置がＦＳ電極（導電
層２０）の形成されていない領域からある程度離れてい
れば、図８（Ｄ）に示すように、開口部２４ｃの底面全
体に導電層２０が形成される。しかし、開口部２４ｃの
形成位置がＦＳ電極の形成されていない領域に近すぎる
と、開口部２４ｃの位置ずれ等により、図８（Ｄ´）に
示すような状況が生じ、ＦＳ電極（導電層２０）とＳＯ
Ｉ層１３とがショートするおそれがある。したがって、
開口部２４ｃをＦＳ電極の形成されていない領域からあ
る程度離しておくことが好ましい。例えば実線１と実線
３との間の領域等に開口部２４ｃを設けることが望まし
い。
層２０）の形成されていない領域からある程度離れてい
れば、図８（Ｄ）に示すように、開口部２４ｃの底面全
体に導電層２０が形成される。しかし、開口部２４ｃの
形成位置がＦＳ電極の形成されていない領域に近すぎる
と、開口部２４ｃの位置ずれ等により、図８（Ｄ´）に
示すような状況が生じ、ＦＳ電極（導電層２０）とＳＯ
Ｉ層１３とがショートするおそれがある。したがって、
開口部２４ｃをＦＳ電極の形成されていない領域からあ
る程度離しておくことが好ましい。例えば実線１と実線
３との間の領域等に開口部２４ｃを設けることが望まし
い。
【００５１】つぎに、本発明の第３実施形態及び第４実
施形態について説明する。図９は第３実施形態を示した
平面図、図１０は第４実施形態を示した平面図である。
基本的な構成及び製造方法はすでに説明した第１及び第
２実施形態と同様であり、対応する構成要素には同一番
号を付し、製造工程その他の説明は省略する。
施形態について説明する。図９は第３実施形態を示した
平面図、図１０は第４実施形態を示した平面図である。
基本的な構成及び製造方法はすでに説明した第１及び第
２実施形態と同様であり、対応する構成要素には同一番
号を付し、製造工程その他の説明は省略する。
【００５２】すでに説明した第１及び第２実施形態で
は、一つのトランジスタに対して一つのボディコンタク
トを設けていたが、図９及び図１０に示した第３及び第
４実施形態では、複数のトランジスタに対して一つのボ
ディコンタクト、すなわち開口部２４ａを設けている。
このような構成を採用することにより、占有面積の低減
をはかることができる。
は、一つのトランジスタに対して一つのボディコンタク
トを設けていたが、図９及び図１０に示した第３及び第
４実施形態では、複数のトランジスタに対して一つのボ
ディコンタクト、すなわち開口部２４ａを設けている。
このような構成を採用することにより、占有面積の低減
をはかることができる。
【００５３】つぎに、本発明の第５実施形態について説
明する。図１１は第５実施形態を示した図であり、図１
１（Ａ）はその平面図、図１１（Ｂ）は図１１（Ａ）の
矢視Ｂ−Ｂにおける断面図である。なお、本実施形態の
基本的な構成はすでに説明した第１実施形態と近似して
おり、したがって対応する構成要素には同一番号を付
し、重複する説明は省略する。
明する。図１１は第５実施形態を示した図であり、図１
１（Ａ）はその平面図、図１１（Ｂ）は図１１（Ａ）の
矢視Ｂ−Ｂにおける断面図である。なお、本実施形態の
基本的な構成はすでに説明した第１実施形態と近似して
おり、したがって対応する構成要素には同一番号を付
し、重複する説明は省略する。
【００５４】すでに説明した第１実施形態では（図１参
照）、第２領域には領域幅の広い領域と狭い領域とがあ
り、領域幅の広い領域ではその中央部に導電層が形成さ
れていない領域が存在し、領域幅の狭い領域ではその全
域に導電層２０が形成されている。これに対して本第５
実施例では、第２領域の全域（領域幅の広い領域も狭い
領域も全て）に導電層２０が形成されており、この点で
第１実施形態と本質的に相違する。
照）、第２領域には領域幅の広い領域と狭い領域とがあ
り、領域幅の広い領域ではその中央部に導電層が形成さ
れていない領域が存在し、領域幅の狭い領域ではその全
域に導電層２０が形成されている。これに対して本第５
実施例では、第２領域の全域（領域幅の広い領域も狭い
領域も全て）に導電層２０が形成されており、この点で
第１実施形態と本質的に相違する。
【００５５】つぎに、図１１の構造を得るための製造工
程について、図１２（ｅ）〜図１４（ｌ）を参照して説
明する。
程について、図１２（ｅ）〜図１４（ｌ）を参照して説
明する。
【００５６】製造工程の途中まではすでに説明した第１
実施形態と同様であるため、途中の製造工程までは第１
実施形態における図２（ａ）〜図３（ｅ）及び対応する
説明を参照し、ここでは説明は省略する。
実施形態と同様であるため、途中の製造工程までは第１
実施形態における図２（ａ）〜図３（ｅ）及び対応する
説明を参照し、ここでは説明は省略する。
【００５７】図１２（ｅ）に示す構造（図３（ｅ）と同
様の構造）を形成した後、導電層２０を選択的に削れる
ＣＭＰ法によって導電層２０の凸部をエッチバックし、
溝内（素子分離領域内）に導電層２０を埋め残す。この
とき、窒化シリコン層１７がＣＭＰのストッパの役割を
果たす（ｆ）。
様の構造）を形成した後、導電層２０を選択的に削れる
ＣＭＰ法によって導電層２０の凸部をエッチバックし、
溝内（素子分離領域内）に導電層２０を埋め残す。この
とき、窒化シリコン層１７がＣＭＰのストッパの役割を
果たす（ｆ）。
【００５８】つぎに、ＲＩＥによってさらに導電層２０
をエッチングし、溝の下部に導電層２０を層厚７０ｎｍ
程度残し、ＦＳ電極を形成する。このとき、導電層２０
の上面が導電層１５の上面よりも低くなるようにする
（ｇ）。
をエッチングし、溝の下部に導電層２０を層厚７０ｎｍ
程度残し、ＦＳ電極を形成する。このとき、導電層２０
の上面が導電層１５の上面よりも低くなるようにする
（ｇ）。
【００５９】つぎに、ＬＰＣＶＤ法を用いてＴＥＯＳ系
酸化シリコン層２１（層厚４００ｎｍ程度、第２絶縁
層）を全面に堆積する（ｈ）。
酸化シリコン層２１（層厚４００ｎｍ程度、第２絶縁
層）を全面に堆積する（ｈ）。
【００６０】つぎに、酸化シリコン層２１をＣＭＰ法に
よって選択的に削り、平坦化を行なう。このとき、窒化
シリコン層１７がＣＭＰのストッパの役割を果たす。第
１実施形態とは異なり、ＦＳ電極（導電層２０）が溝内
（素子分離領域内）の全域に存在するが、溝内に埋め込
まれた酸化シリコン層２１の層厚がある程度厚くなるよ
うにすれば、上部配線とＦＳ電極との間の容量カップリ
ングをある程度押さえることができる（ｉ）。
よって選択的に削り、平坦化を行なう。このとき、窒化
シリコン層１７がＣＭＰのストッパの役割を果たす。第
１実施形態とは異なり、ＦＳ電極（導電層２０）が溝内
（素子分離領域内）の全域に存在するが、溝内に埋め込
まれた酸化シリコン層２１の層厚がある程度厚くなるよ
うにすれば、上部配線とＦＳ電極との間の容量カップリ
ングをある程度押さえることができる（ｉ）。
【００６１】つぎに、ＣＤＥによって窒化シリコン層１
７を除去し、さらにＨＦ系のウエットエッチングによっ
て酸化シリコン層１６を除去し、導電層１５の表面を露
出させる。なお、図では絶縁層２１の上面よりも導電層
１５の上面の方が幾分低く描かれているが、段差をでき
るだけ小さくするため、絶縁層２１の上面と導電層１５
の上面との高低差ができるだけ小さくなるようにする
（ｊ）。
７を除去し、さらにＨＦ系のウエットエッチングによっ
て酸化シリコン層１６を除去し、導電層１５の表面を露
出させる。なお、図では絶縁層２１の上面よりも導電層
１５の上面の方が幾分低く描かれているが、段差をでき
るだけ小さくするため、絶縁層２１の上面と導電層１５
の上面との高低差ができるだけ小さくなるようにする
（ｊ）。
【００６２】つぎに、ポリシリコン又はタングステンシ
リサイド（ＷＳｉ）を用いた導電層２２（第３導電層）
をデポジションやスパッタにより全面に形成し、ポリシ
リコンを用いた場合にはドーピングを行なう。なお、導
電層２２として、ＴｉＮ（層厚２０ｎｍ程度）とＷ（層
厚１００ｎｍ程度）との積層材料を用いてもよい。続い
て、導電層２２及び導電層１５を同一工程でエッチング
し、２層構造のゲート電極を形成する。この場合、今ま
での工程で良好な平坦性が得られているため、リソグラ
フィやＲＩＥを容易に行なうことができる。また、上側
のゲート電極となる導電層２２の平坦性も優れたものと
なる。
リサイド（ＷＳｉ）を用いた導電層２２（第３導電層）
をデポジションやスパッタにより全面に形成し、ポリシ
リコンを用いた場合にはドーピングを行なう。なお、導
電層２２として、ＴｉＮ（層厚２０ｎｍ程度）とＷ（層
厚１００ｎｍ程度）との積層材料を用いてもよい。続い
て、導電層２２及び導電層１５を同一工程でエッチング
し、２層構造のゲート電極を形成する。この場合、今ま
での工程で良好な平坦性が得られているため、リソグラ
フィやＲＩＥを容易に行なうことができる。また、上側
のゲート電極となる導電層２２の平坦性も優れたものと
なる。
【００６３】以後の工程は、一般的なＬＳＩの製造工程
に従う。すなわち、ソース・ドレイン領域にＮ型又はＰ
型の不純物（Ａｓ、ＢＦ2 等）をイオン注入する（５×
１０15ｃｍ-3程度）。続いて、ＴＥＯＳ系酸化シリコン
（層厚３００ｎｍ程度）を堆積して層間絶縁層２３を形
成する。続いて、リソグラフィ及びＲＩＥにより、この
絶縁層２３に開口部２４ａを形成する。そして、この開
口部２４ａに形成される電極がＦＳ電極（導電層２０）
とショートしないようにするため、デポジション及びＲ
ＩＥにより開口部２４ａの側壁に窒化シリコン層２６
（層厚３０ｎｍ程度）を形成する（ｋ）。
に従う。すなわち、ソース・ドレイン領域にＮ型又はＰ
型の不純物（Ａｓ、ＢＦ2 等）をイオン注入する（５×
１０15ｃｍ-3程度）。続いて、ＴＥＯＳ系酸化シリコン
（層厚３００ｎｍ程度）を堆積して層間絶縁層２３を形
成する。続いて、リソグラフィ及びＲＩＥにより、この
絶縁層２３に開口部２４ａを形成する。そして、この開
口部２４ａに形成される電極がＦＳ電極（導電層２０）
とショートしないようにするため、デポジション及びＲ
ＩＥにより開口部２４ａの側壁に窒化シリコン層２６
（層厚３０ｎｍ程度）を形成する（ｋ）。
【００６４】つぎに、リソグラフィ及びＲＩＥにより、
絶縁層２３に開口部２４ｂ、２４ｃ（図示せず）及び２
４ｄ（図示せず）を形成する。そして、Ａｌ等を用いた
導電層を堆積してこれをパターニングし、各開口部にボ
ディコンタクト用（ＳＯＩ層１３とのコンタクト用）の
導電層２５ａ、ゲート電極（導電層２２）とのコンタク
ト用の導電層２５ｂ、ＦＳ電極（導電層２０）とのコン
タクト用の導電層（図示せず）、ソース・ドレインコン
タクト用の電極（図示せず）をそれぞれ形成する
（ｌ）。
絶縁層２３に開口部２４ｂ、２４ｃ（図示せず）及び２
４ｄ（図示せず）を形成する。そして、Ａｌ等を用いた
導電層を堆積してこれをパターニングし、各開口部にボ
ディコンタクト用（ＳＯＩ層１３とのコンタクト用）の
導電層２５ａ、ゲート電極（導電層２２）とのコンタク
ト用の導電層２５ｂ、ＦＳ電極（導電層２０）とのコン
タクト用の導電層（図示せず）、ソース・ドレインコン
タクト用の電極（図示せず）をそれぞれ形成する
（ｌ）。
【００６５】以上のようにして、図１１に示すようなフ
ローティングボディ効果のないＳＯＩデバイスが形成さ
れる。
ローティングボディ効果のないＳＯＩデバイスが形成さ
れる。
【００６６】なお、本発明は上記実施形態に限定される
ものではない。例えば第３領域に形成した導電層のかわ
りに絶縁層を埋め込んでもよい。その他、本発明の要旨
を逸脱しない範囲で種々変形して実施可能である。
ものではない。例えば第３領域に形成した導電層のかわ
りに絶縁層を埋め込んでもよい。その他、本発明の要旨
を逸脱しない範囲で種々変形して実施可能である。
【００６７】
【発明の効果】本発明によれば、ＦＳ電極（一般的には
導電層）の段差をまたいで形成されるゲート電極（一般
的には導電層）を平坦化することが可能となる。
導電層）の段差をまたいで形成されるゲート電極（一般
的には導電層）を平坦化することが可能となる。
【００６８】また、本発明によれば、素子分離領域にお
いてＦＳ電極（一般的には導電層）と上部配線（一般的
には導電層）との間の容量カップリングを低減すること
が可能となる。
いてＦＳ電極（一般的には導電層）と上部配線（一般的
には導電層）との間の容量カップリングを低減すること
が可能となる。
【００６９】さらに、本発明によれば、少ない工程で素
子分離領域を形成することが可能となる。
子分離領域を形成することが可能となる。
【図１】本発明の第１実施形態を示した平面図（図１
（Ａ））及び図１（Ａ）の矢視Ｂ−Ｂにおける断面図
（図１（Ｂ））。
（Ａ））及び図１（Ａ）の矢視Ｂ−Ｂにおける断面図
（図１（Ｂ））。
【図２】図１の構成を得るための製造工程を示した図。
【図３】図１の構成を得るための製造工程を示した図。
【図４】図１の構成を得るための製造工程を示した図。
【図５】図１の構成を得るための製造工程を示した図。
【図６】本発明に係る２層構造の平坦化されたゲート電
極の加工形状（図６（Ａ））を単層のゲート電極の加工
形状（図６（Ｂ））と対比して示した図。
極の加工形状（図６（Ａ））を単層のゲート電極の加工
形状（図６（Ｂ））と対比して示した図。
【図７】本発明の第２実施形態を示した平面図（図７
（Ａ））及び図７（Ａ）の矢視Ｂ−Ｂにおける断面図
（図７（Ｂ））。
（Ａ））及び図７（Ａ）の矢視Ｂ−Ｂにおける断面図
（図７（Ｂ））。
【図８】図７（Ａ）の矢視Ｃ−Ｃにおける断面図（図８
（Ｃ））及び矢視Ｄ−Ｄにおける断面図（図８
（Ｄ））。
（Ｃ））及び矢視Ｄ−Ｄにおける断面図（図８
（Ｄ））。
【図９】本発明の第３実施形態を示した平面図。
【図１０】本発明の第４実施形態を示した平面図。
【図１１】本発明の第５実施形態を示した平面図（図１
１（Ａ））及び図１１（Ａ）の矢視Ｂ−Ｂにおける断面
図（図１１（Ｂ））。
１（Ａ））及び図１１（Ａ）の矢視Ｂ−Ｂにおける断面
図（図１１（Ｂ））。
【図１２】図１１の構成を得るための製造工程を示した
図。
図。
【図１３】図１１の構成を得るための製造工程を示した
図。
図。
【図１４】図１１の構成を得るための製造工程を示した
図。
図。
【図１５】従来の技術を示した図。
１ 第１領域 ２ 第２領域 ３ 第３領域 １５ 第１導電層 １９ 第１絶縁層 ２０ 第２導電層 ２１ 第２絶縁層 ２２ 第３導電層
Claims (8)
- 【請求項１】ＭＯＳトランジスタが形成された第１領域
と、上記第１領域の周囲に第１絶縁層を挟んで形成され
た第２領域とを有し、 上記第１領域には上記ＭＯＳトランジスタのゲート電極
を構成する第１導電層が形成され、 上記第２領域には、その上面が上記第１導電層の上面よ
りも低い第２導電層と、この第２導電層上に形成された
第２絶縁層とが形成され、 上記第１導電層上及び上記第２絶縁層上に上記第１領域
及び上記第２領域にまたがる第３導電層が形成されてい
ることを特徴とする半導体装置。 - 【請求項２】上記ＭＯＳトランジスタはＳＯＩ基板に形
成されていることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】上記第２領域には領域幅の広い領域が設け
られ、この領域幅の広い領域の中央部には上記第２導電
層が形成されていない領域が設けてあることを特徴とす
る請求項１又は２に記載の半導体装置。 - 【請求項４】上記第２領域には領域幅の狭い領域が設け
られ、この領域幅の狭い領域にはその全域に上記第２導
電層が形成されていることを特徴とする請求項１乃至３
のいずれかに記載の半導体装置。 - 【請求項５】ＭＯＳトランジスタが形成される第１領域
に第１導電層を選択的に形成して該第１領域の外側の第
２領域に溝部を形成する工程と、 上記溝部の内面に第１絶縁層を形成する工程と、 上記第１絶縁層が形成された溝部にその上面が上記第１
導電層の上面より低い第２導電層を形成する工程と、 上記第２導電層が形成された溝部に第２絶縁層を埋め込
む工程と、 上記第１導電層上及び上記第２絶縁層上に上記第１領域
及び上記第２領域にまたがる第３導電層を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項６】上記ＭＯＳトランジスタはＳＯＩ基板に形
成されていることを特徴とする請求項５に記載の半導体
装置の製造方法。 - 【請求項７】上記第２領域には領域幅の広い領域を形成
し、この領域幅の広い領域の中央部には上記第２導電層
を形成しないことを特徴とする請求項５又は６に記載の
半導体装置の製造方法。 - 【請求項８】上記第２領域には領域幅の狭い領域を形成
し、この領域幅の狭い領域にはその全域に上記第２導電
層を形成することを特徴とする請求項５乃至７のいずれ
かに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8163455A JPH1012885A (ja) | 1996-06-24 | 1996-06-24 | 半導体装置及びその製造方法 |
| US08/880,695 US5872383A (en) | 1996-06-24 | 1997-06-23 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8163455A JPH1012885A (ja) | 1996-06-24 | 1996-06-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012885A true JPH1012885A (ja) | 1998-01-16 |
Family
ID=15774218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8163455A Pending JPH1012885A (ja) | 1996-06-24 | 1996-06-24 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5872383A (ja) |
| JP (1) | JPH1012885A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6054355A (en) | 1997-06-30 | 2000-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device which includes forming a dummy gate |
| US6281593B1 (en) | 1999-12-06 | 2001-08-28 | International Business Machines Corporation | SOI MOSFET body contact and method of fabrication |
| JP3485087B2 (ja) * | 1999-12-27 | 2004-01-13 | セイコーエプソン株式会社 | 半導体装置 |
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