JP3632565B2 - 半導体装置の製造方法 - Google Patents

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【0001】
【発明の属する技術分野】
本発明は、支持基板上に絶縁層を介して薄型の単結晶シリコン層を設けたSOI(Silicon on Insulator)基板に、MOS構造のトランジスタ(素子)を形成し、当該MOS構造のトランジスタを安定的に作動可能とするとともに実効電流を確保することができる半導体装置及び半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来、半導体装置の高速化を行うに当たっては、トランジスタの寄生容量が問題となる。半導体装置のシリコン層の厚みが大きいと、形成したトランジスタの寄生容量が大きくなり、高速化の妨げとなる。このため、シリコン層を薄くして寄生容量を小さくすることが望まれるが、このような寄生容量を小さくするためにSOI基板が注目されている。
【0003】
前記SOI基板は、支持基板の表面側に絶縁層を介して薄膜の単結晶シリコン層を形成した構造をしている。前記SOI基板の単結晶シリコン層表面に選択酸化(Local Oxidation of Silicon)を行って、表面上に素子形成領域を形成する。そして、前記素子形成領域にMOS構造のトランジスタを形成する技術が開発されている。
【0004】
SOI基板上に素子形成領域を形成し、当該素子形成領域にNMOS構造のトランジスタを形成する方法について説明する。図5は、素子形成領域10の製造方法を示す工程図である。素子形成領域10を設けるSOI基板は、図5(a)に示したように支持基板2の上に絶縁層3が形成され、当該絶縁層3の上に薄型の単結晶シリコン4を形成した三層構造からなっている。そして、前記単結晶シリコン4表面にSiをCVD(Chemical Vapor Deposition)などで堆積させ、素子形成領域作成箇所以外のSiをエッチングで除去する。これにより、素子形成領域作成箇所表面に窒化膜(Si)5を形成することができる。そして、前記単結晶シリコン4の表面を全面に亘り酸化した後、前記窒化膜5を単結晶シリコン4から除去する。図5(b)は、前記窒化膜5を除去後の素子形成領域10の一つを示した断面図である。単結晶シリコン4の表層部は酸化されて絶縁層3となる。前記窒化膜5を成膜した部分の単結晶シリコン4は、酸化されずに単結晶シリコンのまま保持される。このようにして、窒化膜5を成膜した部分の単結晶シリコン4を、周囲を絶縁層3にて区画された素子形成領域10とする。そして、素子形成領域10の表面に第2導電型不純物であるP型不純物イオンを注入して、素子形成領域10のシリコン層をP型に改質して活性化する。
【0005】
前記素子形成領域10に、NMOS構造のトランジスタを形成する。図6(a)に示したように、素子形成領域10の表面に薄膜のゲート絶縁膜6を形成させ、素子形成領域10の中央部にゲート絶縁膜6を介してゲート電極17を形成する。そして、図6(b)に示すように、素子形成領域10の表面上に第1導電型不純物であるN型不純物イオン9を注入してN型に改質した領域を、それぞれソース領域11とドレイン領域13とする。そして、これらの間のP型層がチャネル領域であるボディ部12となる。このようにして、NMOS構造のトランジスタを形成する。なお、PMOS構造のトランジスタを形成する場合も、素子形成領域に注入する第1導電型不純物と第2導電型不純物の不純物イオンの種類をNMOS構造と逆にすることで、同様に形成することができる。
【0006】
ところで、このような素子形成領域10は、周囲を絶縁層3で囲まれているため他の部分からDC的に孤立し、バイアス条件によっては、ボディ部12の電位が不安定となる。このため、ドレイン電流の急激な増大や履歴依存性、しきい値の低下などといった、いわゆるボディ浮遊効果を発生し、しばしば回路設計上の障害となる恐れがあった。
【0007】
このようなボディ浮遊効果を抑制するためにはボディ部12の電位を固定する必要があり、従来は図7に示したように、ボディ部12と同型層のボディコンタクト部15をゲート電極17端部側に設けている。前記ボディコンタクト部15の表面には、図示しない接地電極を接続するコンタクト穴14が設けてあり、これによりボディコンタクト部15の接地がなされている。前記ボディコンタクト部15がボディ部12に電気的に接続することで、ボディ部12の電位の安定化が図られている。しかし、素子形成領域10の幅が大きいと、ボディコンタクト部15から離れたボディ部12の領域では、ボディコンタクト部15の影響があまり及ばずその領域の電位の安定化が図れない。このため、図8に示すように、ボディコンタクト部15を接地側のソース領域11中に形成して、ボディ部12中央に接続することでボディ部12の電位の安定化が図られている。このようなボディコンタクト部15は、ソース領域11の一部にボディ部12と同じP型不純物イオンを注入して形成され、ボディ部12中央に接続される。そして、前記ボディコンタクト部15は、表面のコンタクト穴14を介して図示しない接地電極に接続する。前記コンタクト穴14は、図示しない層間絶縁膜の開口部として形成されている。前記コンタクト穴14は、ボディコンタクト部15のみならずソース領域11に跨るように形成してあり、ソース領域11とボディコンタクト部15とがともに接地されるのである。なお、ドレイン領域13表面にもコンタクト穴16が設けてあり、図示しない電極に接続している。
【0008】
【発明が解決しようとする課題】
しかし、従来においては以下のような問題があった。
【0009】
図9(a)、図9(b)はそれぞれ図8のAA’、BB’における断面図である。前記ボディコンタクト部15を形成させるには、上記したようにソース領域11内にボディ部12と同型の不純物イオンを注入して行うが、前記素子形成領域10は膜厚が小さいため、素子形成領域10の底部まで不純物イオンが注入され、底部までボディコンタクト部15に改質される。ボディコンタクト部15はボディ部12と同型層であるため、ソース領域11のボディコンタクト部15を形成した部分においてはトランジスタ作用を発揮させることができない。これについて図10を用いて説明する。図10は従来における半導体装置の問題点を示す説明図である。素子形成領域10において流すことのできる実効電流は、ソース領域11とドレイン領域13間に誘起されるチャネルの幅(以下「チャネル幅」)Wに比例する。しかし、上記したようにソース領域11中のボディコンタクト部15を形成した部分は同型層であるためチャネルの誘起に寄与しない。このため、図10(a)に示したようにチャネル幅Wはボディ部12の全体幅(以下「ボディ幅」という)Wよりもボディコンタクト部15の幅(以下「コンタクト幅」という)V分だけ少なくなり、それだけ流せる実効電流が低下してしまうという問題があった。このため、本来予定していたトランジスタの性能を発揮させるためには、素子形成領域10を大きくしなければならず、半導体装置の小型化の障害となっていた。
【0010】
また、図8に示したものよりさらに大型サイズのトランジスタの場合には、図8のように一つのボディコンタクト部15を形成しても、ボディコンタクト部15から離れたボディ部12の領域における電位の不安定化を充分に解消できない場合がある。このような場合には、図10(b)に示すようにボディコンタクト部15をソース領域11中に複数形成して、ボディ部12の電位を安定化する必要がある。このため、ボディ部12の全体幅Wを大きくしても、コンタクト幅の総和ΣVi(この場合V+V)もそれに伴って大きくなる。従って、チャネル幅の総和ΣWi(この場合W+W+W)は、コンタクト幅の総和ΣViの分だけボディ部12の全体幅Wより小さくなり、トランジスタ機能を発揮させるための実効電流も同様にボディ部12の全体幅Wに見合った分だけ増加させることができなかった。
【0011】
本発明の目的は、上記問題点を解決するためになされたもので、素子形成領域に形成したMOSトランジスタを安定的に作動できるとともに、形成したトランジスタのサイズに見合った実効電流を確保することができる半導体装置及びその製造方法を提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置の製造方法においては、支持基板上に絶縁層を介して設けた単結晶シリコン層に、分離領域を形成し、前記単結晶シリコン層を複数の素子形成領域に区画する工程と、前記素子形成領域に第2導電型不純物を注入して素子形成領域を活性化する工程と、前記素子形成領域の上にゲート絶縁膜を介してゲート電極を形成する工程と、前記素子形成領域上に絶縁膜を堆積したのち、絶縁膜をエッチングして前記ゲート電極の一側のドレイン形成位置と対応した位置の前記絶縁膜を除去するとともに、前記ゲート電極の他側のソース形成位置と対応した位置に絶縁膜を残す工程と、前記素子形成領域に第1導電型不純物を注入し、前記ゲート電極の一側の前記絶縁膜を除去した部分の前記素子形成領域にドレイン領域を形成するとともに、前記絶縁膜を残したゲート電極他側の前記素子形成領域の上部に、浅いソース領域を形成し、ソース領域とドレイン領域との間、および浅く形成した前記ソース領域の下方をボディ部にする工程と、浅く形成した前記ソース領域の外側の素子形成領域に第2導電型不純物を注入し、前記ボディ部に接続したボディコンタクト部を形成する工程と、を有した構成とした。
【0014】
【発明の実施の形態】
本発明の実施形態における半導体装置及び半導体装置の製造方法について図面を用いて詳細に説明する。本実施形態においては、SOI構造の基板表面に絶縁層にて区画された素子形成領域を形成する。そして、前記素子形成領域中にNMOS構造のトランジスタを形成するとともに、NMOS構造のトランジスタのソース領域にボディコンタクト部を形成する場合について説明する。
【0015】
図1は、本実施形態における半導体装置20の平面図及び断面図である。前記半導体装置20は、シリコンからなる支持基板35の上に酸化膜(SiO)からなる絶縁層22が設けてあり、前記絶縁層22が分離領域となって単結晶シリコン層を複数の素子形成領域21に区画している。図1においては、前記複数の素子形成領域21のうち一つを示しており、この素子形成領域21にNMOS構造のトランジスタを形成した半導体装置20について示している。すなわち、前記素子形成領域21は、表面上にゲート絶縁膜40を介して設けたゲート電極23を備えている。
【0016】
前記素子形成領域21は、前記ゲート電極23の一側に第1導電型不純物であるN型不純物イオン26を注入させて形成したN型のソース領域(N層)27と、前記ゲート電極23の他側に第1導電型不純物であるN型不純物イオン26を注入させて形成したN型のドレイン領域(N層)29とを備えている。そして、前記ソース領域27と前記ドレイン領域29との間に、第2導電型不純物であるP型不純物イオン34を注入させて形成したP型のボディ部(P層)28を備えてNMOS構造のトランジスタを形成している。
【0017】
本実施形態においては、前記ソース領域27が素子形成領域21のゲート電極23側上部に浅く形成してある。このため、前記ボディ部28は前記ソース領域27と前記ドレイン領域29との間だけでなく、前記ソース領域27の下部に延在してなっている。そして、前記ソース領域27外側の素子形成領域21に第2導電型不純物であるP型不純物イオン34を注入させて形成したボディコンタクト部30を設け、当該ボディコンタクト部30と前記ボディ部28とが前記ソース領域27の底部側にて接続している。
【0018】
このようにボディコンタクト部30をソース領域27の外側に形成しているため、ソース領域27とドレイン領域29間に誘起されるチャネルのチャネル幅Wは、ボディ部28の全体幅Wとほぼ等しくすることができる。また、ボディ部28とボディコンタクト部30とが幅方向全体に亘って接続しているため、ボディ部28は幅方向全体に亘って電位を安定化することができる。
【0019】
前記ボディコンタクト部30は、ソース領域27との境界表面のコンタクト穴32を介して図示しない接地電極に接続する。コンタクト穴32は、図示しない層間絶縁膜の開口部として形成してある。このようなコンタクト穴32に接地電極を接続することで、ソース領域27とボディコンタクト部30とを同時に接地することができる。
【0020】
また、前記ゲート電極23は、図1(a)に示したように、一端部に配線穴50を有しており、図示しない配線を配線穴50にて接続している。また、ドレイン領域29表面のコンタクト穴52に、図示しない電極が挿入される。なお、図1(a)において、層間絶縁膜やサイドウォール42は省略している。
【0021】
上記したように、ボディコンタクト部30はボディ部28より濃いP型層(P層)であるため、ボディ部28をボディコンタクト部30に接続することで、ボディ部28の電位の安定化をより確実に確保することができる。
【0022】
本実施形態の半導体装置20の製造方法について説明する。図2から図4は、本実施形態における半導体装置20の製造方法を示す工程図である。以下、SOI構造の基板の表面に形成した素子形成領域21に、NMOS構造のトランジスタを形成する場合について説明する。なお、素子形成領域21の形成工程については、図5に示したものと同様であり説明を省略する。
【0023】
図2(a)に示したように、素子形成領域21は第2導電型不純物であるP型不純物イオン34を注入して活性化したP型層(P型層)の単結晶シリコンにて形成してある。そして、素子形成領域21は、周囲を絶縁層(SiO)22にて囲ませてなるように形成している。前記絶縁層22は選択酸化により形成され、素子形成領域21よりも膜厚を増加させている。そして、前記素子形成領域21の上部に、薄膜のゲート絶縁膜40が形成される。そして、前記ゲート絶縁膜40の上部に、多結晶シリコンからなるゲート電極23が形成される。前記ゲート電極23は、素子形成領域21にボディコンタクト部30を充分確保するため、中心よりずらして形成する。
【0024】
次に、図2(b)に示すように、前記素子形成領域21の上面全体に亘って膜厚の厚い絶縁膜24を堆積させる。そして、図3(a)に示すように、ソース領域27形成側に残存させた絶縁膜24上にレジスト25aを積層させ、ドレイン領域29を形成する側の絶縁膜24を異方性エッチングにより除去して、ゲート電極23の側方にサイドウォール42を形成する。
【0025】
それから、図3(b)に示すように、前記ソース領域27を形成する部分のレジスト25aを除去して、第1導電型不純物であるN型不純物イオン26を素子形成領域21表面に向けて注入する。このようにすると、ドレイン領域形成側においては薄型のゲート絶縁膜40が設けてあるのみであるため、素子形成領域21の底部までN型不純物イオン26が注入されて改質され、N層のドレイン領域29が形成される。一方、ソース領域形成側においては、薄型のゲート絶縁膜40のみならずその上に膜厚の厚い絶縁膜24を設けてある。このため、注入されるN型不純物イオン26が底部まで注入されず、表層部のみがN型層に改質され、N層の浅いソース領域27が形成される。従って、ソース領域27とドレイン領域29以外の素子形成領域21は、P層のまま保持される。
【0026】
その後、図4(a)に示したように、前記レジスト25bを除去するとともに、ドレイン領域29側に別なレジスト25cを堆積する。そして、ソース領域27外部の素子形成領域21に第2導電型不純物であるP型不純物イオン34を注入して、濃いP型層(P層)のボディコンタクト部30を形成することができる。このため、ソース領域27とドレイン領域29との間、および浅く形成した前記ソース領域27の下方をボディ部28とすることができる。このボディコンタクト部30はソース領域27の下部にてボディ部28と接続しており、ボディ部28の接地がボディコンタクト部30により確保できる。
【0027】
そして、レジスト25cを除去した後、図4(b)に示したように、ソース領域27側のゲート電極23側面にサイドウォール42を形成して、レジスト25dを除去することにより半導体装置20を製造することができるのである。
【0028】
このようにしてチャネル幅Wをボディ部の全体幅Wに見合った幅とすることができるため、従来に比して実効的な電流を上昇させることができる。
【0029】
なお、本実施形態においては、NMOS構造のトランジスタについて説明したが、PMOS構造のトランジスタでもよい。この場合には、注入する第1導電型不純物と第2導電型不純物の不純物イオンの種類をNMOSの場合と逆にすればよい。また、素子分離領域の形成方法としては、トレンチアイソレーションにて行ってもよい。
【0030】
【発明の効果】
以上説明したように、本発明においては、素子形成領域に形成したMOSトランジスタのボディ部における電位不安定を解消するとともに、形成したトランジスタのサイズに見合った電流を確保することができる。
【0031】
【図面の簡単な説明】
【図1】本発明の実施形態における半導体装置を示す平面図及び断面図である。
【図2】本発明の実施形態における半導体装置の製造方法を示す工程図である。
【図3】本発明の実施形態における半導体装置の製造方法を示す工程図である。
【図4】本発明の実施形態における半導体装置の製造方法を示す工程図である。
【図5】素子形成領域の製造方法を示す工程図である。
【図6】従来の半導体装置の製造方法を示す工程図である。
【図7】従来における半導体装置を示す平面図である。
【図8】従来における半導体装置を示す平面図である。
【図9】従来における半導体装置を示す断面図である。
【図10】従来における半導体装置の問題点を示す説明図である。
【符号の説明】
1………半導体装置
2………単結晶シリコン
3………絶縁層
4………単結晶シリコン
5………窒化膜
6………ゲート絶縁膜
8………P型不純物イオン
9………N型不純物イオン
10………素子形成領域
11………ソース領域
12………ボディ部
13………ドレイン領域
14………コンタクト穴
15………ボディコンタクト部
16………コンタクト穴
17………ゲート電極
18………P型不純物イオン
20………半導体装置、
1………素子形成領域
22………絶縁層
23………ゲート電極
24………絶縁膜
25………レジスト
26………N型不純物イオン
27………ソース領域
28………ボディ部
29………ドレイン領域
30………ボディコンタクト部
31………レジスト
32………コンタクト穴
33………実質幅
34………P型不純物イオン
35………単結晶シリコン
40………ゲート絶縁膜
42………サイドウォール
50………配線穴
52………コンタクト穴

Claims (1)

  1. 支持基板上に絶縁層を介して設けた単結晶シリコン層に、分離領域を形成し、前記単結晶シリコン層を複数の素子形成領域に区画する工程と、
    前記素子形成領域に第2導電型不純物を注入して素子形成領域を活性化する工程と、
    前記素子形成領域の上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記素子形成領域上に絶縁膜を堆積したのち、絶縁膜をエッチングして前記ゲート電極の一側のドレイン形成位置と対応した位置の前記絶縁膜を除去するとともに、前記ゲート電極の他側のソース形成位置と対応した位置に絶縁膜を残す工程と、
    前記素子形成領域に第1導電型不純物を注入し、前記ゲート電極の一側の前記絶縁膜を除去した部分の前記素子形成領域にドレイン領域を形成するとともに、前記絶縁膜を残したゲート電極他側の前記素子形成領域の上部に、浅いソース領域を形成し、ソース領域とドレイン領域との間、および浅く形成した前記ソース領域の下方をボディ部にする工程と、
    浅く形成した前記ソース領域の外側の素子形成領域に第2導電型不純物を注入し、前記ボディ部に接続したボディコンタクト部を形成する工程と、
    を有したことを特徴とする半導体装置の製造方法。
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