JP2002368225A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2002368225A JP2002368225A JP2001170961A JP2001170961A JP2002368225A JP 2002368225 A JP2002368225 A JP 2002368225A JP 2001170961 A JP2001170961 A JP 2001170961A JP 2001170961 A JP2001170961 A JP 2001170961A JP 2002368225 A JP2002368225 A JP 2002368225A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- semiconductor device
- cmp
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 143
- 238000004519 manufacturing process Methods 0.000 title claims description 47
- 239000012535 impurity Substances 0.000 claims abstract description 138
- 238000002955 isolation Methods 0.000 claims abstract description 88
- 239000000463 material Substances 0.000 claims description 88
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 72
- 238000000034 method Methods 0.000 claims description 64
- 239000012212 insulator Substances 0.000 claims description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 39
- 229920005591 polysilicon Polymers 0.000 claims description 39
- 239000004020 conductor Substances 0.000 claims description 27
- 230000008569 process Effects 0.000 claims description 21
- 230000005669 field effect Effects 0.000 claims description 16
- 238000000206 photolithography Methods 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 239000010408 film Substances 0.000 abstract description 286
- 239000000758 substrate Substances 0.000 abstract description 29
- 230000000694 effects Effects 0.000 abstract description 10
- 239000000969 carrier Substances 0.000 abstract description 5
- 239000010409 thin film Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 219
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 76
- 229910052710 silicon Inorganic materials 0.000 description 76
- 239000010703 silicon Substances 0.000 description 76
- 238000005530 etching Methods 0.000 description 31
- 239000007772 electrode material Substances 0.000 description 27
- 238000005468 ion implantation Methods 0.000 description 25
- 238000001039 wet etching Methods 0.000 description 16
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 14
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 10
- 238000000151 deposition Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 238000001459 lithography Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- 241000894007 species Species 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000012071 phase Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000005476 size effect Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 241000981595 Zoysia japonica Species 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 101100454433 Biomphalaria glabrata BG01 gene Proteins 0.000 description 1
- 101700004678 SLIT3 Proteins 0.000 description 1
- 229910007277 Si3 N4 Inorganic materials 0.000 description 1
- 102100027339 Slit homolog 3 protein Human genes 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003610 charcoal Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 薄膜のＳＯＩ層を持つＳＯＩ−ＭＯＳＦＥＴ
において、基板浮遊効果を抑制するボディコンタクト構
造の半導体装置を提供する。 【解決手段】 素子分離領域９上に、フィールド酸化膜
１２が形成され、フィールド酸化膜下の半導体層は余剰
キャリアを取り除くキャリア経路１１となり、キャリア
経路には、高濃度の不純物が導入され、高濃度不純物が
導入される領域とソース／ドレイン領域との間には間隔
４０が設けられるとともに、高濃度不純物が導入される
領域とボディコンタクト部１６は接触することとした。
において、基板浮遊効果を抑制するボディコンタクト構
造の半導体装置を提供する。 【解決手段】 素子分離領域９上に、フィールド酸化膜
１２が形成され、フィールド酸化膜下の半導体層は余剰
キャリアを取り除くキャリア経路１１となり、キャリア
経路には、高濃度の不純物が導入され、高濃度不純物が
導入される領域とソース／ドレイン領域との間には間隔
４０が設けられるとともに、高濃度不純物が導入される
領域とボディコンタクト部１６は接触することとした。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果型トランジ
スタの半導体装置及びその製造方法に関し、特に、ＳＯ
Ｉ（シリコン・オン・インシュレータ）基板上に設けら
れる電界効果型トランジスタに対して有効な半導体装置
及びその製造方法に関する。
スタの半導体装置及びその製造方法に関し、特に、ＳＯ
Ｉ（シリコン・オン・インシュレータ）基板上に設けら
れる電界効果型トランジスタに対して有効な半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】図４２に特開平４−３４９８０号公報に
記載された従来の技術を示す。シリコン基板１０１上
に、絶縁体層１０２を介してシリコン層１０３が設けら
れるＳＯＩ基板を用いて、ゲート絶縁膜１０４、ゲート
電極１０５、チャネル領域１０８、ソース領域１０９、
ドレイン領域１１０よりなるトランジスタを形成する。
トランジスタの周辺の素子分離領域では、シリコン層１
０３上に、分離用絶縁膜１０６が形成される。分離用絶
縁膜の下部には、チャネル領域１０８と同じ導電型の不
純物が導入された、ウェル領域１１１が設けられる。ま
た、分離用絶縁膜６の一部を開口することによりボディ
コンタクト１０７を設け、ここを介してウェル領域１１
１とボディ用配線層が連結される。この構造は、トラン
ジスタのチャネル部で発生した余剰キャリアを、ウェル
領域１１１を経由して、ボディコンタクト１０７から排
出できるという特徴を持つ。
記載された従来の技術を示す。シリコン基板１０１上
に、絶縁体層１０２を介してシリコン層１０３が設けら
れるＳＯＩ基板を用いて、ゲート絶縁膜１０４、ゲート
電極１０５、チャネル領域１０８、ソース領域１０９、
ドレイン領域１１０よりなるトランジスタを形成する。
トランジスタの周辺の素子分離領域では、シリコン層１
０３上に、分離用絶縁膜１０６が形成される。分離用絶
縁膜の下部には、チャネル領域１０８と同じ導電型の不
純物が導入された、ウェル領域１１１が設けられる。ま
た、分離用絶縁膜６の一部を開口することによりボディ
コンタクト１０７を設け、ここを介してウェル領域１１
１とボディ用配線層が連結される。この構造は、トラン
ジスタのチャネル部で発生した余剰キャリアを、ウェル
領域１１１を経由して、ボディコンタクト１０７から排
出できるという特徴を持つ。
【０００３】図４３にアイ・イー・イー・イー、エレク
トロンデバイスレター、１８巻、１０２頁（ＩＥＥＥ、
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ、Ｖｏ
ｌ．１８，ｐ．１０２）に記載された従来の技術を示
す。シリコン基板１３０上に、絶縁体層１２１を介して
シリコン層１２２が設けられるＳＯＩ基板を用いて、ゲ
ート絶縁膜１２６、ゲート電極１２５、ソース領域１２
４、ドレイン領域１２３よりなるトランジスタを形成す
る。トランジスタの周辺の素子分離領域では、シリコン
層を熱酸化することによりＬＯＣＯＳ領域１２９が形成
されるが、ＬＯＣＯＳ（ローカルオキサイデーソン・オ
ブ・シリコン）領域の下には、薄いシリコン層が残さ
れ、これがキャリア経路１２７となる。また、キャリア
経路はボディコンタクト１２８領域に接続される。この
構造は、トランジスタのチャネル部で発生した余剰キャ
リアを、キャリア経路１２７を経由して、ボディコンタ
クト領域１２８から排出できるという特徴を持つ。ま
た、同様の構造が、１９９６年ブイエルエスアイ・シン
ポジウム・オン・テクノロジー、９２頁に報告されてい
る（１９９６ＶＬＳＩ Ｓｙｍｐ．Ｔｅｃｈ．ｐ．９
２）。
トロンデバイスレター、１８巻、１０２頁（ＩＥＥＥ、
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ、Ｖｏ
ｌ．１８，ｐ．１０２）に記載された従来の技術を示
す。シリコン基板１３０上に、絶縁体層１２１を介して
シリコン層１２２が設けられるＳＯＩ基板を用いて、ゲ
ート絶縁膜１２６、ゲート電極１２５、ソース領域１２
４、ドレイン領域１２３よりなるトランジスタを形成す
る。トランジスタの周辺の素子分離領域では、シリコン
層を熱酸化することによりＬＯＣＯＳ領域１２９が形成
されるが、ＬＯＣＯＳ（ローカルオキサイデーソン・オ
ブ・シリコン）領域の下には、薄いシリコン層が残さ
れ、これがキャリア経路１２７となる。また、キャリア
経路はボディコンタクト１２８領域に接続される。この
構造は、トランジスタのチャネル部で発生した余剰キャ
リアを、キャリア経路１２７を経由して、ボディコンタ
クト領域１２８から排出できるという特徴を持つ。ま
た、同様の構造が、１９９６年ブイエルエスアイ・シン
ポジウム・オン・テクノロジー、９２頁に報告されてい
る（１９９６ＶＬＳＩ Ｓｙｍｐ．Ｔｅｃｈ．ｐ．９
２）。
【０００４】図４４に、２０００年ブイエルエスアイ・
シンポジウム・オン・テクノロジー、１５４頁（１９９
６ＶＬＳＩ Ｓｙｍｐ．Ｔｅｃｈ．ｐ．１５４）に記載
された従来例を記載する。シリコン基板１３０上に、絶
縁体層１２１を介してシリコン層１２２が設けられるＳ
ＯＩ基板を用いて、ゲート絶縁膜１２６、ゲート電極１
２５、ソース領域１２４、ドレイン領域１２３よりなる
トランジスタを形成する。トランジスタの周辺の素子分
離領域では、トレンチ分離プロセスにより素子分離領域
が形成される。素子に隣接した一部の領域では、トレン
チはシリコン層の下に達せず、シリコン層がトレンチの
下部に残った部分トレンチ１３１が形成される。部分ト
レンチ１３１の下部に残された薄いシリコン層は、キャ
リア経路１２７となる。キャリア経路はボディコンタク
ト領域１２８に接続される。この構造は、トランジスタ
のチャネル部で発生した余剰キャリアを、キャリア経路
１２７を経由して、ボディコンタクト領域１２８から排
出できるという特徴を持つ。
シンポジウム・オン・テクノロジー、１５４頁（１９９
６ＶＬＳＩ Ｓｙｍｐ．Ｔｅｃｈ．ｐ．１５４）に記載
された従来例を記載する。シリコン基板１３０上に、絶
縁体層１２１を介してシリコン層１２２が設けられるＳ
ＯＩ基板を用いて、ゲート絶縁膜１２６、ゲート電極１
２５、ソース領域１２４、ドレイン領域１２３よりなる
トランジスタを形成する。トランジスタの周辺の素子分
離領域では、トレンチ分離プロセスにより素子分離領域
が形成される。素子に隣接した一部の領域では、トレン
チはシリコン層の下に達せず、シリコン層がトレンチの
下部に残った部分トレンチ１３１が形成される。部分ト
レンチ１３１の下部に残された薄いシリコン層は、キャ
リア経路１２７となる。キャリア経路はボディコンタク
ト領域１２８に接続される。この構造は、トランジスタ
のチャネル部で発生した余剰キャリアを、キャリア経路
１２７を経由して、ボディコンタクト領域１２８から排
出できるという特徴を持つ。
【０００５】
【発明が解決しようとする課題】ＳＯＩ層を極めて薄く
（典型的には１０ｎｍ）形成することが必要とされる、
微細完全空乏化型ＳＯＩ−ＭＯＳＦＥＴでは、余剰キャ
リアの経路であるウェル領域１１１（以下キャリア経
路）が薄くなるので、キャリア経路の抵抗が増してしま
う。キャリア経路の抵抗を下げるためには、キャリア経
路の不純物濃度をチャネル形成領域よりも高くする必要
があるが、素子領域の位置と自己整合的に、キャリア経
路に高濃度の不純物を導入する手段は知られていない。
（典型的には１０ｎｍ）形成することが必要とされる、
微細完全空乏化型ＳＯＩ−ＭＯＳＦＥＴでは、余剰キャ
リアの経路であるウェル領域１１１（以下キャリア経
路）が薄くなるので、キャリア経路の抵抗が増してしま
う。キャリア経路の抵抗を下げるためには、キャリア経
路の不純物濃度をチャネル形成領域よりも高くする必要
があるが、素子領域の位置と自己整合的に、キャリア経
路に高濃度の不純物を導入する手段は知られていない。
【０００６】図４２が記載される上記公開特許公報に
は、分離用絶縁膜１０６を形成する方法が記載されてい
ないが、この素子分離方法はバルク基板上のＦＥＴにお
いて、ＬＯＣＯＳ法あるいはトレンチ分離が実用化され
る以前に一般的に用いられた方法と同様と考えられる。
バルク基板上のＦＥＴにおいて一般的な工程をＳＯＩ基
板に当てはめると、図４５のようになる。まず、気相か
らの拡散などを用いて、シリコン層１０３（通常はシリ
コン基板）に不純物を導入する（図４５（ａ））。次に
熱酸化、あるいはＣＶＤによって、シリコン層１０３上
に分離絶縁層１０６を成長させる（図４５（ｂ））。次
に、分離絶縁層１０６をウェットエッチングによりパタ
ーニングすれば、図４５（ｃ）のような形状が得られ
る。ここで、分離絶縁層１０６が除去された部分はトラ
ンジスタが形成される素子領域となり、分離絶縁層１０
６の下部がキャリア経路となる。しかし、この方法で
は、キャリア経路にチャネル形成領域よりも高い濃度の
不純物を導入できず、ＳＯＩ層が薄く、キャリア経路の
不純物濃度を高くする必要がある微細な完全空乏化型Ｓ
ＯＩ−ＭＯＳＦＥＴには不向きである。
は、分離用絶縁膜１０６を形成する方法が記載されてい
ないが、この素子分離方法はバルク基板上のＦＥＴにお
いて、ＬＯＣＯＳ法あるいはトレンチ分離が実用化され
る以前に一般的に用いられた方法と同様と考えられる。
バルク基板上のＦＥＴにおいて一般的な工程をＳＯＩ基
板に当てはめると、図４５のようになる。まず、気相か
らの拡散などを用いて、シリコン層１０３（通常はシリ
コン基板）に不純物を導入する（図４５（ａ））。次に
熱酸化、あるいはＣＶＤによって、シリコン層１０３上
に分離絶縁層１０６を成長させる（図４５（ｂ））。次
に、分離絶縁層１０６をウェットエッチングによりパタ
ーニングすれば、図４５（ｃ）のような形状が得られ
る。ここで、分離絶縁層１０６が除去された部分はトラ
ンジスタが形成される素子領域となり、分離絶縁層１０
６の下部がキャリア経路となる。しかし、この方法で
は、キャリア経路にチャネル形成領域よりも高い濃度の
不純物を導入できず、ＳＯＩ層が薄く、キャリア経路の
不純物濃度を高くする必要がある微細な完全空乏化型Ｓ
ＯＩ−ＭＯＳＦＥＴには不向きである。
【０００７】また、従来の文献には記されていないが、
仮に図４６のようにフォトレジスト、あるいはＳｉＯ２
膜等からなるマスクパターン１１６を用いて、分離領域
に一旦不純物を導入した後（図４６（ａ））、分離絶縁
層１０６を形成しこれをパターニングすれば、素子分離
領域に位置するキャリア経路の不純物濃度を、チャネル
形成領域１０８よりも高くすることが出来る。しかし、
キャリア経路の位置と、トランジスタが形成される素子
領域の位置が自己整合的に決まらないので、図４６
（ｃ）に示すような位置ずれを生じる。
仮に図４６のようにフォトレジスト、あるいはＳｉＯ２
膜等からなるマスクパターン１１６を用いて、分離領域
に一旦不純物を導入した後（図４６（ａ））、分離絶縁
層１０６を形成しこれをパターニングすれば、素子分離
領域に位置するキャリア経路の不純物濃度を、チャネル
形成領域１０８よりも高くすることが出来る。しかし、
キャリア経路の位置と、トランジスタが形成される素子
領域の位置が自己整合的に決まらないので、図４６
（ｃ）に示すような位置ずれを生じる。
【０００８】また、図４３、図４４の従来例では、素子
分離領域をパターニングする際（ＬＯＣＯＳの工程に対
するマスク膜を加工する際、あるいはシリコン層をエッ
チングして部分トレンチ１３１を形成する際）、素子領
域がレジストにより覆われていることが一般的である。
このレジストをマスクにイオン注入を実施すれば、素子
分離領域にだけに自己整合的に不純物を導入できる。し
かし、チャネル領域のＳＯＩ膜厚よりも、キャリア流路
におけるＳＯＩ膜厚が必然的に薄くなる図４３、図４４
の技術は、極めて薄いＳＯＩ層（典型的には１０ｎｍ）
が要求される極微細完全空乏化型ＳＯＩ−ＭＯＳＦＥＴ
においては、キャリア経路においてＳＯＩ層が消失して
しまうか、あるいはキャリア経路として不充分な厚さの
ＳＯＩ層しか残らないので、適用できない。
分離領域をパターニングする際（ＬＯＣＯＳの工程に対
するマスク膜を加工する際、あるいはシリコン層をエッ
チングして部分トレンチ１３１を形成する際）、素子領
域がレジストにより覆われていることが一般的である。
このレジストをマスクにイオン注入を実施すれば、素子
分離領域にだけに自己整合的に不純物を導入できる。し
かし、チャネル領域のＳＯＩ膜厚よりも、キャリア流路
におけるＳＯＩ膜厚が必然的に薄くなる図４３、図４４
の技術は、極めて薄いＳＯＩ層（典型的には１０ｎｍ）
が要求される極微細完全空乏化型ＳＯＩ−ＭＯＳＦＥＴ
においては、キャリア経路においてＳＯＩ層が消失して
しまうか、あるいはキャリア経路として不充分な厚さの
ＳＯＩ層しか残らないので、適用できない。
【０００９】以上より、チャネル領域よりも高濃度の不
純物を、チャネル領域に対して自己整合的に、キャリア
経路となる部分に導入することができ、かつ、ＳＯＩ層
が薄いＳＯＩ−ＭＯＳＦＥＴにも適用可能な技術の実現
が強く望まれている（第１の課題）。
純物を、チャネル領域に対して自己整合的に、キャリア
経路となる部分に導入することができ、かつ、ＳＯＩ層
が薄いＳＯＩ−ＭＯＳＦＥＴにも適用可能な技術の実現
が強く望まれている（第１の課題）。
【００１０】図４２の従来例は、図４３、図４４の従来
例のように、キャリア経路がチャネル領域より薄くなる
ことが無い点においては、薄膜ＳＯＩ層を用いたＳＯＩ
−ＭＯＳＦＥＴへの適用に向いている。しかし、分離絶
縁膜６を図４５（ｃ）、図４６（ｃ）のように加工する
際、パターンの端部の形状に急峻性が得られなかった
り、パターン形状がマスク寸法と異なったり、あるいは
シリコン層に欠陥を発生させる等の問題が発生する。
例のように、キャリア経路がチャネル領域より薄くなる
ことが無い点においては、薄膜ＳＯＩ層を用いたＳＯＩ
−ＭＯＳＦＥＴへの適用に向いている。しかし、分離絶
縁膜６を図４５（ｃ）、図４６（ｃ）のように加工する
際、パターンの端部の形状に急峻性が得られなかった
り、パターン形状がマスク寸法と異なったり、あるいは
シリコン層に欠陥を発生させる等の問題が発生する。
【００１１】仮に、図４５（ｃ）または図４６（ｃ）の
工程において、ウェットエッチングにより分離絶縁膜６
を加工する場合、エッチングは等方的に進むので、パタ
ーンの端部が急峻な形状にならない。また、エッチング
が等方的に進むことにより、分離絶縁膜６が横方向にエ
ッチングされ、分離絶縁膜の設けられる領域が小さくな
ってしまう可能性がある。また、もしドライエッチング
により加工を行えば、パターン端部の急峻性や、マスク
寸法からのずれは改善されるが、シリコン層表面がドラ
イエッチングに用いるプラズマに暴露するため、シリコ
ン表面に様々な欠陥が発生する。また、ドライエッチン
グによりＳｉＯ２膜をエッチングする際のシリコンに対
する選択比は、ウェットエッチングの場合に比べて小さ
いので、シリコン層をエッチングしてしまう可能性があ
る。従って厳密なシリコン膜厚制御が要求される薄膜Ｓ
ＯＩ−ＭＯＳＦＥＴにドライエッチングによる加工を適
用するのは難しい。
工程において、ウェットエッチングにより分離絶縁膜６
を加工する場合、エッチングは等方的に進むので、パタ
ーンの端部が急峻な形状にならない。また、エッチング
が等方的に進むことにより、分離絶縁膜６が横方向にエ
ッチングされ、分離絶縁膜の設けられる領域が小さくな
ってしまう可能性がある。また、もしドライエッチング
により加工を行えば、パターン端部の急峻性や、マスク
寸法からのずれは改善されるが、シリコン層表面がドラ
イエッチングに用いるプラズマに暴露するため、シリコ
ン表面に様々な欠陥が発生する。また、ドライエッチン
グによりＳｉＯ２膜をエッチングする際のシリコンに対
する選択比は、ウェットエッチングの場合に比べて小さ
いので、シリコン層をエッチングしてしまう可能性があ
る。従って厳密なシリコン膜厚制御が要求される薄膜Ｓ
ＯＩ−ＭＯＳＦＥＴにドライエッチングによる加工を適
用するのは難しい。
【００１２】以上より、薄膜ＳＯＩ層を用いたＳＯＩ−
ＭＯＳＦＥＴへ適用でき、分離絶縁膜のパターン端部の
形状が急峻で、マスク寸法からのずれが小さく、欠陥の
発生が少なく、またシリコン層がエッチングされない素
子分離技術の実現が強く望まれている（第２の課題）。
ＭＯＳＦＥＴへ適用でき、分離絶縁膜のパターン端部の
形状が急峻で、マスク寸法からのずれが小さく、欠陥の
発生が少なく、またシリコン層がエッチングされない素
子分離技術の実現が強く望まれている（第２の課題）。
【００１３】図４２の従来例は、分離絶縁膜６の上端
が、素子領域におけるシリコン層の表面よりも突起して
いる。従って、ゲート電極材料を堆積すると、その表面
は分離絶縁膜６の突起を反映した凹凸を持つ。ゲート電
極を加工する際、加工される材料の表面が平坦でなけれ
ば、レジストパターンが変形し、加工されたゲート電極
の形状が変形したものになる。また、ゲート電極材料の
表面、あるいはゲート電極材料の下面が平坦でなけれ
ば、ゲート電極をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ、反応性イオンエッチング）で加工する
際、一部の領域だけで、先にゲート電極のエッチングが
終了し、下地のゲート絶縁膜が露出してしまう。この状
態で、残りの領域のゲート電極材料を除去するべく、エ
ッチングを進めると、露出したゲート絶縁膜がエッチン
グされ、さらに下地のシリコン層までがエッチングされ
てしまい、トランジスタの形状を形成できなくなるとい
う問題が起こる。
が、素子領域におけるシリコン層の表面よりも突起して
いる。従って、ゲート電極材料を堆積すると、その表面
は分離絶縁膜６の突起を反映した凹凸を持つ。ゲート電
極を加工する際、加工される材料の表面が平坦でなけれ
ば、レジストパターンが変形し、加工されたゲート電極
の形状が変形したものになる。また、ゲート電極材料の
表面、あるいはゲート電極材料の下面が平坦でなけれ
ば、ゲート電極をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ、反応性イオンエッチング）で加工する
際、一部の領域だけで、先にゲート電極のエッチングが
終了し、下地のゲート絶縁膜が露出してしまう。この状
態で、残りの領域のゲート電極材料を除去するべく、エ
ッチングを進めると、露出したゲート絶縁膜がエッチン
グされ、さらに下地のシリコン層までがエッチングされ
てしまい、トランジスタの形状を形成できなくなるとい
う問題が起こる。
【００１４】以上より、ゲート電極をリソグラフィ及び
ＲＩＥにより加工する際、加工される材料の表面と下面
が平坦となる素子分離技術の実現が強く望まれている
（第３の課題）。
ＲＩＥにより加工する際、加工される材料の表面と下面
が平坦となる素子分離技術の実現が強く望まれている
（第３の課題）。
【００１５】図４２の従来例において、チャネル領域か
らボディコンタクトに至るキャリアの経路（以下本明細
書においてはキャリア経路と記す）の抵抗を下げるため
には、キャリア経路であるウェル領域の不純物濃度を高
くすることが望ましい。しかし、ウェル領域の不純物濃
度を高くしすぎると、ソース／ドレイン領域とウェル領
域との間の電界強度が高くなり、その結果漏れ電流が増
大する。
らボディコンタクトに至るキャリアの経路（以下本明細
書においてはキャリア経路と記す）の抵抗を下げるため
には、キャリア経路であるウェル領域の不純物濃度を高
くすることが望ましい。しかし、ウェル領域の不純物濃
度を高くしすぎると、ソース／ドレイン領域とウェル領
域との間の電界強度が高くなり、その結果漏れ電流が増
大する。
【００１６】従って、ソース／ドレイン領域と、ウェル
領域との間の電界強度を抑制し、漏れ電流を低く保った
まま、キャリア経路の抵抗を下げることができるトラン
ジスタ構造及びその製造方法の実現が強く望まれている
（第４の課題）。
領域との間の電界強度を抑制し、漏れ電流を低く保った
まま、キャリア経路の抵抗を下げることができるトラン
ジスタ構造及びその製造方法の実現が強く望まれている
（第４の課題）。
【００１７】
【課題を解決するための手段】本発明の半導体装置は、
絶縁体上に半導体層が設けられ、前記半導体層と、前記
半導体層の上部に設けられたゲート絶縁膜と、前記ゲー
ト絶縁膜上にパターニングされた導電性材料よりなるゲ
ート電極と、前記ゲート電極の両側に前記半導体層に第
１導電型不純物が高濃度に導入されたソース／ドレイン
領域からなる電界効果型トランジスタと、前記半導体層
に第２導電型不純物が高濃度に導入されたボディコンタ
クト領域と、前記ゲート電極の延長部と前記半導体層の
間にゲート絶縁膜よりも厚いフィールド絶縁膜が介在
し、前記半導体層中に高濃度の第２導電型の不純物が、
ソース／ドレイン領域には接触せず、かつボディコンタ
クト領域には接触するように設けられたキャリア経路領
域とからなることを特徴とする。
絶縁体上に半導体層が設けられ、前記半導体層と、前記
半導体層の上部に設けられたゲート絶縁膜と、前記ゲー
ト絶縁膜上にパターニングされた導電性材料よりなるゲ
ート電極と、前記ゲート電極の両側に前記半導体層に第
１導電型不純物が高濃度に導入されたソース／ドレイン
領域からなる電界効果型トランジスタと、前記半導体層
に第２導電型不純物が高濃度に導入されたボディコンタ
クト領域と、前記ゲート電極の延長部と前記半導体層の
間にゲート絶縁膜よりも厚いフィールド絶縁膜が介在
し、前記半導体層中に高濃度の第２導電型の不純物が、
ソース／ドレイン領域には接触せず、かつボディコンタ
クト領域には接触するように設けられたキャリア経路領
域とからなることを特徴とする。
【００１８】本発明の半導体装置は、電界効果型トラン
ジスタが設けられる素子領域と、キャリア経路が設けら
れる領域と、ボディコンタクトが設けられる領域とにお
いて、前記半導体層の厚さは、すべて５〜１５ｎｍの範
囲または、膜圧が最大となる領域より７０％以上とし、
さらに素子領域、キャリア経路領域およびボディコンタ
クト領域における三者の最大値と最小値との差が１０ｎ
ｍ以下とすることを特徴とする。
ジスタが設けられる素子領域と、キャリア経路が設けら
れる領域と、ボディコンタクトが設けられる領域とにお
いて、前記半導体層の厚さは、すべて５〜１５ｎｍの範
囲または、膜圧が最大となる領域より７０％以上とし、
さらに素子領域、キャリア経路領域およびボディコンタ
クト領域における三者の最大値と最小値との差が１０ｎ
ｍ以下とすることを特徴とする。
【００１９】本発明の半導体装置は、前記最大値と最小
値との差を３ｎｍ以下とすることを特徴とする。
値との差を３ｎｍ以下とすることを特徴とする。
【００２０】本発明の半導体装置は、素子領域上と、キ
ャリア経路領域上で、ゲート電極上部の高さは４０ｎｍ
以内の段差とすることを特徴とする。
ャリア経路領域上で、ゲート電極上部の高さは４０ｎｍ
以内の段差とすることを特徴とする。
【００２１】本発明の半導体装置は、前記ゲート電極上
部の高さを１０ｎｍ以下の段差とすることを特徴とす
る。
部の高さを１０ｎｍ以下の段差とすることを特徴とす
る。
【００２２】本発明の半導体装置は、前記ゲート電極
は、フィールド絶縁膜と予め定めた許容範囲内で同じ高
さを持つ第１の領域と、第１の領域の上に位置し、キャ
リア経路上部に延長される第１の領域からなることを特
徴とする。
は、フィールド絶縁膜と予め定めた許容範囲内で同じ高
さを持つ第１の領域と、第１の領域の上に位置し、キャ
リア経路上部に延長される第１の領域からなることを特
徴とする。
【００２３】本発明の半導体装置は、前記ゲート電極の
前記第１の領域と第２の領域は、異なる工程において堆
積された材料よりなることを特徴とする。
前記第１の領域と第２の領域は、異なる工程において堆
積された材料よりなることを特徴とする。
【００２４】本発明の半導体装置は、前記ゲート電極の
前記第１の領域と第２の領域は、異なる材料よりなるこ
とを特徴とする。
前記第１の領域と第２の領域は、異なる材料よりなるこ
とを特徴とする。
【００２５】本発明の半導体装置は、前記フィールド絶
縁膜端部の少なくとも素子領域側に、絶縁膜よりなる側
壁を持つことを特徴とする。
縁膜端部の少なくとも素子領域側に、絶縁膜よりなる側
壁を持つことを特徴とする。
【００２６】本発明の半導体装置は、前記絶縁膜よりな
る側壁の下部に、不純物濃度が低い領域を持つことを特
徴とする。
る側壁の下部に、不純物濃度が低い領域を持つことを特
徴とする。
【００２７】本発明の半導体装置は、前記フィールド絶
縁膜の側面に、Ｓｉ３Ｎ４膜よりなる側壁を持つこと特
徴とする。
縁膜の側面に、Ｓｉ３Ｎ４膜よりなる側壁を持つこと特
徴とする。
【００２８】本発明の半導体装置は、前記フィールド絶
縁膜の下部及び側面は、Ｓｉ３Ｎ４膜よりなることを特
徴とする。
縁膜の下部及び側面は、Ｓｉ３Ｎ４膜よりなることを特
徴とする。
【００２９】本発明の半導体装置の製造方法は、絶縁体
上の半導体層上において、素子領域及びボディコンタク
ト領域を覆うＣＭＰマスクを形成する工程と、全体を前
記ＣＭＰマスクの材料とは異なる第２の絶縁体で覆い続
いてＣＭＰにより第２の絶縁体を平坦化する工程と、Ｃ
ＭＰ工程後により露出した前記ＣＭＰマスク材料を除去
し、露出した半導体層にはゲート絶縁膜、ゲート電極及
び第１導電型のソース／ドレイン領域を持つ電界効果型
トランジスタ、もしくは第２導電型の不純物が高濃度に
導入されたボディコンタクト領域を形成することを特徴
とする。
上の半導体層上において、素子領域及びボディコンタク
ト領域を覆うＣＭＰマスクを形成する工程と、全体を前
記ＣＭＰマスクの材料とは異なる第２の絶縁体で覆い続
いてＣＭＰにより第２の絶縁体を平坦化する工程と、Ｃ
ＭＰ工程後により露出した前記ＣＭＰマスク材料を除去
し、露出した半導体層にはゲート絶縁膜、ゲート電極及
び第１導電型のソース／ドレイン領域を持つ電界効果型
トランジスタ、もしくは第２導電型の不純物が高濃度に
導入されたボディコンタクト領域を形成することを特徴
とする。
【００３０】本発明の半導体装置の製造方法は、前記Ｃ
ＭＰマスクの材料が、最上層がＳｉ ３Ｎ４膜よりなる多
層膜により形成されることを特徴とする。
ＭＰマスクの材料が、最上層がＳｉ ３Ｎ４膜よりなる多
層膜により形成されることを特徴とする。
【００３１】本発明の半導体装置の製造方法は、記ＣＭ
Ｐマスクの材料が、最上層がＳｉ３Ｎ４膜、中間層はポ
リシリコン、最下層がＳｉＯ２よりなる三層膜により形
成されることを特徴とする。
Ｐマスクの材料が、最上層がＳｉ３Ｎ４膜、中間層はポ
リシリコン、最下層がＳｉＯ２よりなる三層膜により形
成されることを特徴とする。
【００３２】本発明の半導体装置の製造方法は、素子領
域及びボディコンタクト領域以外を覆う前記ＣＭＰマス
クを形成した後、前記ＣＭＰマスクに覆われていない領
域、すなわち素子分離領域の半導体層へ第２導電型の不
純物を導入することを特徴とする。
域及びボディコンタクト領域以外を覆う前記ＣＭＰマス
クを形成した後、前記ＣＭＰマスクに覆われていない領
域、すなわち素子分離領域の半導体層へ第２導電型の不
純物を導入することを特徴とする。
【００３３】本発明の半導体装置の製造方法は、前記Ｃ
ＭＰマスクの材料が多層膜よりなり、前記多層膜の最上
層以外を成す材料のうち少なくとも一部を素子分離領域
において残留するように一旦加工し、素子分離領域の半
導体層へ、第２導電型の不純物を導入したのち、素子分
離領域の表面に残留する材料のうち絶縁体でない材料を
除去することを特徴とする。
ＭＰマスクの材料が多層膜よりなり、前記多層膜の最上
層以外を成す材料のうち少なくとも一部を素子分離領域
において残留するように一旦加工し、素子分離領域の半
導体層へ、第２導電型の不純物を導入したのち、素子分
離領域の表面に残留する材料のうち絶縁体でない材料を
除去することを特徴とする。
【００３４】本発明の半導体装置の製造方法は、絶縁体
上の半導体層表面を熱酸化したのちポリシリコン層、Ｓ
ｉ３Ｎ４膜層をこの順に堆積し、素子領域及びボディコ
ンタクト領域以外の、Ｓｉ３Ｎ４膜をフォトリソグラフ
ィおよびＲＩＥを用いて除去し、素子領域及びボディコ
ンタクト領域にＳｉ３Ｎ４膜よりなるマスク材料を形成
する工程と、素子分離領域の半導体層への第２導電型の
不純物導入と素子分離領域での前記ポリシリコン層の除
去を行ったのち全体をＣＶＤＳｉＯ２膜で覆い、ＣＭＰ
によりＣＶＤＳｉＯ２膜を平坦化する工程と、前記ＣＭ
Ｐ工程後により露出したＳｉ３Ｎ４膜よりなるマスク材
料、及びその下層のポリシリコン層及び熱酸化膜層を除
去し、露出した半導体層にはゲート絶縁膜、ゲート電極
及び第１導電型のソース／ドレイン領域を持つ電界効果
型トランジスタ、もしくは第２導電型の不純物が高濃度
に導入されたボディコンタクト領域が形成されることを
特徴とする。
上の半導体層表面を熱酸化したのちポリシリコン層、Ｓ
ｉ３Ｎ４膜層をこの順に堆積し、素子領域及びボディコ
ンタクト領域以外の、Ｓｉ３Ｎ４膜をフォトリソグラフ
ィおよびＲＩＥを用いて除去し、素子領域及びボディコ
ンタクト領域にＳｉ３Ｎ４膜よりなるマスク材料を形成
する工程と、素子分離領域の半導体層への第２導電型の
不純物導入と素子分離領域での前記ポリシリコン層の除
去を行ったのち全体をＣＶＤＳｉＯ２膜で覆い、ＣＭＰ
によりＣＶＤＳｉＯ２膜を平坦化する工程と、前記ＣＭ
Ｐ工程後により露出したＳｉ３Ｎ４膜よりなるマスク材
料、及びその下層のポリシリコン層及び熱酸化膜層を除
去し、露出した半導体層にはゲート絶縁膜、ゲート電極
及び第１導電型のソース／ドレイン領域を持つ電界効果
型トランジスタ、もしくは第２導電型の不純物が高濃度
に導入されたボディコンタクト領域が形成されることを
特徴とする。
【００３５】本発明の半導体装置の製造方法は、ＣＭＰ
マスクの最上層がＣＭＰに対して耐性を有する上層マス
ク層、第２層が導電性材料もしくは不純物の導入により
導電性を持たせることができる材料、最下層がゲート絶
縁膜を成す絶縁体より成り、前記ＣＭＰマスクの材料と
は異なる第２の絶縁体で全体を覆い、続いてＣＭＰによ
り第２の絶縁体を平坦化した後に、ボディコンタクト領
域の全てと、素子領域のうち一部において前記ＣＭＰマ
スクのうち少なくとも最上層と第２層を除去し、残留し
た前記ＣＭＰマスクの第２層を電界効果型トランジスタ
のゲート電極とし、前記ゲート電極の両側の半導体層に
ソース／ドレイン領域を形成することにより、電界効果
型トランジスタを形成することを特徴とする。
マスクの最上層がＣＭＰに対して耐性を有する上層マス
ク層、第２層が導電性材料もしくは不純物の導入により
導電性を持たせることができる材料、最下層がゲート絶
縁膜を成す絶縁体より成り、前記ＣＭＰマスクの材料と
は異なる第２の絶縁体で全体を覆い、続いてＣＭＰによ
り第２の絶縁体を平坦化した後に、ボディコンタクト領
域の全てと、素子領域のうち一部において前記ＣＭＰマ
スクのうち少なくとも最上層と第２層を除去し、残留し
た前記ＣＭＰマスクの第２層を電界効果型トランジスタ
のゲート電極とし、前記ゲート電極の両側の半導体層に
ソース／ドレイン領域を形成することにより、電界効果
型トランジスタを形成することを特徴とする。
【００３６】本発明の半導体装置の製造方法は、素子領
域及びボディコンタクト領域以外を覆う前記ＣＭＰマス
クを形成した後、ＣＭＰマスクに覆われていない領域、
すなわち素子分離領域の半導体層へ、第２導電型の不純
物を導入することを特徴とする。
域及びボディコンタクト領域以外を覆う前記ＣＭＰマス
クを形成した後、ＣＭＰマスクに覆われていない領域、
すなわち素子分離領域の半導体層へ、第２導電型の不純
物を導入することを特徴とする。
【００３７】本発明の半導体装置の製造方法は、前記Ｃ
ＭＰマスクを形成後、前記ＣＭＰマスクの材料とは異な
る第２の絶縁体で全体を覆い、続いてＣＭＰにより第２
の絶縁体を平坦化した後に、前記ＣＭＰマスクの最上層
を除去し、全体に導電性のゲート電極上層材料を堆積
し、ゲート電極上層材料を加工すると同時に、ボディコ
ンタクト領域の全てと、素子領域のうち一部において前
記ＣＭＰマスクのうち少なくとも最上層と第２層を除去
することを特徴とする。
ＭＰマスクを形成後、前記ＣＭＰマスクの材料とは異な
る第２の絶縁体で全体を覆い、続いてＣＭＰにより第２
の絶縁体を平坦化した後に、前記ＣＭＰマスクの最上層
を除去し、全体に導電性のゲート電極上層材料を堆積
し、ゲート電極上層材料を加工すると同時に、ボディコ
ンタクト領域の全てと、素子領域のうち一部において前
記ＣＭＰマスクのうち少なくとも最上層と第２層を除去
することを特徴とする。
【００３８】本発明の半導体装置の製造方法は、前記Ｃ
ＭＰマスクの最上層がＳｉ３Ｎ４膜であることを特徴と
する。
ＭＰマスクの最上層がＳｉ３Ｎ４膜であることを特徴と
する。
【００３９】本発明の半導体装置の製造方法は、前記Ｃ
ＭＰマスクの第２層がポリシリコン、最上層が金属であ
ることを特徴とする。
ＭＰマスクの第２層がポリシリコン、最上層が金属であ
ることを特徴とする。
【００４０】本発明の半導体装置の製造方法は、前記Ｃ
ＭＰマスクの第２層が、導電性材料もしくは不純物の導
入により導電性を持たせることができる材料による多層
構造であることを特徴とする。
ＭＰマスクの第２層が、導電性材料もしくは不純物の導
入により導電性を持たせることができる材料による多層
構造であることを特徴とする。
【００４１】本発明の半導体装置の製造方法は、ゲート
電極上層材料は、導電性材料もしくは不純物の導入によ
り導電性を持たせることができる材料による多層構造で
あることを特徴とする。
電極上層材料は、導電性材料もしくは不純物の導入によ
り導電性を持たせることができる材料による多層構造で
あることを特徴とする。
【００４２】本発明の半導体装置の製造方法は、前記ボ
ディコンタクト領域に隣接するＳｉＯ２サイドウォー
ル、あるいはＳｉＯ２サイドウォールとＣＶＤ酸化膜の
一部を除去し、ボディコンタクト開口拡大部を設けるこ
とを特徴とする。
ディコンタクト領域に隣接するＳｉＯ２サイドウォー
ル、あるいはＳｉＯ２サイドウォールとＣＶＤ酸化膜の
一部を除去し、ボディコンタクト開口拡大部を設けるこ
とを特徴とする。
【００４３】本発明の半導体装置の製造方法は、素子領
域とボディコンタクト領域を覆うＣＭＰマスクを形成
し、前記ＣＭＰマスクの材料とは異なる第２の絶縁体で
全体を覆い、続いてＣＭＰにより第２の絶縁体を平坦化
した後にボディコンタクト領域の全てと、素子領域のう
ち一部において前記ＣＭＰマスクの全層、または多層よ
りなるＣＭＰマスクの最下層を除いた残りの層を除去
し、電界効果型トランジスタのダミーゲート電極を形成
し、前記ゲート電極の両側の半導体層に第１導電型の不
純物を導入することによりソース／ドレイン領域を形成
したのち、全体を第３の絶縁膜で覆い、第３の絶縁膜を
平坦化して、前記ＣＭＰマスクの上部を露出させ、前記
ＣＭＰマスクを除去してスリットを形成し、スリット中
にゲート電極を形成することを特徴とする。
域とボディコンタクト領域を覆うＣＭＰマスクを形成
し、前記ＣＭＰマスクの材料とは異なる第２の絶縁体で
全体を覆い、続いてＣＭＰにより第２の絶縁体を平坦化
した後にボディコンタクト領域の全てと、素子領域のう
ち一部において前記ＣＭＰマスクの全層、または多層よ
りなるＣＭＰマスクの最下層を除いた残りの層を除去
し、電界効果型トランジスタのダミーゲート電極を形成
し、前記ゲート電極の両側の半導体層に第１導電型の不
純物を導入することによりソース／ドレイン領域を形成
したのち、全体を第３の絶縁膜で覆い、第３の絶縁膜を
平坦化して、前記ＣＭＰマスクの上部を露出させ、前記
ＣＭＰマスクを除去してスリットを形成し、スリット中
にゲート電極を形成することを特徴とする。
【００４４】本発明の半導体装置の製造方法は、第２の
絶縁膜をＣＭＰにより平坦化したのち、前記ＣＭＰマス
クの上部に設けられた層と、第２の絶縁膜を一定の深さ
までエッチバックし、ＣＭＰに対して耐性を持つ層を堆
積し、これを新たに前記ＣＭＰマスクの上部層とするこ
とを特徴とする。
絶縁膜をＣＭＰにより平坦化したのち、前記ＣＭＰマス
クの上部に設けられた層と、第２の絶縁膜を一定の深さ
までエッチバックし、ＣＭＰに対して耐性を持つ層を堆
積し、これを新たに前記ＣＭＰマスクの上部層とするこ
とを特徴とする。
【００４５】本発明の半導体装置の製造方法は、前記Ｃ
ＭＰマスクの上部にＳｉ３Ｎ４よりなる層を持つことを
特徴とする。
ＭＰマスクの上部にＳｉ３Ｎ４よりなる層を持つことを
特徴とする。
【００４６】本発明の半導体装置の製造方法は、ＣＭＰ
マスクの上部に設けられるＳｉ３Ｎ ４層が、前記ＣＭＰ
マスクの側面も覆うことを特徴とする。
マスクの上部に設けられるＳｉ３Ｎ ４層が、前記ＣＭＰ
マスクの側面も覆うことを特徴とする。
【００４７】本発明の半導体装置の製造方法は、前記素
子領域とボディコンタクト領域を覆うＣＭＰマスクを形
成後、前記ＣＭＰマスクの側面にサイドウォールを形成
し、ボディコンタクト領域を覆うＣＭＰマスクの側面の
サイドウォールを除去したのち、素子分離領域に第２導
電型の不純物を導入することを特徴とする。
子領域とボディコンタクト領域を覆うＣＭＰマスクを形
成後、前記ＣＭＰマスクの側面にサイドウォールを形成
し、ボディコンタクト領域を覆うＣＭＰマスクの側面の
サイドウォールを除去したのち、素子分離領域に第２導
電型の不純物を導入することを特徴とする。
【００４８】本発明の半導体装置の製造方法は、前記素
子領域とボディコンタクト領域を覆うＣＭＰマスクを形
成後、前記ＣＭＰマスクの側面にサイドウォールを形成
したのち、素子分離領域に第２導電型の不純物を導入す
ることと、ボディコンタクト領域に高濃度の不純物を導
入する以前に、ボディコンタクト領域の前記ＣＭＰマス
クの側面を覆うように設けられたサイドウォールの少な
くとも一部を除去することを特徴とする。
子領域とボディコンタクト領域を覆うＣＭＰマスクを形
成後、前記ＣＭＰマスクの側面にサイドウォールを形成
したのち、素子分離領域に第２導電型の不純物を導入す
ることと、ボディコンタクト領域に高濃度の不純物を導
入する以前に、ボディコンタクト領域の前記ＣＭＰマス
クの側面を覆うように設けられたサイドウォールの少な
くとも一部を除去することを特徴とする。
【００４９】本発明の半導体装置の製造方法は、前記素
子領域とボディコンタクト領域を覆うＣＭＰマスクを形
成後、前記素子領域周辺を不純物導入に対するマスクで
覆ったのち、半導体層に対してイオン注入を実施する工
程と、前記素子領域とボディコンタクト領域を覆うＣＭ
Ｐマスクの側面にサイドウォールを形成したのち、素子
分離領域に第２導電型の不純物を導入する工程とを持つ
ことを特徴とする。
子領域とボディコンタクト領域を覆うＣＭＰマスクを形
成後、前記素子領域周辺を不純物導入に対するマスクで
覆ったのち、半導体層に対してイオン注入を実施する工
程と、前記素子領域とボディコンタクト領域を覆うＣＭ
Ｐマスクの側面にサイドウォールを形成したのち、素子
分離領域に第２導電型の不純物を導入する工程とを持つ
ことを特徴とする。
【００５０】本発明の半導体装置は、前記ゲート絶縁膜
の少なくとも一部に、フィールド絶縁膜よりも誘電率が
高い材料を含むことを特徴とする。
の少なくとも一部に、フィールド絶縁膜よりも誘電率が
高い材料を含むことを特徴とする。
【００５１】本発明の半導体装置は、前記ゲート絶縁膜
の誘電率が、フィールド絶縁膜の誘電率よりも高いこと
を特徴とする。
の誘電率が、フィールド絶縁膜の誘電率よりも高いこと
を特徴とする。
【００５２】本発明の半導体装置には、前記絶縁体によ
って互いに分離される一つの単位に、一つのトランジス
タと一つのボディコンタクトが含まれることを特徴とす
る。
って互いに分離される一つの単位に、一つのトランジス
タと一つのボディコンタクトが含まれることを特徴とす
る。
【００５３】本発明の半導体装置には、前記絶縁体によ
って互いに分離される一つの単位に、複数のトランジス
タと一つのボディコンタクトが含まれることを特徴とす
る。
って互いに分離される一つの単位に、複数のトランジス
タと一つのボディコンタクトが含まれることを特徴とす
る。
【００５４】本発明の半導体装置には、前記絶縁体によ
って互いに分離される一つの単位に、一つのトランジス
タと複数のボディコンタクトが含まれることを特徴とす
る。
って互いに分離される一つの単位に、一つのトランジス
タと複数のボディコンタクトが含まれることを特徴とす
る。
【００５５】本発明の半導体装置には、前記絶縁体によ
って互いに分離される一つの単位に、複数のトランジス
タと一つのボディコンタクトが含まれることを特徴とす
る。
って互いに分離される一つの単位に、複数のトランジス
タと一つのボディコンタクトが含まれることを特徴とす
る。
【００５６】
【発明の実施の形態】本発明の第１の実施例について、
図１から図５、図１５から図２５を参照して説明する。
図１から図５の断面図は、完成図である図１９における
ａ−ａ'断面の形状を、工程を追って描いたものであ
る。
図１から図５、図１５から図２５を参照して説明する。
図１から図５の断面図は、完成図である図１９における
ａ−ａ'断面の形状を、工程を追って描いたものであ
る。
【００５７】シリコン基板上１に埋め込み絶縁膜層２を
介して単結晶シリコン層３が設けられたＳＯＩ（シリコ
ン・オン・インシュレータ）基板を用意する（図１
(ａ)）。埋め込み絶縁膜層２の材質はＳｉＯ２、厚さは
例えば１００ｎｍとする。シリコン層３の厚さは典型的
には１０〜５０ｎｍである（図１（ａ））。
介して単結晶シリコン層３が設けられたＳＯＩ（シリコ
ン・オン・インシュレータ）基板を用意する（図１
(ａ)）。埋め込み絶縁膜層２の材質はＳｉＯ２、厚さは
例えば１００ｎｍとする。シリコン層３の厚さは典型的
には１０〜５０ｎｍである（図１（ａ））。
【００５８】厚さ１０ｎｍのパッド酸化膜４を熱酸化に
より形成後、厚さ２０ｎｍのパッドポリシリコン膜５、
厚さ１５０ｎｍのＳｉ３Ｎ４膜６を、ＣＶＤ等の薄膜堆
積手段を用いてこの順に堆積する（図１（ｂ））。
より形成後、厚さ２０ｎｍのパッドポリシリコン膜５、
厚さ１５０ｎｍのＳｉ３Ｎ４膜６を、ＣＶＤ等の薄膜堆
積手段を用いてこの順に堆積する（図１（ｂ））。
【００５９】素子領域７を形成する領域、ボディコンタ
クト領域８を形成する領域にのみ、Ｓｉ３Ｎ４膜６を残
すよう、フォトリソグラフィおよびＲＩＥを用いて加工
する（図１（ｃ））。続いて全体にＳｉＯ２膜をＣＶＤ
により１５０ｎｍ堆積し、ＲＩＥによりエッチバック
し、Ｓｉ３Ｎ４膜６の側面に、ＳｉＯ２サイドウォール
１０を形成する（図２（ａ））。
クト領域８を形成する領域にのみ、Ｓｉ３Ｎ４膜６を残
すよう、フォトリソグラフィおよびＲＩＥを用いて加工
する（図１（ｃ））。続いて全体にＳｉＯ２膜をＣＶＤ
により１５０ｎｍ堆積し、ＲＩＥによりエッチバック
し、Ｓｉ３Ｎ４膜６の側面に、ＳｉＯ２サイドウォール
１０を形成する（図２（ａ））。
【００６０】次に素子領域７に位置するＳｉ３Ｎ４膜
６、及びＳｉＯ２サイドウォール１０をレジストパター
ンで覆い、ボディコンタクト領域８を覆うＳｉ３Ｎ４膜
６の側面にあるＳｉＯ２サイドウォール１０を除去す
る。続いてレジストを除去した状態における断面図を図
２（ｂ）、平面図を図１５にそれぞれ示す。
６、及びＳｉＯ２サイドウォール１０をレジストパター
ンで覆い、ボディコンタクト領域８を覆うＳｉ３Ｎ４膜
６の側面にあるＳｉＯ２サイドウォール１０を除去す
る。続いてレジストを除去した状態における断面図を図
２（ｂ）、平面図を図１５にそれぞれ示す。
【００６１】Ｓｉ３Ｎ４膜６、及びＳｉＯ２サイドウォ
ール１０をマスクに、シリコン層３に不純物をイオン注
入し、続いて不純物を活性化するための熱処理（典型的
には９００〜１０５０度１０秒）をする。注入される不
純物イオンの導電型は、ｎチャネルトランジスタ周辺で
はｐ型、ｐチャネルトランジスタ周辺ではｎ型である。
ｐ型不純物となるイオンとして、例えばＢ＋、Ｂ
Ｆ２ ＋、Ｉｎを用いる。ｎ型不純物となるイオンとして
例えばＡｓ＋、Ｐ＋、Ｓｂ＋を用いる。これにより、シ
リコン層３中に不純物濃度が比較的高いキャリア経路１
１が形成される（図２（ｃ））。ｐチャネルトランジス
タの周辺と、ｎチャネルトランジスタの周辺で異なる不
純物を導入するためには、それぞれに対してイオン注入
をする際に、他方をレジストパターンで覆えば良い。
ール１０をマスクに、シリコン層３に不純物をイオン注
入し、続いて不純物を活性化するための熱処理（典型的
には９００〜１０５０度１０秒）をする。注入される不
純物イオンの導電型は、ｎチャネルトランジスタ周辺で
はｐ型、ｐチャネルトランジスタ周辺ではｎ型である。
ｐ型不純物となるイオンとして、例えばＢ＋、Ｂ
Ｆ２ ＋、Ｉｎを用いる。ｎ型不純物となるイオンとして
例えばＡｓ＋、Ｐ＋、Ｓｂ＋を用いる。これにより、シ
リコン層３中に不純物濃度が比較的高いキャリア経路１
１が形成される（図２（ｃ））。ｐチャネルトランジス
タの周辺と、ｎチャネルトランジスタの周辺で異なる不
純物を導入するためには、それぞれに対してイオン注入
をする際に、他方をレジストパターンで覆えば良い。
【００６２】キャリア経路１１の不純物濃度は、典型的
には１×１０１８ｃｍ−３から１×１０２０ｃｍ−３の
範囲である。ドーズ量は、典型的には１×１０１３ｃｍ
−２から１×１０１５ｃｍ−２の範囲である。
には１×１０１８ｃｍ−３から１×１０２０ｃｍ−３の
範囲である。ドーズ量は、典型的には１×１０１３ｃｍ
−２から１×１０１５ｃｍ−２の範囲である。
【００６３】素子領域７を覆うＳｉ３Ｎ４膜６は、Ｓｉ
Ｏ２サイドウォール１０を持つので、キャリア経路１１
と素子領域７との間には、不純物の緩衝領域となるスペ
ースが開く。このスペースにおいては、キャリア経路１
１に導入された不純物が、キャリア経路１１から離れる
に従い、あるいは後述するように素子領域のソース／ド
レイン領域に導入される不純物が、ソース／ドレイン領
域から離れるに従い低下するように分布する。不純物分
布が急峻である場合、緩衝領域となるスペースに不純物
が全く導入されない部分ができても、もちろん構わな
い。
Ｏ２サイドウォール１０を持つので、キャリア経路１１
と素子領域７との間には、不純物の緩衝領域となるスペ
ースが開く。このスペースにおいては、キャリア経路１
１に導入された不純物が、キャリア経路１１から離れる
に従い、あるいは後述するように素子領域のソース／ド
レイン領域に導入される不純物が、ソース／ドレイン領
域から離れるに従い低下するように分布する。不純物分
布が急峻である場合、緩衝領域となるスペースに不純物
が全く導入されない部分ができても、もちろん構わな
い。
【００６４】フッ酸溶液により、ＳｉＯ２サイドウォー
ル１０をエッチング除去した後、Ｓｉ３Ｎ４膜６をマス
クに、パッドポリシリコン層５をＲＩＥで除去する。続
いて、Ｓｉ３Ｎ４膜６をマスクに、パッド酸化膜層４を
ＲＩＥにより除去する。この状態における平面図を図１
６に、図１６のａ−ａ’断面図を図３（ａ）に示す。
ル１０をエッチング除去した後、Ｓｉ３Ｎ４膜６をマス
クに、パッドポリシリコン層５をＲＩＥで除去する。続
いて、Ｓｉ３Ｎ４膜６をマスクに、パッド酸化膜層４を
ＲＩＥにより除去する。この状態における平面図を図１
６に、図１６のａ−ａ’断面図を図３（ａ）に示す。
【００６５】全体をＣＶＤＳｉＯ２膜１２で覆い（図３
（ｂ））、Ｓｉ３Ｎ４膜６をストッパとしてＣＭＰ（ケ
ミカルメカノポリッシュ）によりＣＶＤＳｉＯ２膜１２
を平坦化し、図３（ｃ）の形状を得る。但し、図面を見
やすくするために、図１７においてＣＶＤ酸化膜１２と
ゲート酸化膜１３を省略して描いている。
（ｂ））、Ｓｉ３Ｎ４膜６をストッパとしてＣＭＰ（ケ
ミカルメカノポリッシュ）によりＣＶＤＳｉＯ２膜１２
を平坦化し、図３（ｃ）の形状を得る。但し、図面を見
やすくするために、図１７においてＣＶＤ酸化膜１２と
ゲート酸化膜１３を省略して描いている。
【００６６】続いて、素子形成領域７及びボディコンタ
クト領域８において、熱したリン酸によりＳｉ３Ｎ４膜
６を除去し、ＲＩＥ、もしくはフッ酸−硝酸混合液によ
るウェットエッチングにより、パッドポリシリコン層５
を除去し、フッ酸によるウェットエッチングにより、パ
ッド酸化膜層４を除去する。続いて、素子形成領域７及
びボディコンタクト領域８において露出したシリコン層
３の表面を１０ｎｍ熱酸化して犠牲酸化膜を形成したの
ち、フッ酸により犠牲酸化膜を除去する。続いて、２ｎ
ｍ熱酸化しゲート酸化膜１３を形成し、全面にポリシリ
コンを２００ｎｍＣＶＤにより堆積する。続いてフォト
リソグラフィもしくは電子ビーム露光などのリソグラフ
ィ技術と、ＲＩＥ等のエッチング技術を用いて、堆積し
たポリシリコンを加工してゲート電極１４を形成する
（図４（ａ））。この時、ボディコンタクト領域８に堆
積されたポリシリコンは、ゲートの加工と同時に除去さ
せる。
クト領域８において、熱したリン酸によりＳｉ３Ｎ４膜
６を除去し、ＲＩＥ、もしくはフッ酸−硝酸混合液によ
るウェットエッチングにより、パッドポリシリコン層５
を除去し、フッ酸によるウェットエッチングにより、パ
ッド酸化膜層４を除去する。続いて、素子形成領域７及
びボディコンタクト領域８において露出したシリコン層
３の表面を１０ｎｍ熱酸化して犠牲酸化膜を形成したの
ち、フッ酸により犠牲酸化膜を除去する。続いて、２ｎ
ｍ熱酸化しゲート酸化膜１３を形成し、全面にポリシリ
コンを２００ｎｍＣＶＤにより堆積する。続いてフォト
リソグラフィもしくは電子ビーム露光などのリソグラフ
ィ技術と、ＲＩＥ等のエッチング技術を用いて、堆積し
たポリシリコンを加工してゲート電極１４を形成する
（図４（ａ））。この時、ボディコンタクト領域８に堆
積されたポリシリコンは、ゲートの加工と同時に除去さ
せる。
【００６７】続いて、素子形成領域７において、ゲート
電極をマスクに、ゲート電極の両側にイオン注入を行う
ことにより、ソース／ドレイン領域１５を形成する。ｎ
チャネルトランジスタのソース／ドレイン領域にはｎ型
の不純物が、ｐチャネルトランジスタのソース／ドレイ
ン領域にはｐ型の不純物が、それぞれ高濃度に導入され
る。キャリア経路１１を介してｎチャネルトランジスタ
と接続するボディコンタクト領域８には、ｐ型不純物
が、キャリア経路１１を介してｐチャネルトランジスタ
と接続するボディコンタクト領域８には、ｎ型不純物
が、それぞれ高濃度に導入され、ボディコンタクト高濃
度領域１６が形成される。ゲート電極下部のシリコン層
３はチャネル形成領域３８となる。この状態における平
面図を図１７に、図１７のａ−ａ’断面図を図４（ｂ）
に示す。また、素子領域７、素子分離領域９、ボディコ
ンタクト領域８の位置関係を図１８に示す。
電極をマスクに、ゲート電極の両側にイオン注入を行う
ことにより、ソース／ドレイン領域１５を形成する。ｎ
チャネルトランジスタのソース／ドレイン領域にはｎ型
の不純物が、ｐチャネルトランジスタのソース／ドレイ
ン領域にはｐ型の不純物が、それぞれ高濃度に導入され
る。キャリア経路１１を介してｎチャネルトランジスタ
と接続するボディコンタクト領域８には、ｐ型不純物
が、キャリア経路１１を介してｐチャネルトランジスタ
と接続するボディコンタクト領域８には、ｎ型不純物
が、それぞれ高濃度に導入され、ボディコンタクト高濃
度領域１６が形成される。ゲート電極下部のシリコン層
３はチャネル形成領域３８となる。この状態における平
面図を図１７に、図１７のａ−ａ’断面図を図４（ｂ）
に示す。また、素子領域７、素子分離領域９、ボディコ
ンタクト領域８の位置関係を図１８に示す。
【００６８】ｎチャネルトランジスタのソース／ドレイ
ン領域と、ｐチャネルトランジスタのボディコンタクト
領域は同一導電型であるので、同一の工程で同時に不純
物を導入しても良い。また、ｐチャネルトランジスタの
ソース／ドレイン領域と、ｎチャネルトランジスタのボ
ディコンタクト領域は同一導電型であるので、同一の工
程で同時に不純物を導入しても良い。また、ｎチャネル
トランジスタのソース／ドレイン領域、ｐチャネルトラ
ンジスタのボディコンタクト領域、ｐチャネルトランジ
スタのソース／ドレイン領域、ｎチャネルトランジスタ
のボディコンタクト領域に対して、それぞれ別々の工程
（例えば別々のイオン注入工程）において不純物を導入
しても良い。
ン領域と、ｐチャネルトランジスタのボディコンタクト
領域は同一導電型であるので、同一の工程で同時に不純
物を導入しても良い。また、ｐチャネルトランジスタの
ソース／ドレイン領域と、ｎチャネルトランジスタのボ
ディコンタクト領域は同一導電型であるので、同一の工
程で同時に不純物を導入しても良い。また、ｎチャネル
トランジスタのソース／ドレイン領域、ｐチャネルトラ
ンジスタのボディコンタクト領域、ｐチャネルトランジ
スタのソース／ドレイン領域、ｎチャネルトランジスタ
のボディコンタクト領域に対して、それぞれ別々の工程
（例えば別々のイオン注入工程）において不純物を導入
しても良い。
【００６９】全面にＣＶＤによりＳｉＯ２膜を５００ｎ
ｍ堆積し、ＣＭＰにより平坦化して層間絶縁膜１７を形
成したのち、通常のコンタクト形成工程、及び配線形成
工程を用いて、ソース／ドレイン領域１５に接続する配
線１８、ゲート電極に接続する配線４１及びボディコン
タクト高濃度領域１６に接続するボディコンタクト配線
１９を設ける。この状態における平面図を図１９、図１
９のａ−ａ’断面図を図５に示す。図１９の状態におけ
るｂ−ｂ’断面を図２０に、ｃ−ｃ’断面を図２１に示
す。
ｍ堆積し、ＣＭＰにより平坦化して層間絶縁膜１７を形
成したのち、通常のコンタクト形成工程、及び配線形成
工程を用いて、ソース／ドレイン領域１５に接続する配
線１８、ゲート電極に接続する配線４１及びボディコン
タクト高濃度領域１６に接続するボディコンタクト配線
１９を設ける。この状態における平面図を図１９、図１
９のａ−ａ’断面図を図５に示す。図１９の状態におけ
るｂ−ｂ’断面を図２０に、ｃ−ｃ’断面を図２１に示
す。
【００７０】第１の実施例において、パッドポリシリコ
ン層５は、Ｓｉ３Ｎ４膜をＲＩＥによりエッチングする
際、シリコン層３が露出するのを防ぐ役割を持つ。パッ
ドポリシリコン層５を省略した場合、Ｓｉ３Ｎ４膜をＲ
ＩＥによりエッチングしている間に、パッド酸化膜層４
も同時に除去され、シリコン層３の表面が露出し、シリ
コン層３がＲＩＥによるエッチングダメージを受ける可
能性がある。これに対して、本発明の工程では、Ｓｉ３
Ｎ４膜が、パッドポリシリコン層に対して選択的にエッ
チングされ、パッドポリシリコン層５がＳｉ３Ｎ４膜を
ＲＩＥによりエッチングする際のストッパとなる。ま
た、図３（ａ）の形状を形成する際、パッド酸化膜４が
パッドポリシリコン層５のエッチングに対するストッパ
となる。その後パッド酸化膜４をウェットエッチングに
より取り除けば、ＲＩＥによるシリコン層に対するダメ
ージを解消できる。また、ウェットエッチングに代えて
ＲＩＥによりパッド酸化膜４を除去しても、パッド酸化
膜４は薄いので、シリコン層３に対するダメージを軽減
できる。なお、ここでいうシリコン層へのＲＩＥダメー
ジとは、ＲＩＥの工程中に、シリコン層がある程度エッ
チングされてしまうこと、ＲＩＥ中にシリコン層中に炭
素等の汚染物質が侵入、付着すること、及びシリコン層
の結晶表面、結晶内部に欠陥が導入されることを言う。
ン層５は、Ｓｉ３Ｎ４膜をＲＩＥによりエッチングする
際、シリコン層３が露出するのを防ぐ役割を持つ。パッ
ドポリシリコン層５を省略した場合、Ｓｉ３Ｎ４膜をＲ
ＩＥによりエッチングしている間に、パッド酸化膜層４
も同時に除去され、シリコン層３の表面が露出し、シリ
コン層３がＲＩＥによるエッチングダメージを受ける可
能性がある。これに対して、本発明の工程では、Ｓｉ３
Ｎ４膜が、パッドポリシリコン層に対して選択的にエッ
チングされ、パッドポリシリコン層５がＳｉ３Ｎ４膜を
ＲＩＥによりエッチングする際のストッパとなる。ま
た、図３（ａ）の形状を形成する際、パッド酸化膜４が
パッドポリシリコン層５のエッチングに対するストッパ
となる。その後パッド酸化膜４をウェットエッチングに
より取り除けば、ＲＩＥによるシリコン層に対するダメ
ージを解消できる。また、ウェットエッチングに代えて
ＲＩＥによりパッド酸化膜４を除去しても、パッド酸化
膜４は薄いので、シリコン層３に対するダメージを軽減
できる。なお、ここでいうシリコン層へのＲＩＥダメー
ジとは、ＲＩＥの工程中に、シリコン層がある程度エッ
チングされてしまうこと、ＲＩＥ中にシリコン層中に炭
素等の汚染物質が侵入、付着すること、及びシリコン層
の結晶表面、結晶内部に欠陥が導入されることを言う。
【００７１】なお、ポリシリコン５が無くとも、低ダメ
ージのＲＩＥによりシリコン層３にダメージを与えず
に、Ｓｉ３Ｎ４膜６とＳｉＯ２膜４をパターニングでき
る場合、ポリシリコン５を省略しても良い。この場合、
図２（ａ）に相当する断面は、図２３のようになる。ま
た、この時、素子分離領域のＳｉＯ２膜４は残留してい
ても良い。図２３の形状を形成したあとの工程は、図２
（ｂ）から図６と同様である。この場合、図２（ｂ）に
相当する形状を形成するためには、ボディコンタクト領
域８側のＳｉＯ２サイドウォール１０をウェットエッチ
ングにより除去する。ＳｉＯ２サイドウォール１０をウ
ェットエッチングする際、Ｓｉ３Ｎ４膜６下のパッド酸
化膜３に対して、両側からエッチング液が侵入し、パッ
ド酸化膜４が両側からある一定の位置までエッチングさ
れるが、発明の効果に影響はない。
ージのＲＩＥによりシリコン層３にダメージを与えず
に、Ｓｉ３Ｎ４膜６とＳｉＯ２膜４をパターニングでき
る場合、ポリシリコン５を省略しても良い。この場合、
図２（ａ）に相当する断面は、図２３のようになる。ま
た、この時、素子分離領域のＳｉＯ２膜４は残留してい
ても良い。図２３の形状を形成したあとの工程は、図２
（ｂ）から図６と同様である。この場合、図２（ｂ）に
相当する形状を形成するためには、ボディコンタクト領
域８側のＳｉＯ２サイドウォール１０をウェットエッチ
ングにより除去する。ＳｉＯ２サイドウォール１０をウ
ェットエッチングする際、Ｓｉ３Ｎ４膜６下のパッド酸
化膜３に対して、両側からエッチング液が侵入し、パッ
ド酸化膜４が両側からある一定の位置までエッチングさ
れるが、発明の効果に影響はない。
【００７２】パッド酸化膜４がエッチングされることを
防ぎたい場合は、ボディコンタクト領域８側のＳｉＯ２
サイドウォール１０を除去しなくても良い。但し、ボデ
ィコンタクト領域８側のＳｉＯ２サイドウォール１０を
エッチングしない場合、キャリア経路１１とボディコン
タクト高濃度部１６が接触しない。両者を接触させるた
めには、後述第２の実施例と同じように、図４（ｂ）の
工程においてボディコンタクト高濃度領域１６を形成す
る以前の適当な段階（例えば図３（ｃ）の形状形成後、
図４（ａ）の形状形成後など）において、ボディコンタ
クト領域８がキャリア経路に接するように、ボディコン
タクト領域８をＲＩＥによるエッチング、あるいはウェ
ットエッチングにより広げておけば良い。または後述第
３の実施例と同じように、ＳｉＯ２サイドウォール１０
を形成する材料を堆積する前に、レジストマスクを使用
してボディコンタクト領域８周辺にキャリア経路を形成
するための不純物を導入すれば良い。なお、ボディコン
タクト領域８側のＳｉＯ２サイドウォール１０を除去し
ない場合、素子領域７周辺のＳｉＯ２サイドウォール１
０は素子完成後まで残留することになるが、発明の効果
に影響は無い。
防ぎたい場合は、ボディコンタクト領域８側のＳｉＯ２
サイドウォール１０を除去しなくても良い。但し、ボデ
ィコンタクト領域８側のＳｉＯ２サイドウォール１０を
エッチングしない場合、キャリア経路１１とボディコン
タクト高濃度部１６が接触しない。両者を接触させるた
めには、後述第２の実施例と同じように、図４（ｂ）の
工程においてボディコンタクト高濃度領域１６を形成す
る以前の適当な段階（例えば図３（ｃ）の形状形成後、
図４（ａ）の形状形成後など）において、ボディコンタ
クト領域８がキャリア経路に接するように、ボディコン
タクト領域８をＲＩＥによるエッチング、あるいはウェ
ットエッチングにより広げておけば良い。または後述第
３の実施例と同じように、ＳｉＯ２サイドウォール１０
を形成する材料を堆積する前に、レジストマスクを使用
してボディコンタクト領域８周辺にキャリア経路を形成
するための不純物を導入すれば良い。なお、ボディコン
タクト領域８側のＳｉＯ２サイドウォール１０を除去し
ない場合、素子領域７周辺のＳｉＯ２サイドウォール１
０は素子完成後まで残留することになるが、発明の効果
に影響は無い。
【００７３】また、以上に工程を説明するために用いた
図面では、ゲート電極１４、ソース／ドレイン領域１
５、ボディコンタクト高濃度領域１６が同一断面上に存
在しているが、ボディコンタクト高濃度領域１６及びボ
ディコンタクト領域８は、キャリア経路１１を介してゲ
ート電極１４下の半導体層であるチャネル形成領域３８
と接続していれば、素子分離領域中のいかなる位置に設
けられても良い。例えば、図２２に示すように、ゲート
電極の延長線上に設けられても良い。また、ゲート電極
１４、ソース／ドレイン領域１５、ボディコンタクト高
濃度領域１６が同一断面上になく、またゲート電極の延
長線上にも当たらない位置に、ボディコンタクト高濃度
領域１６及びボディコンタクト領域８が設けられても良
い。
図面では、ゲート電極１４、ソース／ドレイン領域１
５、ボディコンタクト高濃度領域１６が同一断面上に存
在しているが、ボディコンタクト高濃度領域１６及びボ
ディコンタクト領域８は、キャリア経路１１を介してゲ
ート電極１４下の半導体層であるチャネル形成領域３８
と接続していれば、素子分離領域中のいかなる位置に設
けられても良い。例えば、図２２に示すように、ゲート
電極の延長線上に設けられても良い。また、ゲート電極
１４、ソース／ドレイン領域１５、ボディコンタクト高
濃度領域１６が同一断面上になく、またゲート電極の延
長線上にも当たらない位置に、ボディコンタクト高濃度
領域１６及びボディコンタクト領域８が設けられても良
い。
【００７４】なお、ゲート電極４を形成するための導電
性材料（例えばポリシリコン、以下ゲート電極材料）を
堆積したのち、これをＣＭＰなどの平坦化工程により平
坦化しても良い。平坦化を行うと、ゲート電極材料の上
部が平面となるので、ゲート電極の加工性が向上する。
ゲート電極４を形成するための導電性材料を平坦化する
場合、ゲート電極を素子領域の外側に引き出す部分（ゲ
ート電極引き出し部４２）を設けるためには、素子分離
領域上にもゲート電極材料を残す必要があるので、素子
分離領域上のゲート電極材料２１が全く失われない程度
に平坦化を行ったのち（図２４）、ゲート電極を加工し
て図４（ａ）の形状を形成するか、素子分離領域上のゲ
ート電極材料であるポリシリコン（図２５中の２１）が
全て除去されるようにＣＭＰにより平坦化した後、図２
５のようにゲート電極の加工前にあらためて全体に導電
性材料（ゲート上層導電体２３）を堆積したのち、ゲー
ト電極材料２１とゲート上層導電体２３とを加工し、ゲ
ート電極を形成しても良い。なお、ゲート電極材料２１
とゲート上層導電体２３は同じ材料であっても良いし、
異なる材料であっても良い。なお、ゲート上層導電体２
３を堆積させる場合、ゲート電極１４は、ゲート電極材
料２１とゲート上層導電体２３との二層構造になる。ま
た、素子分離領域上のゲート電極材料２１が全く失われ
ない程度に平坦化を行った上、ゲート上層導電体２３を
堆積する工程を行っても良い。
性材料（例えばポリシリコン、以下ゲート電極材料）を
堆積したのち、これをＣＭＰなどの平坦化工程により平
坦化しても良い。平坦化を行うと、ゲート電極材料の上
部が平面となるので、ゲート電極の加工性が向上する。
ゲート電極４を形成するための導電性材料を平坦化する
場合、ゲート電極を素子領域の外側に引き出す部分（ゲ
ート電極引き出し部４２）を設けるためには、素子分離
領域上にもゲート電極材料を残す必要があるので、素子
分離領域上のゲート電極材料２１が全く失われない程度
に平坦化を行ったのち（図２４）、ゲート電極を加工し
て図４（ａ）の形状を形成するか、素子分離領域上のゲ
ート電極材料であるポリシリコン（図２５中の２１）が
全て除去されるようにＣＭＰにより平坦化した後、図２
５のようにゲート電極の加工前にあらためて全体に導電
性材料（ゲート上層導電体２３）を堆積したのち、ゲー
ト電極材料２１とゲート上層導電体２３とを加工し、ゲ
ート電極を形成しても良い。なお、ゲート電極材料２１
とゲート上層導電体２３は同じ材料であっても良いし、
異なる材料であっても良い。なお、ゲート上層導電体２
３を堆積させる場合、ゲート電極１４は、ゲート電極材
料２１とゲート上層導電体２３との二層構造になる。ま
た、素子分離領域上のゲート電極材料２１が全く失われ
ない程度に平坦化を行った上、ゲート上層導電体２３を
堆積する工程を行っても良い。
【００７５】本発明の第２の実施例を図６〜図９、及び
図２６から図３４を参照して説明する。図６から図９
は、配線工程直前の平面図である図２６及び図２７にお
いて、ａ−ａ’と示した位置における断面の形状を、工
程を追って描いたものである。なお、図２６及び図２７
にａ−ａ’、ｂ−ｂ’及びｃ−ｃ’と示した位置は、第
１の実施例、図１９のａ−ａ’、ｂ−ｂ’及びｃ−ｃ’
の位置にそれぞれ対応するものである。各領域に導入さ
れる不純物種、不純物濃度、各部の寸法、膜厚などは、
特記しない限り第１の実施例と同じである。
図２６から図３４を参照して説明する。図６から図９
は、配線工程直前の平面図である図２６及び図２７にお
いて、ａ−ａ’と示した位置における断面の形状を、工
程を追って描いたものである。なお、図２６及び図２７
にａ−ａ’、ｂ−ｂ’及びｃ−ｃ’と示した位置は、第
１の実施例、図１９のａ−ａ’、ｂ−ｂ’及びｃ−ｃ’
の位置にそれぞれ対応するものである。各領域に導入さ
れる不純物種、不純物濃度、各部の寸法、膜厚などは、
特記しない限り第１の実施例と同じである。
【００７６】第２の実施例について、図６〜図９を参照
して説明する、シリコン基板上１に埋め込み絶縁膜層２
を介して単結晶シリコン層３が設けられたＳＯＩ（シリ
コン・オン・インシュレータ）基板を用意する。埋め込
み絶縁膜層２の材質はＳｉＯ ２、厚さは例えば１００ｎ
ｍとする。シリコン層３の厚さは典型的には１０〜５０
ｎｍである。基板の構造は図１（ａ）と同じである。
して説明する、シリコン基板上１に埋め込み絶縁膜層２
を介して単結晶シリコン層３が設けられたＳＯＩ（シリ
コン・オン・インシュレータ）基板を用意する。埋め込
み絶縁膜層２の材質はＳｉＯ ２、厚さは例えば１００ｎ
ｍとする。シリコン層３の厚さは典型的には１０〜５０
ｎｍである。基板の構造は図１（ａ）と同じである。
【００７７】シリコン層３の表面を熱酸化し、厚さ１０
ｍｍの犠牲酸化層を形成したのち、フッ酸によるウェッ
トエッチングにより犠牲酸化膜層を除去する。続いて厚
さ２ｎｍのゲート酸化膜２０を熱酸化により形成する。
続いて厚さ２００ｎｍのポリシリコン層２１、厚さ１０
０ｎｍのＳｉ３Ｎ４層２２をＣＶＤにより堆積する。素
子領域７及びボディコンタクト領域８の双方を除く領域
（キャリア経路領域９）において、ポリシリコン層２１
と、Ｓｉ３Ｎ４層２２を除去する（図６（ａ））。
ｍｍの犠牲酸化層を形成したのち、フッ酸によるウェッ
トエッチングにより犠牲酸化膜層を除去する。続いて厚
さ２ｎｍのゲート酸化膜２０を熱酸化により形成する。
続いて厚さ２００ｎｍのポリシリコン層２１、厚さ１０
０ｎｍのＳｉ３Ｎ４層２２をＣＶＤにより堆積する。素
子領域７及びボディコンタクト領域８の双方を除く領域
（キャリア経路領域９）において、ポリシリコン層２１
と、Ｓｉ３Ｎ４層２２を除去する（図６（ａ））。
【００７８】続いて全体にＳｉＯ２膜をＣＶＤにより１
５０ｎｍ堆積し、ＲＩＥによりエッチバックし、Ｓｉ３
Ｎ４膜６の側面に、ＳｉＯ２サイドウォール１０を形成
する。続いて、ポリシリコン層２１、Ｓｉ３Ｎ４層２
２、ＳｉＯ２サイドウォール１０をマスクに、シリコン
層３にイオン注入等の不純物導入手段により、不純物を
導入し、続いて不純物を活性化するための熱処理を行
い、キャリア流路領域１１を形成する（図６（ｂ））。
５０ｎｍ堆積し、ＲＩＥによりエッチバックし、Ｓｉ３
Ｎ４膜６の側面に、ＳｉＯ２サイドウォール１０を形成
する。続いて、ポリシリコン層２１、Ｓｉ３Ｎ４層２
２、ＳｉＯ２サイドウォール１０をマスクに、シリコン
層３にイオン注入等の不純物導入手段により、不純物を
導入し、続いて不純物を活性化するための熱処理を行
い、キャリア流路領域１１を形成する（図６（ｂ））。
【００７９】なお、サイドウォール１０は多層膜により
構成しても良い。図３１（ａ）、図３１（ｂ）、図３２
（ａ）または図３２（ｂ）に示すように、サイドウォー
ルＳｉ３Ｎ４膜４３、サイドウォールＳｉＯ２膜４４の
２重構造としても良い。図３１（ａ）、図３１（ｂ）は
ゲート酸化膜２０上にＳｉ３Ｎ４膜４３を設けた場合、
図３２（ａ）、図３２（ｂ）は、ゲート酸化膜２０上を
除去したのちシリコン層３上にＳｉ３Ｎ４膜４３を設け
た場合である。ここで、Ｓｉ３Ｎ４膜４３は、サイドウ
ォールを形成するためにＳｉＯ２膜４４をエッチバック
する際にエッチングのストッパとして作用する。また、
図３１（ｂ）、図３２（ｂ）はサイドウォール部を除く
素子分離領域で、シリコン層を露出させた形状である。
なお、図３１（ｂ）においては、サイドウォール部を除
く素子分離領域で、ゲート酸化膜２０は除去せずに、Ｓ
ｉ３Ｎ４膜４３だけを除去しても良い。図３１（ｂ）、
図３２（ｂ）では、キャリア経路を形成する際、Ｓｉ３
Ｎ４膜４３を通してイオン注入する必要が無いので、イ
オン注入時にＳｉ３Ｎ４膜４３中の窒素原子が、シリコ
ン層に入ることが無い。また、図３１（ｂ）、図３２
（ｂ）において、素子分離領域のシリコン表面が露出す
ると、気相拡散、固相拡散、プラズマドーピングなど、
イオン注入以外の不純物導入プロセスが可能となる。ま
た、図３１（ａ）、図３２（ａ）、図３２（ｂ）では、
ゲート酸化膜２０が露出しないので、ウェットエッチン
グにより、サイドウォールＳｉＯ２膜４４を除去して
も、ゲート酸化膜２０が侵食を受けないという長所があ
る。従って、図３１（ａ）、図３２（ａ）、図３２
（ｂ）の構造を用いた場合には、第１の実施例の図２
（ｂ）から（ｃ）の工程と同様に、素子領域に隣接する
サイドウォールＳｉＯ２膜４４を残し、ボディコンタク
ト領域に隣接するサイドウォールＳｉＯ２膜４４を、レ
ジストパターンなどの適当なマスク材料と、ウェットエ
ッチングなどのエッチング手段を用いて除去すれば、第
１の実施例と同様に、キャリア経路とボディコンタクト
領域が接続する形状が得られる（Ｓｉ３Ｎ４膜４３が充
分薄くければ、キャリア経路の不純物と、ボディコンタ
クト領域の不純物は、不純物の横方向広がりにより接触
する。Ｓｉ３Ｎ４膜４３の厚さは例えば１０ｎｍとす
る。）。続いて第２の実施例と同様の工程を得れば、図
８（ａ）、図８（ｂ）に相当する状態において、キャリ
ア経路とボディコンタクトが接する構造が得られる（図
３３）。この時、図８（ａ）、図８（ｂ）のサイドウォ
ールは、図３１、図３２を参照して説明した多層膜の形
状を反映したものになるが、これが発明の効果を損なう
ことは無い。図３１（ａ）のサイドウォールを用いた場
合の完成図を図３３に示す。また、図３１（ａ）、図３
２（ａ）、図３２（ｂ）に示した構造のサイドウォール
の一方を除去した後に、サイドウォール部を除く領域の
Ｓｉ３Ｎ４膜４３をＲＩＥ等のエッチング手段により除
去しても良い。この場合の形状を図３１（ａ）のサイド
ウォールを用いた場合について図３４に示す。
構成しても良い。図３１（ａ）、図３１（ｂ）、図３２
（ａ）または図３２（ｂ）に示すように、サイドウォー
ルＳｉ３Ｎ４膜４３、サイドウォールＳｉＯ２膜４４の
２重構造としても良い。図３１（ａ）、図３１（ｂ）は
ゲート酸化膜２０上にＳｉ３Ｎ４膜４３を設けた場合、
図３２（ａ）、図３２（ｂ）は、ゲート酸化膜２０上を
除去したのちシリコン層３上にＳｉ３Ｎ４膜４３を設け
た場合である。ここで、Ｓｉ３Ｎ４膜４３は、サイドウ
ォールを形成するためにＳｉＯ２膜４４をエッチバック
する際にエッチングのストッパとして作用する。また、
図３１（ｂ）、図３２（ｂ）はサイドウォール部を除く
素子分離領域で、シリコン層を露出させた形状である。
なお、図３１（ｂ）においては、サイドウォール部を除
く素子分離領域で、ゲート酸化膜２０は除去せずに、Ｓ
ｉ３Ｎ４膜４３だけを除去しても良い。図３１（ｂ）、
図３２（ｂ）では、キャリア経路を形成する際、Ｓｉ３
Ｎ４膜４３を通してイオン注入する必要が無いので、イ
オン注入時にＳｉ３Ｎ４膜４３中の窒素原子が、シリコ
ン層に入ることが無い。また、図３１（ｂ）、図３２
（ｂ）において、素子分離領域のシリコン表面が露出す
ると、気相拡散、固相拡散、プラズマドーピングなど、
イオン注入以外の不純物導入プロセスが可能となる。ま
た、図３１（ａ）、図３２（ａ）、図３２（ｂ）では、
ゲート酸化膜２０が露出しないので、ウェットエッチン
グにより、サイドウォールＳｉＯ２膜４４を除去して
も、ゲート酸化膜２０が侵食を受けないという長所があ
る。従って、図３１（ａ）、図３２（ａ）、図３２
（ｂ）の構造を用いた場合には、第１の実施例の図２
（ｂ）から（ｃ）の工程と同様に、素子領域に隣接する
サイドウォールＳｉＯ２膜４４を残し、ボディコンタク
ト領域に隣接するサイドウォールＳｉＯ２膜４４を、レ
ジストパターンなどの適当なマスク材料と、ウェットエ
ッチングなどのエッチング手段を用いて除去すれば、第
１の実施例と同様に、キャリア経路とボディコンタクト
領域が接続する形状が得られる（Ｓｉ３Ｎ４膜４３が充
分薄くければ、キャリア経路の不純物と、ボディコンタ
クト領域の不純物は、不純物の横方向広がりにより接触
する。Ｓｉ３Ｎ４膜４３の厚さは例えば１０ｎｍとす
る。）。続いて第２の実施例と同様の工程を得れば、図
８（ａ）、図８（ｂ）に相当する状態において、キャリ
ア経路とボディコンタクトが接する構造が得られる（図
３３）。この時、図８（ａ）、図８（ｂ）のサイドウォ
ールは、図３１、図３２を参照して説明した多層膜の形
状を反映したものになるが、これが発明の効果を損なう
ことは無い。図３１（ａ）のサイドウォールを用いた場
合の完成図を図３３に示す。また、図３１（ａ）、図３
２（ａ）、図３２（ｂ）に示した構造のサイドウォール
の一方を除去した後に、サイドウォール部を除く領域の
Ｓｉ３Ｎ４膜４３をＲＩＥ等のエッチング手段により除
去しても良い。この場合の形状を図３１（ａ）のサイド
ウォールを用いた場合について図３４に示す。
【００８０】なお、同様の構造を持つ多層構造のサイド
ウォール１０を第１の実施例または第３の実施例におい
て、ＳｉＯ２サイドウォール１０、または有機膜２７
（後述）と同様に用いても良い。
ウォール１０を第１の実施例または第３の実施例におい
て、ＳｉＯ２サイドウォール１０、または有機膜２７
（後述）と同様に用いても良い。
【００８１】全体をＣＶＤＳｉＯ２膜１２で覆い（図６
（ｃ））、Ｓｉ３Ｎ４膜６をストッパとしてＣＭＰ（ケ
ミカルメカノポリッシュ）によりＣＶＤＳｉＯ２膜１２
を平坦化し、図７（ａ）の形状を得る。
（ｃ））、Ｓｉ３Ｎ４膜６をストッパとしてＣＭＰ（ケ
ミカルメカノポリッシュ）によりＣＶＤＳｉＯ２膜１２
を平坦化し、図７（ａ）の形状を得る。
【００８２】続いて、ＲＩＥによりＳｉ３Ｎ４膜６を除
去する。この時、ＣＶＤＳｉＯ２膜１２及びＳｉＯ２側
壁１０の上部も除去される（図７（ｂ））。
去する。この時、ＣＶＤＳｉＯ２膜１２及びＳｉＯ２側
壁１０の上部も除去される（図７（ｂ））。
【００８３】全面にタングステンを１００ｎｍ堆積しゲ
ート上層導電体２３とする（図７（ｃ））。
ート上層導電体２３とする（図７（ｃ））。
【００８４】通常のリソグラフィ及びＲＩＥ工程によ
り、ゲート上層導電体２３及びポリシリコン２１をパタ
ーニングし、ゲート電極３７を形成する。続いて、素子
形成領域７において、ゲート電極をマスクに、ゲート電
極の両側にイオン注入を行うことにより、ソース／ドレ
イン領域１５を形成する。ｎチャネルトランジスタのソ
ース／ドレイン領域にはｎ型の不純物が、ｐチャネルト
ランジスタのソース／ドレイン領域にはｐ型の不純物
が、それぞれ高濃度に導入される。キャリア経路１１を
介してｎチャネルトランジスタと接続するボディコンタ
クト領域８には、ｐ型不純物が、キャリア経路１１を介
してｐチャネルトランジスタと接続するボディコンタク
ト領域８には、ｎ型不純物が、それぞれ高濃度に導入さ
れ、ボディコンタクト高濃度領域１６が形成される。ゲ
ート電極下部のシリコン層３はチャネル形成領域３８と
なる。この段階での平面図を図２６、図２６のａ−ａ’
断面図を図８（ｂ）に示す。
り、ゲート上層導電体２３及びポリシリコン２１をパタ
ーニングし、ゲート電極３７を形成する。続いて、素子
形成領域７において、ゲート電極をマスクに、ゲート電
極の両側にイオン注入を行うことにより、ソース／ドレ
イン領域１５を形成する。ｎチャネルトランジスタのソ
ース／ドレイン領域にはｎ型の不純物が、ｐチャネルト
ランジスタのソース／ドレイン領域にはｐ型の不純物
が、それぞれ高濃度に導入される。キャリア経路１１を
介してｎチャネルトランジスタと接続するボディコンタ
クト領域８には、ｐ型不純物が、キャリア経路１１を介
してｐチャネルトランジスタと接続するボディコンタク
ト領域８には、ｎ型不純物が、それぞれ高濃度に導入さ
れ、ボディコンタクト高濃度領域１６が形成される。ゲ
ート電極下部のシリコン層３はチャネル形成領域３８と
なる。この段階での平面図を図２６、図２６のａ−ａ’
断面図を図８（ｂ）に示す。
【００８５】全面にＣＶＤによりＳｉＯ２膜を５００ｎ
ｍ堆積し、ＣＭＰにより平坦化して層間絶縁膜１７を形
成したのち、通常のコンタクト形成工程、及び配線形成
工程を用いて、ソース／ドレイン領域１５に接続する配
線１８、及びボディコンタクト高濃度領域１６に接続す
るボディコンタクト配線１９を設け、図８（ｂ）の形状
を得る。また、図示していないが、ゲート電極引き出し
部に対してはゲート電極配線を、第１の実施例と同様に
接続する。
ｍ堆積し、ＣＭＰにより平坦化して層間絶縁膜１７を形
成したのち、通常のコンタクト形成工程、及び配線形成
工程を用いて、ソース／ドレイン領域１５に接続する配
線１８、及びボディコンタクト高濃度領域１６に接続す
るボディコンタクト配線１９を設け、図８（ｂ）の形状
を得る。また、図示していないが、ゲート電極引き出し
部に対してはゲート電極配線を、第１の実施例と同様に
接続する。
【００８６】図８（ａ）の形状を形成する際、ボディコ
ンタクト高濃度領域１６を形成する以前に、ボディコン
タクト高濃度領域１６に隣接するＳｉＯ２サイドウォー
ル１０、あるいはＳｉＯ２サイドウォール１０とＣＶＤ
酸化膜１２の一部を、ＳｉＯ ２サイドウォール１０適当
なレジストパターン等によりなるマスクパターンと、ウ
ェットエッチングあるいはＲＩＥ等のエッチング工程を
用いることにより除去し、ボディコンタクト開口拡大部
２４を設けても良い。そののちイオン注入などの不純物
導入手段によって、ボディコンタクト高濃度領域１６を
形成すると、ボディコンタクト高濃度領域１６は図８
（ａ）の場合よりも広がり、キャリア経路１１に接する
ように形成できる。ボディコンタクト高濃度領域１６と
キャリア経路１１が接していると、キャリアがボディコ
ンタクトへ至る経路における電気抵抗が小さくなるので
好ましい。この場合の形状を図２７の平面図、及び図９
（ａ）の断面図に示す。続いて、図８（ｂ）の場合と同
様に配線を形成した場合の断面図を図９（ｂ）に示す。
ンタクト高濃度領域１６を形成する以前に、ボディコン
タクト高濃度領域１６に隣接するＳｉＯ２サイドウォー
ル１０、あるいはＳｉＯ２サイドウォール１０とＣＶＤ
酸化膜１２の一部を、ＳｉＯ ２サイドウォール１０適当
なレジストパターン等によりなるマスクパターンと、ウ
ェットエッチングあるいはＲＩＥ等のエッチング工程を
用いることにより除去し、ボディコンタクト開口拡大部
２４を設けても良い。そののちイオン注入などの不純物
導入手段によって、ボディコンタクト高濃度領域１６を
形成すると、ボディコンタクト高濃度領域１６は図８
（ａ）の場合よりも広がり、キャリア経路１１に接する
ように形成できる。ボディコンタクト高濃度領域１６と
キャリア経路１１が接していると、キャリアがボディコ
ンタクトへ至る経路における電気抵抗が小さくなるので
好ましい。この場合の形状を図２７の平面図、及び図９
（ａ）の断面図に示す。続いて、図８（ｂ）の場合と同
様に配線を形成した場合の断面図を図９（ｂ）に示す。
【００８７】図２６のｂ−ｂ’断面、図２７のｂ−ｂ’
断面は、ともに図２８に示す構造を持つ。図２６のｃ−
ｃ’断面は図２９、図２７のｃ−ｃ’断面は図３０に示
す構造を持つ。
断面は、ともに図２８に示す構造を持つ。図２６のｃ−
ｃ’断面は図２９、図２７のｃ−ｃ’断面は図３０に示
す構造を持つ。
【００８８】なお、ＣＭＰに対するマスク（図６
（ａ）、（ｂ）における）は、最上層がＣＭＰに対する
耐性を有する上層マスク層、第２層が導電性材料もしく
は不純物の導入により導電性を持たせることができる材
料、最下層がゲート絶縁膜を成す絶縁体より形成されて
いれば良く、材料は上記実施例の記載に限定されない。
但し、第２層はゲート電極を形成できる材料である必要
がある。またゲート上層導電体は、導電性を持つ材料で
あれば良い。例えば、ポリシリコンまたはシリコン−ゲ
ルマニウム 混晶等の多結晶半導体、タングステンシリ
サイド、モリブデンシリサイド、コバルトシリサイド、
ニッケルシリサイド、チタンシリサイド等のシリサイ
ド、タングステンシリサイド、モリブデンシリサイド等
の金属、ＴｉＮ、ＴａＮなどの金属化合物であっても良
い。また、前記ＣＭＰマスクの第２層は、導電性材料も
しくは不純物の導入により導電性を持たせることができ
る材料による多層構造であっても良い。また、ゲート電
極上層材料は、導電性材料もしくは不純物の導入により
導電性を持たせることができる材料による多層構造であ
っても良い。
（ａ）、（ｂ）における）は、最上層がＣＭＰに対する
耐性を有する上層マスク層、第２層が導電性材料もしく
は不純物の導入により導電性を持たせることができる材
料、最下層がゲート絶縁膜を成す絶縁体より形成されて
いれば良く、材料は上記実施例の記載に限定されない。
但し、第２層はゲート電極を形成できる材料である必要
がある。またゲート上層導電体は、導電性を持つ材料で
あれば良い。例えば、ポリシリコンまたはシリコン−ゲ
ルマニウム 混晶等の多結晶半導体、タングステンシリ
サイド、モリブデンシリサイド、コバルトシリサイド、
ニッケルシリサイド、チタンシリサイド等のシリサイ
ド、タングステンシリサイド、モリブデンシリサイド等
の金属、ＴｉＮ、ＴａＮなどの金属化合物であっても良
い。また、前記ＣＭＰマスクの第２層は、導電性材料も
しくは不純物の導入により導電性を持たせることができ
る材料による多層構造であっても良い。また、ゲート電
極上層材料は、導電性材料もしくは不純物の導入により
導電性を持たせることができる材料による多層構造であ
っても良い。
【００８９】本発明の第３の実施例を図１０〜図１４、
及び図２６から図３５を参照して説明する。図６から図
９は、配線工程直前の平面図である図２６及び図２７に
おいて、ａ−ａ’と示した位置における断面の形状を、
工程を追って描いたものである。なお、図２６及び図２
７にａ−ａ’、ｂ−ｂ’及びｃ−ｃ’と示した位置は、
第１の実施例、図１９のａ−ａ’、ｂ−ｂ’及びｃ−
ｃ’の位置にそれぞれ対応するものである。各領域に導
入される不純物種、不純物濃度、各部の寸法、膜厚など
は、特記しない限り第１の実施例と同じである。
及び図２６から図３５を参照して説明する。図６から図
９は、配線工程直前の平面図である図２６及び図２７に
おいて、ａ−ａ’と示した位置における断面の形状を、
工程を追って描いたものである。なお、図２６及び図２
７にａ−ａ’、ｂ−ｂ’及びｃ−ｃ’と示した位置は、
第１の実施例、図１９のａ−ａ’、ｂ−ｂ’及びｃ−
ｃ’の位置にそれぞれ対応するものである。各領域に導
入される不純物種、不純物濃度、各部の寸法、膜厚など
は、特記しない限り第１の実施例と同じである。
【００９０】第３の実施例を図１０〜図１４を参照して
説明する。なお、各領域に導入される不純物種、不純物
濃度、各部の寸法、膜厚などは、特記しない限り第１の
実施例と同じである。
説明する。なお、各領域に導入される不純物種、不純物
濃度、各部の寸法、膜厚などは、特記しない限り第１の
実施例と同じである。
【００９１】シリコン基板上１に埋め込み絶縁膜層２を
介して単結晶シリコン層３が設けられたＳＯＩ（シリコ
ン・オン・インシュレータ）基板を用意する。埋め込み
絶縁膜層２の材質はＳｉＯ２、厚さは例えば１００ｎｍ
とする。シリコン層３の厚さは典型的には１０〜５０ｎ
ｍである。基板の構造は図１（ａ）と同じである。
介して単結晶シリコン層３が設けられたＳＯＩ（シリコ
ン・オン・インシュレータ）基板を用意する。埋め込み
絶縁膜層２の材質はＳｉＯ２、厚さは例えば１００ｎｍ
とする。シリコン層３の厚さは典型的には１０〜５０ｎ
ｍである。基板の構造は図１（ａ）と同じである。
【００９２】シリコン層３の表面を熱酸化し、厚さ１０
ｍｍの犠牲酸化層を形成したのち、フッ酸によるウェッ
トエッチングにより犠牲酸化膜層を除去する。続いて厚
さ２ｎｍのダミーゲート絶縁膜２５を熱酸化により形成
する。続いて厚さ２００ｎｍのポリシリコン層を堆積
し、素子領域７及びボディコンタクト領域８を除く領域
（キャリア流路領域９）において、ダミーゲート絶縁膜
２５とポリシリコン層を除去し、素子領域７及びボディ
コンタクト領域８上にダミーゲート絶縁膜２５とダミー
ゲート電極２６が積層した構造を形成する（図１０
（ａ））。
ｍｍの犠牲酸化層を形成したのち、フッ酸によるウェッ
トエッチングにより犠牲酸化膜層を除去する。続いて厚
さ２ｎｍのダミーゲート絶縁膜２５を熱酸化により形成
する。続いて厚さ２００ｎｍのポリシリコン層を堆積
し、素子領域７及びボディコンタクト領域８を除く領域
（キャリア流路領域９）において、ダミーゲート絶縁膜
２５とポリシリコン層を除去し、素子領域７及びボディ
コンタクト領域８上にダミーゲート絶縁膜２５とダミー
ゲート電極２６が積層した構造を形成する（図１０
（ａ））。
【００９３】なお、図１０（ａ）の工程において、ダミ
ーゲート絶縁膜２５をエッチングせずに残しても良い。
この場合、図１０（ｃ）の工程で、ＢＣＢ膜をエッチバ
ックして有機膜側壁２７を形成する際、ダミーゲート絶
縁膜２５がＢＣＢ膜のエッチングに対するストッパとな
る。但し、この場合、図１１（ａ）のＳｉ３Ｎ４膜の下
には、ダミーゲート絶縁膜２５が残留する。ダミーゲー
ト絶縁膜２５が残留する場合、後述の図１３（ｂ）の形
状を作成するため、ダミーゲート電極２６下のダミーゲ
ート酸化膜２５をウェットエッチングにより除去する工
程で、図１３（ｂ）の手前側及び奥側に位置する素子領
域と素子分離領域との境界で、Ｓｉ３Ｎ ４膜下のダミー
ゲート絶縁膜２５が横方向（図１３（ｂ）の手前及び奥
行き方向）にエッチングされる可能性がある。ダミーゲ
ート絶縁膜２５に対する横方向のエッチングを抑制した
い場合には、ダミーゲート絶縁膜２５を残留させないこ
とが好ましい。
ーゲート絶縁膜２５をエッチングせずに残しても良い。
この場合、図１０（ｃ）の工程で、ＢＣＢ膜をエッチバ
ックして有機膜側壁２７を形成する際、ダミーゲート絶
縁膜２５がＢＣＢ膜のエッチングに対するストッパとな
る。但し、この場合、図１１（ａ）のＳｉ３Ｎ４膜の下
には、ダミーゲート絶縁膜２５が残留する。ダミーゲー
ト絶縁膜２５が残留する場合、後述の図１３（ｂ）の形
状を作成するため、ダミーゲート電極２６下のダミーゲ
ート酸化膜２５をウェットエッチングにより除去する工
程で、図１３（ｂ）の手前側及び奥側に位置する素子領
域と素子分離領域との境界で、Ｓｉ３Ｎ ４膜下のダミー
ゲート絶縁膜２５が横方向（図１３（ｂ）の手前及び奥
行き方向）にエッチングされる可能性がある。ダミーゲ
ート絶縁膜２５に対する横方向のエッチングを抑制した
い場合には、ダミーゲート絶縁膜２５を残留させないこ
とが好ましい。
【００９４】次に、素子領域７とその周辺が覆われ、ボ
ディコンタクト領域９とその周辺が露出した形態を持
つ、フォトレジストパターン２８を形成し、フォトレジ
ストパターン２８をマスクに、ボディコンタクト領域９
の周辺に比較的高い濃度の不純物を導入し（典型的には
１×１０１８ｃｍ−３から１×１０２０ｃｍ−３の範囲
の濃度）、キャリア経路１１を形成する（図１０
（ｂ））。
ディコンタクト領域９とその周辺が露出した形態を持
つ、フォトレジストパターン２８を形成し、フォトレジ
ストパターン２８をマスクに、ボディコンタクト領域９
の周辺に比較的高い濃度の不純物を導入し（典型的には
１×１０１８ｃｍ−３から１×１０２０ｃｍ−３の範囲
の濃度）、キャリア経路１１を形成する（図１０
（ｂ））。
【００９５】ＣＭＯＳ（相補型電界効果型トランジス
タ）を製造する場合、イオン注入に対するマスクパター
ン（フォトレジスト、ＥＢレジスト等、レジストの露光
パターン）は、ｎチャネルトランジスタのソース／ドレ
イン領域形成工程、ｐチャネルトランジスタのソース／
ドレイン領域形成工程、ｎチャネルトランジスタのボデ
ィコンタクト形成工程、ｐチャネルトランジスタのボデ
ィコンタクト形成工程のそれぞれに対して用意し、各工
程マスクパターンを用いることにより各工程に関わる領
域が露出したレジストパターンをウェハ上に設け、各領
域に対して不純物を導入すれば良い。
タ）を製造する場合、イオン注入に対するマスクパター
ン（フォトレジスト、ＥＢレジスト等、レジストの露光
パターン）は、ｎチャネルトランジスタのソース／ドレ
イン領域形成工程、ｐチャネルトランジスタのソース／
ドレイン領域形成工程、ｎチャネルトランジスタのボデ
ィコンタクト形成工程、ｐチャネルトランジスタのボデ
ィコンタクト形成工程のそれぞれに対して用意し、各工
程マスクパターンを用いることにより各工程に関わる領
域が露出したレジストパターンをウェハ上に設け、各領
域に対して不純物を導入すれば良い。
【００９６】また、ＣＭＯＳを製造する場合、ｎチャネ
ルトランジスタのソース／ドレイン領域とｐチャネルト
ランジスタのボディコンタクト領域は同じ導電型である
ので、両者に対して同時に不純物を導入しても良い。こ
の場合はこの二つの領域が露出したマスクパターンを用
いて二つの領域が露出するレジストパターンをもうけ
る。ｐチャネルトランジスタのソース／ドレイン領域と
ｎチャネルトランジスタのボディコンタクト領域も同じ
導電型であるので、同様に両者に対して同時に不純物を
導入しても良い。
ルトランジスタのソース／ドレイン領域とｐチャネルト
ランジスタのボディコンタクト領域は同じ導電型である
ので、両者に対して同時に不純物を導入しても良い。こ
の場合はこの二つの領域が露出したマスクパターンを用
いて二つの領域が露出するレジストパターンをもうけ
る。ｐチャネルトランジスタのソース／ドレイン領域と
ｎチャネルトランジスタのボディコンタクト領域も同じ
導電型であるので、同様に両者に対して同時に不純物を
導入しても良い。
【００９７】続いて全体にＢＣＢ（ベンゾシクロブテ
ン）をＣＶＤにより１５０ｎｍ堆積し、ＲＩＥによりエ
ッチバックし、ダミーゲート電極の側面に、ＢＣＢ膜２
７よりなる側壁を形成する。続いて、ダミーゲート電極
２６及びＢＣＢ膜２７をマスクに、シリコン層３に比較
的高い濃度の不純物を導入し、素子領域の周辺部におい
てもキャリア経路１１を形成する。この工程により、キ
ャリア経路１１と素子領域７接続せず、キャリア経路１
１とボディコンタクト領域８は接続するという形態が得
られる（図１０（ｃ））。ＢＣＢ等の有機膜により形成
した側壁はＯ２プラスマ処理等のドライプロセスで容易
に除去できるという特徴がある。
ン）をＣＶＤにより１５０ｎｍ堆積し、ＲＩＥによりエ
ッチバックし、ダミーゲート電極の側面に、ＢＣＢ膜２
７よりなる側壁を形成する。続いて、ダミーゲート電極
２６及びＢＣＢ膜２７をマスクに、シリコン層３に比較
的高い濃度の不純物を導入し、素子領域の周辺部におい
てもキャリア経路１１を形成する。この工程により、キ
ャリア経路１１と素子領域７接続せず、キャリア経路１
１とボディコンタクト領域８は接続するという形態が得
られる（図１０（ｃ））。ＢＣＢ等の有機膜により形成
した側壁はＯ２プラスマ処理等のドライプロセスで容易
に除去できるという特徴がある。
【００９８】ＢＣＢ膜を除去後、ＣＶＤ法により全面に
Ｓｉ３Ｎ４膜２９を堆積したのち（例えば１００ｎ
ｍ）、全体をＣＶＤＳｉＯ２膜３０で覆い（図１１
（ａ））、Ｓｉ３Ｎ４膜２９をストッパとしてＣＭＰ
（ケミカルメカノポリッシュ）によりＣＶＤＳｉＯ２膜
３０を平坦化し、図１１（ｂ）の形状を得る。
Ｓｉ３Ｎ４膜２９を堆積したのち（例えば１００ｎ
ｍ）、全体をＣＶＤＳｉＯ２膜３０で覆い（図１１
（ａ））、Ｓｉ３Ｎ４膜２９をストッパとしてＣＭＰ
（ケミカルメカノポリッシュ）によりＣＶＤＳｉＯ２膜
３０を平坦化し、図１１（ｂ）の形状を得る。
【００９９】続いて、ＲＩＥによりダミーゲート電極上
のＳｉ３Ｎ４膜２９を除去する。この時、ＣＶＤＳｉＯ
２膜３０の上部も除去される。続いて全面に第２のＳｉ
３Ｎ ４膜３１を堆積する（図１２（ａ））。次に、通常
のフォトリソグラフィ及びＲＩＥ工程により、第２のＳ
ｉ３Ｎ４膜３１をパターニングし、さらに素子領域にお
ける第２のＳｉ３Ｎ４膜３１をマスクにダミーゲート電
極２６をパターニングする。この時、素子領域７には、
ダミーゲート膜２６と第２のＳｉ３Ｎ４膜３１との積層
構造よりなるダミーゲート３２が、キャリア経路領域に
は、第２のＳｉ ３Ｎ４膜３１からなるＣＭＰ用ダミーが
形成される（図１２（ｂ））。
のＳｉ３Ｎ４膜２９を除去する。この時、ＣＶＤＳｉＯ
２膜３０の上部も除去される。続いて全面に第２のＳｉ
３Ｎ ４膜３１を堆積する（図１２（ａ））。次に、通常
のフォトリソグラフィ及びＲＩＥ工程により、第２のＳ
ｉ３Ｎ４膜３１をパターニングし、さらに素子領域にお
ける第２のＳｉ３Ｎ４膜３１をマスクにダミーゲート電
極２６をパターニングする。この時、素子領域７には、
ダミーゲート膜２６と第２のＳｉ３Ｎ４膜３１との積層
構造よりなるダミーゲート３２が、キャリア経路領域に
は、第２のＳｉ ３Ｎ４膜３１からなるＣＭＰ用ダミーが
形成される（図１２（ｂ））。
【０１００】全面に第２のＣＶＤＳｉＯ２膜３４を例え
ば５００ｎｍ堆積し、第２のＳｉ３Ｎ４膜３１をストッ
パとして、ＣＭＰにより、第２のＣＶＤＳｉＯ２膜３４
を平坦化すると、図１３（ａ）の形態が得られる。次
に、ＲＩＥにより、第２のＣＶＤＳｉＯ２膜３４と、第
２のＳｉ３Ｎ４膜３１の上部をエッチングする。続いて
フッ酸−硝酸混合液、またはＲＩＥによりダミーゲート
２６を除去し、スリット３５を形成する図１３（ｂ）。
ば５００ｎｍ堆積し、第２のＳｉ３Ｎ４膜３１をストッ
パとして、ＣＭＰにより、第２のＣＶＤＳｉＯ２膜３４
を平坦化すると、図１３（ａ）の形態が得られる。次
に、ＲＩＥにより、第２のＣＶＤＳｉＯ２膜３４と、第
２のＳｉ３Ｎ４膜３１の上部をエッチングする。続いて
フッ酸−硝酸混合液、またはＲＩＥによりダミーゲート
２６を除去し、スリット３５を形成する図１３（ｂ）。
【０１０１】スリット内部に露出してシリコン層を１０
ｎｍ熱酸化して犠牲酸化膜を形成したのち、ウェットエ
ッチングにより犠牲酸化膜を除去する。続いてシリコン
表面に熱酸化により厚さ２ｎｍの絶縁膜３６を形成し、
ゲートスリットがほぼ埋まるよう、全面にタングステン
を３００ｎｍ堆積する。続いてタングステン層をパター
ニングしてゲート電極３７を形成する。このとき、ゲー
ト電極引き出し部は、第２のＣＶＤＳｉＯ２膜３４の上
部に堆積したタングステンをパターニングすることによ
り形成する。
ｎｍ熱酸化して犠牲酸化膜を形成したのち、ウェットエ
ッチングにより犠牲酸化膜を除去する。続いてシリコン
表面に熱酸化により厚さ２ｎｍの絶縁膜３６を形成し、
ゲートスリットがほぼ埋まるよう、全面にタングステン
を３００ｎｍ堆積する。続いてタングステン層をパター
ニングしてゲート電極３７を形成する。このとき、ゲー
ト電極引き出し部は、第２のＣＶＤＳｉＯ２膜３４の上
部に堆積したタングステンをパターニングすることによ
り形成する。
【０１０２】全面にＣＶＤにより第３のＣＶＤＳｉＯ２
膜３９を５００ｎｍ堆積し、ＣＭＰにより平坦化して層
間絶縁膜を形成したのち、通常のコンタクト形成工程、
及び配線形成工程を用いて、ソース／ドレイン領域１５
に接続する配線１８、及びボディコンタクト高濃度領域
１６に接続するボディコンタクト配線１９を設け、図１
４の形状を得る。
膜３９を５００ｎｍ堆積し、ＣＭＰにより平坦化して層
間絶縁膜を形成したのち、通常のコンタクト形成工程、
及び配線形成工程を用いて、ソース／ドレイン領域１５
に接続する配線１８、及びボディコンタクト高濃度領域
１６に接続するボディコンタクト配線１９を設け、図１
４の形状を得る。
【０１０３】また、図１２（ａ）の工程において、第２
のＳｉ３Ｎ４膜３１の下に、第２のダミーゲート材料層
４６（例えばダミーゲートと同じくポリシリコン）をあ
らかじめ堆積しておいたのち、ダミーケートゲート電極
引き出し部（図１９の４２参照）のパターンを持つレジ
ストマスクを用いて、第２のＳｉ３Ｎ４膜３１と、第２
のダミーゲート材料層４６を同時にパターニングしても
良い。これを図３５に示す。こうすると、ダミーゲート
電極２６、第２のダミーゲート材料層４６を除去した
後、ゲート電極引き出し部を設ける位置において、ＣＶ
ＤＳｉＯ２膜３０上にスリットが形成される。ここで、
スリットに導電性材料を埋め込むと、素子領域上のゲー
ト電極と、素子分離領域上のゲート電極引き出し部が同
時に形成される。この工程を用いるとゲート電極材料を
スリット中に埋め込んだ後に、ゲート電極をパターニン
グする工程が不要となる。
のＳｉ３Ｎ４膜３１の下に、第２のダミーゲート材料層
４６（例えばダミーゲートと同じくポリシリコン）をあ
らかじめ堆積しておいたのち、ダミーケートゲート電極
引き出し部（図１９の４２参照）のパターンを持つレジ
ストマスクを用いて、第２のＳｉ３Ｎ４膜３１と、第２
のダミーゲート材料層４６を同時にパターニングしても
良い。これを図３５に示す。こうすると、ダミーゲート
電極２６、第２のダミーゲート材料層４６を除去した
後、ゲート電極引き出し部を設ける位置において、ＣＶ
ＤＳｉＯ２膜３０上にスリットが形成される。ここで、
スリットに導電性材料を埋め込むと、素子領域上のゲー
ト電極と、素子分離領域上のゲート電極引き出し部が同
時に形成される。この工程を用いるとゲート電極材料を
スリット中に埋め込んだ後に、ゲート電極をパターニン
グする工程が不要となる。
【０１０４】また、ダミーゲート電極の両側にダミーゲ
ート側壁Ｓｉ３Ｎ４膜４５を形成しても良い。これは例
えば、Ｓｉ３Ｎ４膜の堆積と、それに続くＲＩＥによる
エッチバックにより形成する。こうすると、スリット３
５を形成した際、スリットの両側がＳｉ３Ｎ４膜によっ
て保護されるので、スリット内のウェットエッチング処
理、例えば犠牲酸化膜の除去、の際に、スリット周辺の
酸化膜がエッチングされることを防ぐことができる。
ート側壁Ｓｉ３Ｎ４膜４５を形成しても良い。これは例
えば、Ｓｉ３Ｎ４膜の堆積と、それに続くＲＩＥによる
エッチバックにより形成する。こうすると、スリット３
５を形成した際、スリットの両側がＳｉ３Ｎ４膜によっ
て保護されるので、スリット内のウェットエッチング処
理、例えば犠牲酸化膜の除去、の際に、スリット周辺の
酸化膜がエッチングされることを防ぐことができる。
【０１０５】本発明の第２、第３の実施例において、素
子領域上のゲート電極の高さと、キャリア経路上のゲー
ト電極の高さとの差（以下段差）は、リソグラフィ、及
ぴゲートエッチング工程を安定に実施する観点から、よ
り小さいことが望ましく、両者間の段差は略等しいこと
が最も望ましい。両者間の段差は４０ｎｍ以内であれば
リソグラフィ、及ぴゲートエッチング工程に与える影響
が低減されるので望ましく、また段差が１０ｎｍ以内で
あれば、リソグラフィ、及ぴゲートエッチング工程に与
える影響がほぼ解消できるので、より好ましい。また、
これら規定された段差の値を実現できるよう、ゲート電
極材料の堆積膜厚、ＣＭＰ条件を規定することが望まし
い。
子領域上のゲート電極の高さと、キャリア経路上のゲー
ト電極の高さとの差（以下段差）は、リソグラフィ、及
ぴゲートエッチング工程を安定に実施する観点から、よ
り小さいことが望ましく、両者間の段差は略等しいこと
が最も望ましい。両者間の段差は４０ｎｍ以内であれば
リソグラフィ、及ぴゲートエッチング工程に与える影響
が低減されるので望ましく、また段差が１０ｎｍ以内で
あれば、リソグラフィ、及ぴゲートエッチング工程に与
える影響がほぼ解消できるので、より好ましい。また、
これら規定された段差の値を実現できるよう、ゲート電
極材料の堆積膜厚、ＣＭＰ条件を規定することが望まし
い。
【０１０６】本発明の第４の実施例につき説明する。第
４の実施例では、第１〜３実施例のそれぞれにおいて示
したゲート電極を形成する方法（それぞれ、素子分離形
状形成後にゲート材料を堆積する方法、ゲート材料を堆
積したのち素子分離形状を形成する方法、ダミーゲート
材料を堆積したのち素子分離形状を形成して続いてダミ
ーゲートをゲート電極に置換する方法）と、第１〜３の
実施例のそれぞれにおいて示した、ボディコンタクト領
域とキャリア経路とをオフセットさせずに、チャネル領
域とキャリア経路とをオフセットさせる方法（それぞ
れ、素子分離形状形成前ににサイドウォール（図２では
記号１０）の一方を除去する方法、素子領域周辺とボデ
ィコンタクト領域周辺の両方にサイドウォールを設けた
後素子分離形状形成後のある段階でボディコンタクト部
周辺のサイドウォールを除去する方法、素子領域周辺と
ボディコンタクト領域周辺の両方にサイドウォールを設
ける以前に、素子領域周辺を不純物導入に対するマスク
で覆う方法）のいずれを組み合わせても良い。
４の実施例では、第１〜３実施例のそれぞれにおいて示
したゲート電極を形成する方法（それぞれ、素子分離形
状形成後にゲート材料を堆積する方法、ゲート材料を堆
積したのち素子分離形状を形成する方法、ダミーゲート
材料を堆積したのち素子分離形状を形成して続いてダミ
ーゲートをゲート電極に置換する方法）と、第１〜３の
実施例のそれぞれにおいて示した、ボディコンタクト領
域とキャリア経路とをオフセットさせずに、チャネル領
域とキャリア経路とをオフセットさせる方法（それぞ
れ、素子分離形状形成前ににサイドウォール（図２では
記号１０）の一方を除去する方法、素子領域周辺とボデ
ィコンタクト領域周辺の両方にサイドウォールを設けた
後素子分離形状形成後のある段階でボディコンタクト部
周辺のサイドウォールを除去する方法、素子領域周辺と
ボディコンタクト領域周辺の両方にサイドウォールを設
ける以前に、素子領域周辺を不純物導入に対するマスク
で覆う方法）のいずれを組み合わせても良い。
【０１０７】本発明の第５の実施例につき説明する。第
５の実施例では、チャネル形成領域は、最低一つのボデ
ィコンタクトに、キャリア経路を通して接続されていれ
ぱ良い。これらの構造を備える単位が、トレンチ分離
法、ＬＯＣＯＳ分離法等を用いて、絶縁体により互いに
分離されていても良い。すなわち、前記単位間が、半導
体層が除去された領域（例えば図３６、３７の完全誘電
体分離領域４７。なお、完全誘電体分離とは、半導体層
領域どうしが絶縁体によって完全に分離されていること
を言い、この場合、完全誘電体分離領域４７において半
導体層８が除去されることによって実現される。）によ
り分離されていても良い。なお、図３７は図３６のａ−
ａ’断面を示す。また、実施例によっては配線形成時に
も残留するＳｉＯ２サイドウォール（例えば実施例２、
図９の記号１０）等、素子分離領域形成のための酸化膜
（例えぱＣＶＤ酸化膜１２）と接続する構造について
は、図３７においてはＣＶＤ酸化膜１２の一部に含まれ
るものとして描いた。また、ゲート電極１４と配線４１
が接続する部分を、完全誘電体分離領域４７上に描いた
が、一部、または全部がキャリア経路領域９上にあって
も良い。但し、ゲート電極１４とシリコン基板１との間
の寄生容量を考えると、ゲート電極１４と配線４１が接
続する部分を、完全誘電体分離領域４７上にあること
が、より好ましい。
５の実施例では、チャネル形成領域は、最低一つのボデ
ィコンタクトに、キャリア経路を通して接続されていれ
ぱ良い。これらの構造を備える単位が、トレンチ分離
法、ＬＯＣＯＳ分離法等を用いて、絶縁体により互いに
分離されていても良い。すなわち、前記単位間が、半導
体層が除去された領域（例えば図３６、３７の完全誘電
体分離領域４７。なお、完全誘電体分離とは、半導体層
領域どうしが絶縁体によって完全に分離されていること
を言い、この場合、完全誘電体分離領域４７において半
導体層８が除去されることによって実現される。）によ
り分離されていても良い。なお、図３７は図３６のａ−
ａ’断面を示す。また、実施例によっては配線形成時に
も残留するＳｉＯ２サイドウォール（例えば実施例２、
図９の記号１０）等、素子分離領域形成のための酸化膜
（例えぱＣＶＤ酸化膜１２）と接続する構造について
は、図３７においてはＣＶＤ酸化膜１２の一部に含まれ
るものとして描いた。また、ゲート電極１４と配線４１
が接続する部分を、完全誘電体分離領域４７上に描いた
が、一部、または全部がキャリア経路領域９上にあって
も良い。但し、ゲート電極１４とシリコン基板１との間
の寄生容量を考えると、ゲート電極１４と配線４１が接
続する部分を、完全誘電体分離領域４７上にあること
が、より好ましい。
【０１０８】また、絶縁体によって互いに分離される一
つの単位は、複数のトランジスタと一つのボディコンタ
クトからなるものでも良く（図３８）、また絶縁体によ
って互いに分離される一つの単位は、一つのトランジス
タと複数のボディコンタクトからなるものでも良い（図
３９、４０）。また、絶縁体によって分離される一つの
単位は、複数のトランジスタと複数のボディコンタクト
（図４１）からなるものでも良い。
つの単位は、複数のトランジスタと一つのボディコンタ
クトからなるものでも良く（図３８）、また絶縁体によ
って互いに分離される一つの単位は、一つのトランジス
タと複数のボディコンタクトからなるものでも良い（図
３９、４０）。また、絶縁体によって分離される一つの
単位は、複数のトランジスタと複数のボディコンタクト
（図４１）からなるものでも良い。
【０１０９】なお、第５の実施例において、ゲート電極
の配置方向とボディコンタクトの位置関係は任意であ
る。すなわち、ボディコンタクトはゲート電極の延長線
上にあっても良く、延長線上に無い位置にあっても良
い。
の配置方向とボディコンタクトの位置関係は任意であ
る。すなわち、ボディコンタクトはゲート電極の延長線
上にあっても良く、延長線上に無い位置にあっても良
い。
【０１１０】本発明のその他の実施例につき説明する。
その他の実施例では、図１（ａ）、図６（ａ）、図１０
（ａ）の工程において、埋め込み絶縁層は通常ＳｉＯ２
であるが、他の絶縁体であっても良い。例えば、Ｓｉ３
Ｎ４、あるいは多孔質ＳｉＯ ２であっても良い。また、
埋め込み絶縁層の部分に空洞が設けられていても良い。
また埋め込み絶縁層は、複数の絶縁材料よりなる多層膜
であっても良い。例えば、上層がＳｉ３Ｎ４、下層がＳ
ｉＯ２より成る２層膜、上層と下層がＳｉＯ２、中層が
Ｓｉ３Ｎ４よりなる３層膜であっても良い。埋め込み絶
縁層の厚さは一般に８０ｎｍ〜１μｍであるが、この範
囲以外であっても、発明の効果は変わらない。また、支
持基板を欠き、絶縁体上に半導体層が設けられる基板、
例えばＳＯＳ（シリコン・オン・サファイア）基板や、
ガラス基板上に半導体層が設けられた構造であっても良
い。また、シリコン層に代えてシリコン以外の半導体層
を用いても良い。また、二種類以上の半導体の組み合わ
せであっても良い。完全空乏化型ＳＯＩ−ＭＯＳＦＥＴ
におけるシリコン層２の厚さは、典型的には１０〜５０
ｎｍである。ゲート長の大きい（典型的には０．３５μ
ｍ以上）トランジスタや、部分空乏化型ＳＯＩ−ＭＯＳ
ＦＥＴでは、これより厚くても良い。また、ゲート長が
短く、短チャネル効果を強く抑制したい場合は、これよ
り薄くても良い。なお、図１（ａ）、図６（ａ）、図１
０（ａ）において、材料、寸法を変更する場合、対応す
る材料、構成領域について、以降の工程に関する図面、
説明に同様の変更が成されているものとする。また、図
１（ａ）、図６（ａ）、図１０（ａ）以外の図面、ある
いは記載についても、ある材料、寸法を変更する場合、
対応する材料、構成領域について、以降の工程に関する
図面、説明において、同様の変更が成されたものとす
る。
その他の実施例では、図１（ａ）、図６（ａ）、図１０
（ａ）の工程において、埋め込み絶縁層は通常ＳｉＯ２
であるが、他の絶縁体であっても良い。例えば、Ｓｉ３
Ｎ４、あるいは多孔質ＳｉＯ ２であっても良い。また、
埋め込み絶縁層の部分に空洞が設けられていても良い。
また埋め込み絶縁層は、複数の絶縁材料よりなる多層膜
であっても良い。例えば、上層がＳｉ３Ｎ４、下層がＳ
ｉＯ２より成る２層膜、上層と下層がＳｉＯ２、中層が
Ｓｉ３Ｎ４よりなる３層膜であっても良い。埋め込み絶
縁層の厚さは一般に８０ｎｍ〜１μｍであるが、この範
囲以外であっても、発明の効果は変わらない。また、支
持基板を欠き、絶縁体上に半導体層が設けられる基板、
例えばＳＯＳ（シリコン・オン・サファイア）基板や、
ガラス基板上に半導体層が設けられた構造であっても良
い。また、シリコン層に代えてシリコン以外の半導体層
を用いても良い。また、二種類以上の半導体の組み合わ
せであっても良い。完全空乏化型ＳＯＩ−ＭＯＳＦＥＴ
におけるシリコン層２の厚さは、典型的には１０〜５０
ｎｍである。ゲート長の大きい（典型的には０．３５μ
ｍ以上）トランジスタや、部分空乏化型ＳＯＩ−ＭＯＳ
ＦＥＴでは、これより厚くても良い。また、ゲート長が
短く、短チャネル効果を強く抑制したい場合は、これよ
り薄くても良い。なお、図１（ａ）、図６（ａ）、図１
０（ａ）において、材料、寸法を変更する場合、対応す
る材料、構成領域について、以降の工程に関する図面、
説明に同様の変更が成されているものとする。また、図
１（ａ）、図６（ａ）、図１０（ａ）以外の図面、ある
いは記載についても、ある材料、寸法を変更する場合、
対応する材料、構成領域について、以降の工程に関する
図面、説明において、同様の変更が成されたものとす
る。
【０１１１】図１（ｂ）の工程において、パッドポリシ
リコン膜５、Ｓｉ３Ｎ４膜６はそれぞれ他の材料であっ
ても良い。この時、それぞれを第２パッド膜、素子領域
マスク膜と呼ぶとすると、両者の材料は、素子領域マス
ク膜をエッチングする際、第２パッド膜に対するエッチ
ングレートが低くなる組み合わせ、すなわち第２パッド
膜がエッチングストッパとなる組み合わせを持つよう、
選択されていれば良い。素子領域マスク膜がＳｉ３Ｎ４
である場合、第２パッド膜の材料として例えばアモルフ
ァスシリコン、シリコンゲルマニウム混晶、ＴｉＮ、Ｔ
ａＮ等が挙げられる。第２パッド膜の堆積は、スパッタ
などＣＶＤ以外の方法を用いても行っても良い。また、
第２パッド膜、素子領域マスク膜の厚さにも特に制限は
ないが、典型的にはともに５ｎｍ〜４００ｎｍ程度であ
る。第２パッド膜は、素子領域マスク膜のエッチングの
際に、消滅しない程度の厚さを持てば良い。
リコン膜５、Ｓｉ３Ｎ４膜６はそれぞれ他の材料であっ
ても良い。この時、それぞれを第２パッド膜、素子領域
マスク膜と呼ぶとすると、両者の材料は、素子領域マス
ク膜をエッチングする際、第２パッド膜に対するエッチ
ングレートが低くなる組み合わせ、すなわち第２パッド
膜がエッチングストッパとなる組み合わせを持つよう、
選択されていれば良い。素子領域マスク膜がＳｉ３Ｎ４
である場合、第２パッド膜の材料として例えばアモルフ
ァスシリコン、シリコンゲルマニウム混晶、ＴｉＮ、Ｔ
ａＮ等が挙げられる。第２パッド膜の堆積は、スパッタ
などＣＶＤ以外の方法を用いても行っても良い。また、
第２パッド膜、素子領域マスク膜の厚さにも特に制限は
ないが、典型的にはともに５ｎｍ〜４００ｎｍ程度であ
る。第２パッド膜は、素子領域マスク膜のエッチングの
際に、消滅しない程度の厚さを持てば良い。
【０１１２】図１（ｃ）、図２（ａ）の工程において、
ＳｉＯ２サイドウォール１０は、エッチバック時、及び
それを除去するためのエッチングの際に、Ｓｉ３Ｎ４膜
６（素子領域マスク膜）及びパッド酸化膜４（第２パッ
ド膜）が消滅しない他の材料であっても良い。例えばＣ
ＶＤにより堆積されるアモルファスカーボン、アモルフ
ァスフッ化カーボン等でも良い、また、ＢＣＢ（ベンゾ
シクロブテン）等の有機材料であっても良い。
ＳｉＯ２サイドウォール１０は、エッチバック時、及び
それを除去するためのエッチングの際に、Ｓｉ３Ｎ４膜
６（素子領域マスク膜）及びパッド酸化膜４（第２パッ
ド膜）が消滅しない他の材料であっても良い。例えばＣ
ＶＤにより堆積されるアモルファスカーボン、アモルフ
ァスフッ化カーボン等でも良い、また、ＢＣＢ（ベンゾ
シクロブテン）等の有機材料であっても良い。
【０１１３】なお、ＳｉＯ２サイドウォール１０を、Ｓ
ｉＯ２以外の材料、例えばアモルファスカーボン、アモ
ルファスフッ化カーボン、ＢＣＢ（ベンゾシクロブテ
ン）により構成する場合、図２（ｂ）の工程は省略して
も良い。
ｉＯ２以外の材料、例えばアモルファスカーボン、アモ
ルファスフッ化カーボン、ＢＣＢ（ベンゾシクロブテ
ン）により構成する場合、図２（ｂ）の工程は省略して
も良い。
【０１１４】なお、図２（ｂ）の工程を省略する場合、
キャリア経路１１は、素子領域７と接するように設けら
れる。キャリア経路１１と素子領域７が接触する場合、
キャリア経路１１の不純物濃度は低めの値、典型的には
５×１０１７ｃｍ−３から３×１０１８ｃｍ−３の範囲
とすることが、キャリア経路１１と素子領域７との間の
電界を緩和するという観点から望ましい。
キャリア経路１１は、素子領域７と接するように設けら
れる。キャリア経路１１と素子領域７が接触する場合、
キャリア経路１１の不純物濃度は低めの値、典型的には
５×１０１７ｃｍ−３から３×１０１８ｃｍ−３の範囲
とすることが、キャリア経路１１と素子領域７との間の
電界を緩和するという観点から望ましい。
【０１１５】ソース／ドレイン領域、ボディコンタクト
領域とも、シリコン層３表面における不純物濃度は、典
型的には５×１０１８ｃｍ−３から１×１０２１ｃｍ
−３である。より典型的には、３×１０１９ｃｍ−３か
ら１×１０２０ｃｍ−３である。不純物の導入は例えば
イオン注入、あるいは気相拡散により行う。イオン注入
時の典型的なドーズ量は１×１０１４ｃｍ−１２から３
×１０１５ｃｍ−２、より典型的には３×１０１４ｃｍ
−１２から１×１０１５ｃｍ−２である。
領域とも、シリコン層３表面における不純物濃度は、典
型的には５×１０１８ｃｍ−３から１×１０２１ｃｍ
−３である。より典型的には、３×１０１９ｃｍ−３か
ら１×１０２０ｃｍ−３である。不純物の導入は例えば
イオン注入、あるいは気相拡散により行う。イオン注入
時の典型的なドーズ量は１×１０１４ｃｍ−１２から３
×１０１５ｃｍ−２、より典型的には３×１０１４ｃｍ
−１２から１×１０１５ｃｍ−２である。
【０１１６】図６（ｂ）の工程において、ＳｉＯ２膜を
ＣＶＤにより１５０ｎｍ堆積したのち、ＲＩＥによりエ
ッチバックを行わないでも良い。また、エッチバックを
完全に実施せず、平坦な領域（Ｓｉ３Ｎ４膜２２上、及
びキャリア流路領域９上の部分）上に、堆積した厚さよ
りも薄いＳｉＯ２膜が残るような形態をとっても良い。
何れの場合も後述するキャリア経路１１へ不純物を導入
するための条件、例えばイオン注入のエネルギーが変化
するだけであり、発明の効果に影響しない。
ＣＶＤにより１５０ｎｍ堆積したのち、ＲＩＥによりエ
ッチバックを行わないでも良い。また、エッチバックを
完全に実施せず、平坦な領域（Ｓｉ３Ｎ４膜２２上、及
びキャリア流路領域９上の部分）上に、堆積した厚さよ
りも薄いＳｉＯ２膜が残るような形態をとっても良い。
何れの場合も後述するキャリア経路１１へ不純物を導入
するための条件、例えばイオン注入のエネルギーが変化
するだけであり、発明の効果に影響しない。
【０１１７】本発明の実施例において、シリコンの熱酸
化により形成したゲート絶縁膜を、他の方法により形成
したＳｉＯ２膜に置き換えても良い。例えばラジカル酸
化によって形成したＳｉＯ２膜を用いても良い。また、
ゲート絶縁膜をＳｉＯ２以外の絶縁材料より置き換えて
良い。また、ＳｉＯ２とそれ以外の絶縁膜との多層膜、
あるいはＳｉＯ２以外の絶縁膜同士の多層膜に置き換え
て良い。また、ゲート絶縁膜をＴａ２Ｏ５などの高誘電
率材料に置き換えても良い。ゲート絶縁膜の誘電率が、
フィールド絶縁膜の誘電率より高いと、素子分離領域に
おけるゲートと半導体層間の寄生容量が、ゲート容量に
対して相対的に低くくなるので好ましい。ゲート絶縁膜
が積層膜である場合、あるいは縦方向に組成が変化する
膜である場合においても、ゲート絶縁膜中の一部の誘電
率が、フィールド絶縁膜の誘電率より高いと、素子分離
領域におけるゲートと半導体層間の寄生容量が、ゲート
容量に対して相対的に低くくなるので好ましい。
化により形成したゲート絶縁膜を、他の方法により形成
したＳｉＯ２膜に置き換えても良い。例えばラジカル酸
化によって形成したＳｉＯ２膜を用いても良い。また、
ゲート絶縁膜をＳｉＯ２以外の絶縁材料より置き換えて
良い。また、ＳｉＯ２とそれ以外の絶縁膜との多層膜、
あるいはＳｉＯ２以外の絶縁膜同士の多層膜に置き換え
て良い。また、ゲート絶縁膜をＴａ２Ｏ５などの高誘電
率材料に置き換えても良い。ゲート絶縁膜の誘電率が、
フィールド絶縁膜の誘電率より高いと、素子分離領域に
おけるゲートと半導体層間の寄生容量が、ゲート容量に
対して相対的に低くくなるので好ましい。ゲート絶縁膜
が積層膜である場合、あるいは縦方向に組成が変化する
膜である場合においても、ゲート絶縁膜中の一部の誘電
率が、フィールド絶縁膜の誘電率より高いと、素子分離
領域におけるゲートと半導体層間の寄生容量が、ゲート
容量に対して相対的に低くくなるので好ましい。
【０１１８】各実施例におけるイオン注入において、ｐ
型（ｐ＋型、ｐ−型も含む）領域を形成するｐ型不純物
を形成するためのイオン種として、例えばＢ＋、ＢＦ２
＋、Ｉｎ＋を用いる。また、ｎ型（ｎ＋型、ｎ−型も含
む）領域を形成するｎ型不純物を形成するためのイオン
種として例えばＡｓ＋、Ｐ＋、Ｓｂ＋を用いる。また、
ｎ型、ｐ型ともそれぞれの導電型の不純物を導入できる
他のイオン種を用いても良い。また、イオン種は上のよ
うに一価のものに限らず、二価以上の電荷を持つもので
も良い。また、各導電型不純物よりなるクラスターをイ
オン注入しても良い。また、イオン注入を、プラズマド
ーピング、気相拡散、固相拡散等、イオン注入以外の不
純物導入手段で置き換えても良い。
型（ｐ＋型、ｐ−型も含む）領域を形成するｐ型不純物
を形成するためのイオン種として、例えばＢ＋、ＢＦ２
＋、Ｉｎ＋を用いる。また、ｎ型（ｎ＋型、ｎ−型も含
む）領域を形成するｎ型不純物を形成するためのイオン
種として例えばＡｓ＋、Ｐ＋、Ｓｂ＋を用いる。また、
ｎ型、ｐ型ともそれぞれの導電型の不純物を導入できる
他のイオン種を用いても良い。また、イオン種は上のよ
うに一価のものに限らず、二価以上の電荷を持つもので
も良い。また、各導電型不純物よりなるクラスターをイ
オン注入しても良い。また、イオン注入を、プラズマド
ーピング、気相拡散、固相拡散等、イオン注入以外の不
純物導入手段で置き換えても良い。
【０１１９】イオン注入工程における、イオン注入エネ
ルギーは、典型的には０．５ｋｅＶ〜２０ｋｅＶの範囲
である。但し、不純物分布を特に浅くしたい場合にはこ
れ以下のエネルギーを、またＳＯＩ層が厚い場合等、不
純物分布を深くしたい場合にはこれ以上のエネルギーを
用いても良い。イオン注入した不純物を活性化は、イオ
ン注入後、通常の電気炉によるアニール、ランプアニー
ルなどの加熱処理によって行う。
ルギーは、典型的には０．５ｋｅＶ〜２０ｋｅＶの範囲
である。但し、不純物分布を特に浅くしたい場合にはこ
れ以下のエネルギーを、またＳＯＩ層が厚い場合等、不
純物分布を深くしたい場合にはこれ以上のエネルギーを
用いても良い。イオン注入した不純物を活性化は、イオ
ン注入後、通常の電気炉によるアニール、ランプアニー
ルなどの加熱処理によって行う。
【０１２０】第１〜３の実施例では、サイドウォール１
０、２７の材料、サイドウォール１０、２７の形成方法
及びその除去方法、またこれらの加工に伴うレジストパ
ターンの有無において、それぞれ異なる方法を用いてい
るが、各実施例に記したこれらの材料、工程の組み合わ
せを、それぞれ他の実施例のものと入れ換えても良い。
０、２７の材料、サイドウォール１０、２７の形成方法
及びその除去方法、またこれらの加工に伴うレジストパ
ターンの有無において、それぞれ異なる方法を用いてい
るが、各実施例に記したこれらの材料、工程の組み合わ
せを、それぞれ他の実施例のものと入れ換えても良い。
【０１２１】なお、チャネル領域へ不純物を導入する場
合、各実施例において、例えば犠牲酸化膜を形成した後
にイオン注入によって行う。注入したイオンを活性化す
るための熱処理は、イオン注入直後に行ったも良く、ソ
ース／ドレイン領域に導入した不純物を活性化するため
の熱処理で兼ねても良い。ＳＯＩ膜厚が５０ｎｍの場合
には典型的にはゼロ〜２×１０１８ｃｍ−３であるが、
ＳＯＩ膜が５０ｎｍより厚い場合は、典型的な値はこの
範囲より低濃度であり、ＳＯＩ膜が５０ｎｍより薄い場
合は、典型的な値はこの範囲より高濃度である。例えば
ＳＯＩ膜が１０ｎｍの場合、典型的にはゼロ〜５×１０
１８ｃｍ−３である。また、しきい値電圧の設定の要求
から、これら以外の濃度を用いても良い。また、ゲート
電極としてポリシリコン以外の材料を用いる場合は、不
純物の導入に依らずに、しきい値電圧を設定できるの
で、不純物の導入を省略しても良い。
合、各実施例において、例えば犠牲酸化膜を形成した後
にイオン注入によって行う。注入したイオンを活性化す
るための熱処理は、イオン注入直後に行ったも良く、ソ
ース／ドレイン領域に導入した不純物を活性化するため
の熱処理で兼ねても良い。ＳＯＩ膜厚が５０ｎｍの場合
には典型的にはゼロ〜２×１０１８ｃｍ−３であるが、
ＳＯＩ膜が５０ｎｍより厚い場合は、典型的な値はこの
範囲より低濃度であり、ＳＯＩ膜が５０ｎｍより薄い場
合は、典型的な値はこの範囲より高濃度である。例えば
ＳＯＩ膜が１０ｎｍの場合、典型的にはゼロ〜５×１０
１８ｃｍ−３である。また、しきい値電圧の設定の要求
から、これら以外の濃度を用いても良い。また、ゲート
電極としてポリシリコン以外の材料を用いる場合は、不
純物の導入に依らずに、しきい値電圧を設定できるの
で、不純物の導入を省略しても良い。
【０１２２】ゲート電極材料がポリシリコン、多結晶シ
リコン−ゲルマニウム混晶等の半導体により形成される
場合、ゲートへの不純物導入は、ソース／ドレインへの
不純物導入と同時に行っても良い。また、ゲート電極材
料の堆積と同時に行っても良い。また、ゲート電極材料
を堆積し、ゲート電極の形状に加工する前に行っても良
い。
リコン−ゲルマニウム混晶等の半導体により形成される
場合、ゲートへの不純物導入は、ソース／ドレインへの
不純物導入と同時に行っても良い。また、ゲート電極材
料の堆積と同時に行っても良い。また、ゲート電極材料
を堆積し、ゲート電極の形状に加工する前に行っても良
い。
【０１２３】ＣＭＯＳを製造する場合で、ゲート電極形
状の加工前にゲート電極材料に不純物を導入する場合
は、ｎチャネルトランジスタとｐチャネルトランジスタ
のゲート電極の導電型が異なる場合、適当なレジストマ
スクを設けることにより、それぞれに必要な導電型（一
般的にはｎチャネルトランジスタのゲートはｎ型で、ｐ
チャネルトランジスタのゲートはｐ型）の不純物をそれ
ぞれのトランジスタが設けられる領域に導入しても依
り。また、ｎ型の不純物が導入されたゲート電極材料
と、ｐ型の不純物が導入されたゲート電極材料では、ゲ
ート電極の加工に最適となるエッチング条件が異なる場
合があるが、この場合、適当なれジスとマスクなどマス
ク材料を用いることにより、ｎチャネルトランジスタの
ゲート電極の加工と、ｐチャネルトランジスタのゲート
電極の加工とを、分離した工程において行っても良い。
状の加工前にゲート電極材料に不純物を導入する場合
は、ｎチャネルトランジスタとｐチャネルトランジスタ
のゲート電極の導電型が異なる場合、適当なレジストマ
スクを設けることにより、それぞれに必要な導電型（一
般的にはｎチャネルトランジスタのゲートはｎ型で、ｐ
チャネルトランジスタのゲートはｐ型）の不純物をそれ
ぞれのトランジスタが設けられる領域に導入しても依
り。また、ｎ型の不純物が導入されたゲート電極材料
と、ｐ型の不純物が導入されたゲート電極材料では、ゲ
ート電極の加工に最適となるエッチング条件が異なる場
合があるが、この場合、適当なれジスとマスクなどマス
ク材料を用いることにより、ｎチャネルトランジスタの
ゲート電極の加工と、ｐチャネルトランジスタのゲート
電極の加工とを、分離した工程において行っても良い。
【０１２４】ゲート電極に不純物を導入する場合、堆積
したゲート電極材料をＲＩＥ等により適当な形状にエッ
チングする前に導入しても良いし、エッチング後に導入
しても良い。また、両者を組み合わせても良い。ゲート
電極の材料は、必要は導電性と、トランジスタのしきい
値電圧の設定に必要な仕事関数を持つものであれが良
い。ゲート上層導電体は必要な導電性を持つものであれ
ば良い。
したゲート電極材料をＲＩＥ等により適当な形状にエッ
チングする前に導入しても良いし、エッチング後に導入
しても良い。また、両者を組み合わせても良い。ゲート
電極の材料は、必要は導電性と、トランジスタのしきい
値電圧の設定に必要な仕事関数を持つものであれが良
い。ゲート上層導電体は必要な導電性を持つものであれ
ば良い。
【０１２５】半導体層としてシリコンの場合を主に示し
たが、半導体層はシリコン以外の材料でも良い、また、
シリコンとシリコン以外の材料との組み合わせであって
も良い。また多層のＳＯＩ層に形成された多層のトラン
ジスタが積層される３次元ＬＳＩにこの技術を用いても
良い。
たが、半導体層はシリコン以外の材料でも良い、また、
シリコンとシリコン以外の材料との組み合わせであって
も良い。また多層のＳＯＩ層に形成された多層のトラン
ジスタが積層される３次元ＬＳＩにこの技術を用いても
良い。
【０１２６】素子領域、キャリア経路領域、ボディコン
タクト領域における半導体層の厚さは略等しいことが最
も望ましい。三者に膜厚差が生じる原因は、ゲート酸
化、ゲート前酸化、半導体層上のＳｉＯ２あるいはＳｉ
３Ｎ４をエッチングする際に生じるＳｉ膜の目減り等、
形状を加工する際に付随的に発生するものだけとし、素
子領域、キャリア経路領域、ボディコンタクト領域のい
ずれかを、故意に他の領域よりも薄膜化するための工程
を含めないことが、三者の膜厚差を小さくするという本
発明の目的から、好ましい。
タクト領域における半導体層の厚さは略等しいことが最
も望ましい。三者に膜厚差が生じる原因は、ゲート酸
化、ゲート前酸化、半導体層上のＳｉＯ２あるいはＳｉ
３Ｎ４をエッチングする際に生じるＳｉ膜の目減り等、
形状を加工する際に付随的に発生するものだけとし、素
子領域、キャリア経路領域、ボディコンタクト領域のい
ずれかを、故意に他の領域よりも薄膜化するための工程
を含めないことが、三者の膜厚差を小さくするという本
発明の目的から、好ましい。
【０１２７】また、素子の微細化に伴う短チャネル効果
による特性の劣化は、ＳＯＩ層（例えぱ図１の３）が薄
いほど抑制されるので、素子領域のＳＯＩ層は１５ｎｍ
以下、好ましくは１０ｎｍ以下が望ましい。一方、ＳＯ
Ｉ層が薄くなりすぎると、量子力学的サイズ効果による
サブバンドの変調及が生じ、しきい値電圧が変動した
り、キャリア濃度が変動してしまう。量子力学的サイズ
効果によるしきい値変動を数十ｍＶ以下に抑制するため
には、各領域のＳＯＩ層は５ｎｍ以上、また、より望ま
しくは、量子力学的サイズ効果によるしきい値変動をほ
ぼ解消できる７ｎｍ以上であることが好ましい。これか
ら、素子領域のＳＯＩ層厚さより、キャリア経路領域ま
たはボディコンタクト領域ＳＯＩ層が薄くなる量は、１
０ｎｍ以下（１５ｎｍマイナス５ｎｍ）が好ましく、よ
り望ましくは３ｎｍ以下（１０ｎｍマイナス７ｎｍ）が
好ましい。またこの場合、素子領域、キャリア経路領
域、ボディコンタクト領域における半導体層の厚さは、
すべて５〜１５ｎｍ、より望ましくはすべて７〜１０ｎ
ｍの範囲にあることが望ましい。
による特性の劣化は、ＳＯＩ層（例えぱ図１の３）が薄
いほど抑制されるので、素子領域のＳＯＩ層は１５ｎｍ
以下、好ましくは１０ｎｍ以下が望ましい。一方、ＳＯ
Ｉ層が薄くなりすぎると、量子力学的サイズ効果による
サブバンドの変調及が生じ、しきい値電圧が変動した
り、キャリア濃度が変動してしまう。量子力学的サイズ
効果によるしきい値変動を数十ｍＶ以下に抑制するため
には、各領域のＳＯＩ層は５ｎｍ以上、また、より望ま
しくは、量子力学的サイズ効果によるしきい値変動をほ
ぼ解消できる７ｎｍ以上であることが好ましい。これか
ら、素子領域のＳＯＩ層厚さより、キャリア経路領域ま
たはボディコンタクト領域ＳＯＩ層が薄くなる量は、１
０ｎｍ以下（１５ｎｍマイナス５ｎｍ）が好ましく、よ
り望ましくは３ｎｍ以下（１０ｎｍマイナス７ｎｍ）が
好ましい。またこの場合、素子領域、キャリア経路領
域、ボディコンタクト領域における半導体層の厚さは、
すべて５〜１５ｎｍ、より望ましくはすべて７〜１０ｎ
ｍの範囲にあることが望ましい。
【０１２８】また、イオン注入の観点からは、ＳＯＩ層
の全体をアモルファス化しないように、イオン注入の射
程が、ＳＯＩ膜厚の全体に達しないことが好ましいの
で、７０〜８０％以下に留まるよう注入エネルギーを設
定する。素子領域、キャリア経路領域、ボディコンタク
ト領域のうちいずれかが他より薄くなった場合、その領
域において最悪でもイオン注入の射程が、ＳＯＩ膜厚の
全体に達しないようにするためには、ＳＯＩ膜の薄膜化
量が、最も膜厚が厚い領域における膜厚の３０％以下、
できれば２０％以下とすることが好ましい。すなわち、
素子領域、キャリア経路領域、ボディコンタクト領域に
おける半導体層の厚さは、すべて膜厚が最大となる領域
の７０％以上、より好ましくは８０％以上であることが
望ましい。これは、短チャネル効果抑制のためにＳＯＩ
層を１５ｎｍ以下とした場合にも、また短チャネル効果
抑制の要請が少なくＳＯＩ層が１５ｎｍ以上である場合
にも言える。
の全体をアモルファス化しないように、イオン注入の射
程が、ＳＯＩ膜厚の全体に達しないことが好ましいの
で、７０〜８０％以下に留まるよう注入エネルギーを設
定する。素子領域、キャリア経路領域、ボディコンタク
ト領域のうちいずれかが他より薄くなった場合、その領
域において最悪でもイオン注入の射程が、ＳＯＩ膜厚の
全体に達しないようにするためには、ＳＯＩ膜の薄膜化
量が、最も膜厚が厚い領域における膜厚の３０％以下、
できれば２０％以下とすることが好ましい。すなわち、
素子領域、キャリア経路領域、ボディコンタクト領域に
おける半導体層の厚さは、すべて膜厚が最大となる領域
の７０％以上、より好ましくは８０％以上であることが
望ましい。これは、短チャネル効果抑制のためにＳＯＩ
層を１５ｎｍ以下とした場合にも、また短チャネル効果
抑制の要請が少なくＳＯＩ層が１５ｎｍ以上である場合
にも言える。
【０１２９】実施例２、３において、素子領域上のゲー
ト電極の高さと、キャリア経路上のゲート電極の高さ
は、略等しいことが最も望ましい。リソグラフィ、及ぴ
ゲートエッチング工程の安定性という観点から、段差は
４０ｎｍ以内、より好ましくは２０ｎｍとすることが望
ましく、規定された段差の値を実現できるよう、ゲート
電極材料の堆積膜厚、ＣＭＰ条件を設定することが望ま
しい。
ト電極の高さと、キャリア経路上のゲート電極の高さ
は、略等しいことが最も望ましい。リソグラフィ、及ぴ
ゲートエッチング工程の安定性という観点から、段差は
４０ｎｍ以内、より好ましくは２０ｎｍとすることが望
ましく、規定された段差の値を実現できるよう、ゲート
電極材料の堆積膜厚、ＣＭＰ条件を設定することが望ま
しい。
【０１３０】
【発明の効果】本発明は、素子領域に対するマスク材料
（図１（ｃ）の記号７、図６（ａ）の記号７、図１０
（ａ）の記号７、また、図１の記号１０、図６の記号１
０、図１０の記号２７のサイドウォール等）を形成し、
マスク材料をマスクにキャリア経路１１を形成するため
の不純物導入を行う。チャネル領域やソース／ドレイン
領域が形成される素子領域は、マスク材料に覆われた部
分に形成されるので、チャネル領域等が形成される素子
領域と、キャリア経路を、排他的位置に、自己整合的に
形成することができる。従って、キャリア流路への不純
物導入と、チャネル領域への不純物導入は異なる工程で
行われるので、両者の不純物濃度をそれぞれ独立に制御
できる。また、両者の位置は排他的であるので、一方へ
導入しようとした不純物が、他方の領域へ導入されてし
まうことを防げる。従って、キャリア流路の抵抗を下げ
るために、キャリア流路に対して、チャネル領域より高
濃度の不純物を導入することが可能であり、また、キャ
リア流路と素子領域とを排他的位置に自己整合的に形成
できる。また、素子分離領域に設けられている絶縁膜
（記号１２、記号２９、記号３０、記号１０）は、シリ
コン層よりも上方に突起した形状を持つので、シリコン
層３は素子領域、素子分離領域ともほぼ同じ厚さを持
ち、素子分離領域におけるシリコン層が素子領域より薄
くなることがないので、薄膜ＳＯＩにも適用できる。以
上より、本発明は第１の課題を解決できる。
（図１（ｃ）の記号７、図６（ａ）の記号７、図１０
（ａ）の記号７、また、図１の記号１０、図６の記号１
０、図１０の記号２７のサイドウォール等）を形成し、
マスク材料をマスクにキャリア経路１１を形成するため
の不純物導入を行う。チャネル領域やソース／ドレイン
領域が形成される素子領域は、マスク材料に覆われた部
分に形成されるので、チャネル領域等が形成される素子
領域と、キャリア経路を、排他的位置に、自己整合的に
形成することができる。従って、キャリア流路への不純
物導入と、チャネル領域への不純物導入は異なる工程で
行われるので、両者の不純物濃度をそれぞれ独立に制御
できる。また、両者の位置は排他的であるので、一方へ
導入しようとした不純物が、他方の領域へ導入されてし
まうことを防げる。従って、キャリア流路の抵抗を下げ
るために、キャリア流路に対して、チャネル領域より高
濃度の不純物を導入することが可能であり、また、キャ
リア流路と素子領域とを排他的位置に自己整合的に形成
できる。また、素子分離領域に設けられている絶縁膜
（記号１２、記号２９、記号３０、記号１０）は、シリ
コン層よりも上方に突起した形状を持つので、シリコン
層３は素子領域、素子分離領域ともほぼ同じ厚さを持
ち、素子分離領域におけるシリコン層が素子領域より薄
くなることがないので、薄膜ＳＯＩにも適用できる。以
上より、本発明は第１の課題を解決できる。
【０１３１】また、素子分離領域に設けられている絶縁
膜（記号１２、記号２９、記号３０、記号１０）が、ゲ
ート電極とシリコン層間の寄生容量を低減する作用、及
びソース／ドレイン領域形成の不純物導入、チャネル領
域への不純物導入、ボディコンタクト部への不純物導入
の際に素子分離領域へ不純物が導入されることを防ぐ作
用を持つことは、従来の技術における素子分離領域の絶
縁膜（図４２の記号１０６、図４３の記号１２９、図４
４の記号１３１、１３２）が持つ作用と同一である。
膜（記号１２、記号２９、記号３０、記号１０）が、ゲ
ート電極とシリコン層間の寄生容量を低減する作用、及
びソース／ドレイン領域形成の不純物導入、チャネル領
域への不純物導入、ボディコンタクト部への不純物導入
の際に素子分離領域へ不純物が導入されることを防ぐ作
用を持つことは、従来の技術における素子分離領域の絶
縁膜（図４２の記号１０６、図４３の記号１２９、図４
４の記号１３１、１３２）が持つ作用と同一である。
【０１３２】また、素子分離領域に設けられている絶縁
膜の端の垂直形状は、略垂直な形状を持つようＲＩＥに
より加工されたマスク材料（図１（ｃ）の７、図６
（ａ）の７、図１０（ａ）の７）端部の垂直形状を反映
するので、素子分離領域に設けられる絶縁膜の端部の形
状も急峻になる。また、本発明では、素子領域がマスク
材料により覆われた状態で、素子分離領域の絶縁膜が形
成、加工されるので、従来の技術のように、素子分離領
域の絶縁膜を形成する際に素子領域がエッチングダメー
ジを受けることは無い。また、素子分離領域の絶縁膜
は、素子形成領域に対して自己整合的に形成される。従
って第２の課題が解決される。
膜の端の垂直形状は、略垂直な形状を持つようＲＩＥに
より加工されたマスク材料（図１（ｃ）の７、図６
（ａ）の７、図１０（ａ）の７）端部の垂直形状を反映
するので、素子分離領域に設けられる絶縁膜の端部の形
状も急峻になる。また、本発明では、素子領域がマスク
材料により覆われた状態で、素子分離領域の絶縁膜が形
成、加工されるので、従来の技術のように、素子分離領
域の絶縁膜を形成する際に素子領域がエッチングダメー
ジを受けることは無い。また、素子分離領域の絶縁膜
は、素子形成領域に対して自己整合的に形成される。従
って第２の課題が解決される。
【０１３３】第１〜３の実施例において、ゲート電極１
４（あるいはダミーゲート電極）を形成する材料を堆積
したのち、平坦化を実施し、ゲート上層導電体を設けた
場合には、ゲート電極材料の表面（あるいはダミーゲー
ト電極材料の表面、ゲート上層導電体の表面）は平坦な
形状を持つ。また、素子分離領域の絶縁膜の端がほぼ垂
直な形状を持ち、斜めの形状を持たないので。ゲート電
極材料の下面は水平な形状を持つ。従ってゲート電極を
リソグラフィ及びＲＩＥにより加工する際、加工される
材料の表面と下面が平坦であり、オーバーエッチングの
必要が無く、ゲート電極（あるいはダミーゲート電極）
の加工が容易となり、第３の課題が解決される。
４（あるいはダミーゲート電極）を形成する材料を堆積
したのち、平坦化を実施し、ゲート上層導電体を設けた
場合には、ゲート電極材料の表面（あるいはダミーゲー
ト電極材料の表面、ゲート上層導電体の表面）は平坦な
形状を持つ。また、素子分離領域の絶縁膜の端がほぼ垂
直な形状を持ち、斜めの形状を持たないので。ゲート電
極材料の下面は水平な形状を持つ。従ってゲート電極を
リソグラフィ及びＲＩＥにより加工する際、加工される
材料の表面と下面が平坦であり、オーバーエッチングの
必要が無く、ゲート電極（あるいはダミーゲート電極）
の加工が容易となり、第３の課題が解決される。
【０１３４】また、本発明では、キャリア経路領域とボ
ディコンタクト領域は接するが、キャリア経路領域とソ
ース／ドレイン領域との間には一定の間隔が設けられる
ので、キャリア経路の抵抗を下げるために、キャリア経
路の不純物濃度を高くしても、キャリア経路とソース／
ドレイン領域間の電界が抑制され、漏れ電流が低く保た
れる。図２（ｂ）に図示した工程においてＳｉＯ２サイ
ドウォール１０を素子領域を覆うマスク材料の側面だけ
に残す工程は、キャリア経路領域とソース／ドレイン領
域との間に一定の間隔を保つとともに、キャリア経路と
ボディコンタクト領域を接触させる構造を形成する作用
を持つ。第２の実施例において、図６（ｂ）に図示した
工程で、サイドウォール１０をマスクにキャリア経路を
設ける工程と、図９に図示した工程で、ボディコンタク
ト領域を拡大する工程とを設けたことも、同様にキャリ
ア経路領域とソース／ドレイン領域との間に一定の間隔
を保つとともに、キャリア経路とボディコンタクト領域
を接触させる構造を形成する作用を持つ。また、第３の
実施例において、図１０（ｂ）に図示した工程におい
て、あらかじめボディコンタクト領域の周辺にキャリア
経路を形成した後、図１０（ｃ）の工程でサイドウォー
ルをマスクに再度キャリア経路を形成するための不純物
導入を行う工程も、同様にキャリア経路領域とソース／
ドレイン領域との間に一定の間隔を保つとともに、キャ
リア経路とボディコンタクト領域を接触させる構造を形
成する作用を持つ。従って、本発明は、第４の課題を解
決できる。
ディコンタクト領域は接するが、キャリア経路領域とソ
ース／ドレイン領域との間には一定の間隔が設けられる
ので、キャリア経路の抵抗を下げるために、キャリア経
路の不純物濃度を高くしても、キャリア経路とソース／
ドレイン領域間の電界が抑制され、漏れ電流が低く保た
れる。図２（ｂ）に図示した工程においてＳｉＯ２サイ
ドウォール１０を素子領域を覆うマスク材料の側面だけ
に残す工程は、キャリア経路領域とソース／ドレイン領
域との間に一定の間隔を保つとともに、キャリア経路と
ボディコンタクト領域を接触させる構造を形成する作用
を持つ。第２の実施例において、図６（ｂ）に図示した
工程で、サイドウォール１０をマスクにキャリア経路を
設ける工程と、図９に図示した工程で、ボディコンタク
ト領域を拡大する工程とを設けたことも、同様にキャリ
ア経路領域とソース／ドレイン領域との間に一定の間隔
を保つとともに、キャリア経路とボディコンタクト領域
を接触させる構造を形成する作用を持つ。また、第３の
実施例において、図１０（ｂ）に図示した工程におい
て、あらかじめボディコンタクト領域の周辺にキャリア
経路を形成した後、図１０（ｃ）の工程でサイドウォー
ルをマスクに再度キャリア経路を形成するための不純物
導入を行う工程も、同様にキャリア経路領域とソース／
ドレイン領域との間に一定の間隔を保つとともに、キャ
リア経路とボディコンタクト領域を接触させる構造を形
成する作用を持つ。従って、本発明は、第４の課題を解
決できる。
【図１】本発明の第１実施例の断面図を示す。
【図２】本発明の第１実施例の断面図を示す。
【図３】本発明の第１実施例の断面図を示す。
【図４】本発明の第１実施例の断面図を示す。
【図５】本発明の第１実施例の断面図を示す。
【図６】本発明の第２実施例の断面図を示す。
【図７】本発明の第２実施例の断面図を示す。
【図８】本発明の第２実施例の断面図を示す。
【図９】本発明の第２実施例の断面図を示す。
【図１０】本発明の第３実施例の断面図を示す。
【図１１】本発明の第３実施例の断面図を示す。
【図１２】本発明の第３実施例の断面図を示す。
【図１３】本発明の第３実施例の断面図を示す。
【図１４】本発明の第３実施例の断面図を示す。
【図１５】本発明の第１実施例の平面図を示す。
【図１６】本発明の第１実施例の平面図を示す。
【図１７】本発明の第１実施例の平面図を示す。
【図１８】本発明の第１実施例の平面図を示す。
【図１９】本発明の第１実施例の平面図を示す。
【図２０】本発明の第１実施例の断面図を示す。
【図２１】本発明の第１実施例の断面図を示す。
【図２２】本発明の第１実施例の正面図を示す。
【図２３】本発明の第１実施例の断面図を示す。
【図２４】本発明の第１実施例の断面図を示す。
【図２５】本発明の第１実施例の断面図を示す。
【図２６】本発明の第２、第３実施例の正面図を示す。
【図２７】本発明の第２、第３実施例の正面図を示す。
【図２８】本発明の第２、第３実施例の断面図を示す。
【図２９】本発明の第２、第３実施例の断面図を示す。
【図３０】本発明の第２、第３実施例の断面図を示す。
【図３１】本発明の第２、第３実施例の断面図を示す。
【図３２】本発明の第２、第３実施例の断面図を示す。
【図３３】本発明の第２、第３実施例の断面図を示す。
【図３４】本発明の第２、第３実施例の断面図を示す。
【図３５】本発明の第３実施例の断面図を示す。
【図３６】本発明の第５実施例の平面図を示す。
【図３７】本発明の第５実施例の断面図を示す。
【図３８】本発明の第５実施例の平面図を示す。
【図３９】本発明の第５実施例の平面図を示す。
【図４０】本発明の第５実施例の平面図を示す。
【図４１】本発明の第５実施例の断面図を示す。
【図４２】従来の技術の断面図を示す。
【図４３】従来の技術の断面図を示す。
【図４４】従来の技術の断面図を示す。
【図４５】従来の技術の断面図を示す。
【図４６】従来の技術の断面図を示す。
１ シリコン基板 ２ 埋め込み絶縁層 ３ シリコン層 ４ パッド酸化膜層 ５ パッドポリシリコン層 ６ Ｓｉ３Ｎ４層 ７ 素子領域 ８ ボディコンタクト領域 ９ キャリア経路領域 １０ ＳｉＯ２サイドウォール １１ ｐ型キャリア経路 １２ ＣＶＤ酸化膜 １３ ゲート酸化膜 １４ ゲート電極 １５ ソース／ドレイン領域 １６ ボディコンタクト高濃度領域 １７ 層間絶縁膜 １８ 配線 １９ ボディコンタクト配線 ２０ ゲート酸化膜 ２１ ポリシリコン ２２ Ｓｉ３Ｎ４膜 ２３ ゲート上層導電体 ２４ ボディコンタクト開口拡大部 ２５ ダミーゲート絶縁膜 ２６ ダミーゲート電極 ２７ 有機膜（ＢＣＢ膜） ２８ フォトレジスト ２９ Ｓｉ３Ｎ４膜 ３０ ＣＶＤＳｉＯ２膜 ３１ 第２のＳｉ３Ｎ４膜 ３２ ダミーゲート ３３ ＣＭＰ用ダミー ３４ 第２のＣＶＤＳｉＯ２膜 ３５ スリット ３６ ゲート絶縁膜 ３７ ゲート電極 ３８ チャネル形成領域 ３９ 第３のＣＶＤＳｉＯ２膜 ４０ キャリア経路オフセット領域 ４１ ゲート電極配線 ４２ ゲート電極引き出し部 ４３ サイドウォールＳｉ３Ｎ４膜 ４４ サイドウォールＳｉＯ２膜 ４５ ダミーゲート側壁Ｓｉ３Ｎ４膜 ４６ 第２のゲート電極材料 １０１ シリコン基板 １０２ 絶縁体層 １０３ シリコン層 １０４ ゲート絶縁膜 １０５ ゲート電極 １０６ 分離用絶縁膜 １０７ ボディコンタクト領域 １０８ チャネル形成領域 １０９ ソース領域 １１０ ドレイン領域 １１１ ウェル領域 １１２ 層間絶縁膜 １１３ コンタクトホール １１４ 配線層 １１５ ボディ用配線層 １１６ マスクパターン １２１ 埋め込み酸化膜 １２２ Ｓｉ層 １２３ ドレイン １２４ ソース １２５ ゲート １２６ ゲート絶縁膜 １２７ キャリア経路 １２８ ボディコンタクト １２９ ＬＯＣＯＳ領域 １３０ 支持基板 １３１ 部分トレンチ １３２ 深いトレンチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リー ジョンウー 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 武村 久 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 4M104 AA01 AA09 BB01 CC05 DD16 DD26 FF13 GG09 GG10 5F048 AC04 BA16 BB05 BB08 BB09 BB12 BF15 BF17 BF18 BG01 BG07 BG11 BG12 BG14 5F110 AA05 AA15 AA30 BB04 CC02 DD02 DD04 DD05 DD13 EE01 EE05 EE09 EE14 EE45 FF01 FF02 FF23 GG02 GG12 GG25 GG60 HJ01 HJ04 HJ13 HJ23 NN02 NN23 NN35 NN62 NN66 QQ11 QQ19
Claims (39)
- 【請求項１】 絶縁体上に半導体層が設けられ、前記半
導体層と、前記半導体層の上部に設けられたゲート絶縁
膜と、前記ゲート絶縁膜上にパターニングされた導電性
材料よりなるゲート電極と、前記ゲート電極の両側に前
記半導体層に第１導電型不純物が高濃度に導入されたソ
ース／ドレイン領域とからなる電界効果型トランジスタ
と、前記半導体層に第２導電型不純物が高濃度に導入さ
れたボディコンタクト領域と、前記ゲート電極の延長部
と前記半導体層の間にゲート絶縁膜よりも厚いフィール
ド絶縁膜が介在し、前記半導体層中に高濃度の第２導電
型の不純物が、ソース／ドレイン領域には接触せず、か
つボディコンタクト領域には接触するように設けられた
キャリア経路領域とからなることを特徴とする半導体装
置。 - 【請求項２】 電界効果型トランジスタが設けられる素
子領域と、キャリア経路が設けられる領域と、ボディコ
ンタクトが設けられる領域とにおいて、前記半導体層の
厚さは、すべて５〜１５ｎｍの範囲または、膜圧が最大
となる領域より７０％以上とし、さらに素子領域、キャ
リア経路領域およびボディコンタクト領域における三者
の最大値と最小値との差が１０ｎｍ以下とすることを特
徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記最大値と最小値との差を３ｎｍ以下
とすることを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 素子領域上と、キャリア経路領域上で、
ゲート電極上部の高さは４０ｎｍ以内の段差とすること
を特徴とする請求項１または請求項２に記載の半導体装
置。 - 【請求項５】 前記ゲート電極上部の高さを１０ｎｍ以
下の段差とすることを特徴とする請求項４に記載の半導
体装置。 - 【請求項６】 前記ゲート電極は、フィールド絶縁膜と
予め定めた許容範囲内で同じ高さを持つ第１の領域と、
前記第１の領域の上に位置しキャリア経路上部に延長さ
れる第２の領域とからなることを特徴とする請求項１か
ら請求項５のいずれか１項に記載の半導体装置。 - 【請求項７】 前記ゲート電極の前記第１の領域と第２
の領域は、異なる工程において堆積された材料よりなる
ことを特徴とする請求項６に記載の半導体装置。 - 【請求項８】 前記ゲート電極の前記第１の領域と第２
の領域は、異なる材料よりなることを特徴とする請求項
７に記載の半導体装置。 - 【請求項９】 前記フィールド絶縁膜端部の少なくとも
素子領域側に、絶縁膜よりなる側壁を持つことを特徴と
する請求項１から請求項８のいずれか１項に記載の半導
体装置。 - 【請求項１０】 前記絶縁膜よりなる側壁の下部に、不
純物濃度が低い領域を持つことを特徴とする請求項９に
記載の半導体装置。 - 【請求項１１】 前記フィールド絶縁膜の側面に、Ｓｉ
３Ｎ４膜よりなる側壁を持つこと特徴とする請求項１か
らから請求項１０のいずれか１項に記載の半導体装置。 - 【請求項１２】 前記フィールド絶縁膜の下部及び側面
は、Ｓｉ３Ｎ４膜よりなることを特徴とする請求項１か
ら請求項１１のいずれか１項に記載の半導体装置。 - 【請求項１３】 絶縁体上の半導体層上において、素子
領域及びボディコンタクト領域を覆うＣＭＰマスクを形
成する工程と、全体を前記ＣＭＰマスクの材料とは異な
る第２の絶縁体で覆い続いてＣＭＰにより第２の絶縁体
を平坦化する工程と、ＣＭＰ工程後により露出した前記
ＣＭＰマスク材料を除去し、露出した半導体層にはゲー
ト絶縁膜、ゲート電極及び第１導電型のソース／ドレイ
ン領域を持つ電界効果型トランジスタ、およびまたは第
２導電型の不純物が高濃度に導入されたボディコンタク
ト領域を形成することを特徴とする半導体装置の製造方
法。 - 【請求項１４】 前記ＣＭＰマスクの材料は、最上層が
Ｓｉ３Ｎ４膜よりなる多層膜により形成されることを特
徴とする請求項１３に記載の半導体装置の製造方法。 - 【請求項１５】 前記ＣＭＰマスクの材料は、最上層が
Ｓｉ３Ｎ４膜、中間層はポリシリコン、最下層がＳｉＯ
２よりなる三層膜により形成されることを特徴とする請
求項１４に記載の半導体装置の製造方法。 - 【請求項１６】 素子領域及びボディコンタクト領域以
外を覆う前記ＣＭＰマスクを形成した後、前記ＣＭＰマ
スクに覆われていない領域、すなわち素子分離領域の半
導体層へ、第２導電型の不純物を導入することを特徴と
する請求項１３から請求項１５のいずれか１項に記載の
半導体装置の製造方法。 - 【請求項１７】 前記ＣＭＰマスクの材料が多層膜より
なり、前記多層膜の最上層以外を成す材料のうち少なく
とも一部を素子分離領域において残留するように一旦加
工し、素子分離領域の半導体層へ第２導電型の不純物を
導入したのち、素子分離領域の表面に残留する材料のう
ち絶縁体でない材料を除去することを特徴とする請求項
１３から請求項１６のいずれか１項に記載の半導体装置
の製造方法。 - 【請求項１８】 絶縁体上の半導体層表面を熱酸化した
のちポリシリコン層、Ｓｉ３Ｎ４膜層をこの順に堆積
し、素子領域及びボディコンタクト領域以外のＳｉ３Ｎ
４膜をフォトリソグラフィおよびＲＩＥを用いて除去
し、素子領域及びボディコンタクト領域にＳｉ３Ｎ４膜
よりなるマスク材料を形成する工程と、素子分離領域の
半導体層への第２導電型の不純物導入と素子分離領域で
の前記ポリシリコン層の除去を行ったのち全体をＣＶＤ
ＳｉＯ２膜で覆い、ＣＭＰによりＣＶＤＳｉＯ２膜を平
坦化する工程と、ＣＭＰ工程後により露出したＳｉ３Ｎ
４膜よりなるマスク材料、及びその下層のポリシリコン
層及び熱酸化膜層を除去し、露出した半導体層にはゲー
ト絶縁膜、ゲート電極及び第１導電型のソース／ドレイ
ン領域を持つ電界効果型トランジスタ、もしくは第２導
電型の不純物が高濃度に導入されたボディコンタクト領
域が形成されることを特徴とする請求項１３に記載の半
導体装置の製造方法。 - 【請求項１９】 ＣＭＰマスクの最上層がＣＭＰに対し
て耐性を有する上層マスク層、第２層が導電性材料もし
くは不純物の導入により導電性を持たせることができる
材料、最下層がゲート絶縁膜を成す絶縁体より成り、前
記ＣＭＰマスクの材料とは異なる第２の絶縁体で全体を
覆い、続いてＣＭＰにより第２の絶縁体を平坦化した後
に、ボディコンタクト領域の全てと、素子領域のうち一
部において前記ＣＭＰマスクのうち少なくとも最上層と
第２層を除去し、残留した前記ＣＭＰマスクの第２層を
電界効果型トランジスタのゲート電極とし、前記ゲート
電極の両側の半導体層にソース／ドレイン領域を形成す
ることにより、電界効果型トランジスタを形成すること
を特徴とする請求項１３または請求項１４に記載の半導
体装置の製造方法。 - 【請求項２０】 素子領域及びボディコンタクト領域以
外を覆う前記ＣＭＰマスクを形成した後、前記ＣＭＰマ
スクに覆われていない領域、すなわち素子分離領域の半
導体層へ第２導電型の不純物を導入することを特徴とす
る請求項１９に記載の半導体装置の製造方法。 - 【請求項２１】前記ＣＭＰマスクを形成後、前記ＣＭＰ
マスクの材料とは異なる第２の絶縁体で全体を覆い、続
いてＣＭＰにより第２の絶縁体を平坦化した後に、前記
ＣＭＰマスクの最上層を除去し、全体に導電性のゲート
電極上層材料を堆積し、ゲート電極上層材料を加工する
と同時に、ボディコンタクト領域の全てと、素子領域の
うち一部において前記ＣＭＰマスクのうち少なくとも最
上層と第２層を除去することを特徴とする請求項１９ま
たは請求項２０に記載の半導体装置の製造方法。 - 【請求項２２】 前記ＣＭＰマスクの最上層は、Ｓｉ３
Ｎ４膜であることを特徴とする請求項１９から請求項２
１のいずれか１項に記載の半導体装置の製造方法。 - 【請求項２３】 前記ＣＭＰマスクの第２層がポリシリ
コン、最上層が金属であることを特徴とする請求項１９
から請求項２２のいずれか１項に記載の半導体装置の製
造方法。 - 【請求項２４】 前記ＣＭＰマスクの第２層は、導電性
材料もしくは不純物の導入により導電性を持たせること
ができる材料による多層構造であることを特徴とする請
求項１９から請求項２２のいずれか１項に記載の半導体
装置の製造方法。 - 【請求項２５】 ゲート電極上層材料は、導電性材料も
しくは不純物の導入により導電性を持たせることができ
る材料による多層構造であることを特徴とする請求項１
７から請求項２０のいずれか１項に記載の半導体装置の
製造方法。 - 【請求項２６】 前記ボディコンタクト領域に隣接する
ＳｉＯ２サイドウォール、あるいはＳｉＯ２サイドウォ
ールとＣＶＤ酸化膜の一部を除去し、ボディコンタクト
開口拡大部を設けることを特徴とする請求項１９から請
求項２２のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項２７】 素子領域とボディコンタクト領域を覆
うＣＭＰマスクを形成し、前記ＣＭＰマスクの材料とは
異なる第２の絶縁体で全体を覆い、続いてＣＭＰにより
第２の絶縁体を平坦化した後にボディコンタクト領域の
全てと、素子領域のうち一部において前記ＣＭＰマスク
の全層、または多層よりなるＣＭＰマスクの最下層を除
いた残りの層を除去し、電界効果型トランジスタのダミ
ーゲート電極を形成し、前記ゲート電極の両側の半導体
層に第１導電型の不純物を導入することによりソース／
ドレイン領域を形成したのち、全体を第３の絶縁膜で覆
い、第３の絶縁膜を平坦化して、前記ＣＭＰマスクの上
部を露出させ、前記ＣＭＰマスクを除去してスリットを
形成し、スリット中にゲート電極を形成することを特徴
とする請求項１３または請求項１４に記載の半導体装置
の製造方法。 - 【請求項２８】 第２の絶縁膜をＣＭＰにより平坦化し
たのち、前記ＣＭＰマスクの上部に設けられた層と、第
２の絶縁膜を一定の深さまでエッチバックし、ＣＭＰに
対して耐性を持つ層を堆積し、これを新たに前記ＣＭＰ
マスクの上部層とすることを特徴とする請求項１３また
は請求項２７に記載の半導体装置の製造方法。 - 【請求項２９】 前記ＣＭＰマスクの上部にＳｉ３Ｎ４
よりなる層を持つことを特徴とする請求項２７または請
求項２８に記載の半導体装置の製造方法。 - 【請求項３０】 前記ＣＭＰマスクの上部に設けられる
Ｓｉ３Ｎ４層は、前記ＣＭＰマスクの側面も覆うことを
特徴とする請求項２９に記載の半導体装置の製造方法。 - 【請求項３１】 前記素子領域とボディコンタクト領域
を覆うＣＭＰマスクを形成後、前記ＣＭＰマスクの側面
にサイドウォールを形成したのち、ボディコンタクト領
域を覆うＣＭＰマスクの側面のサイドウォールを除去し
たのち、素子分離領域に第２導電型の不純物を導入する
ことを特徴とする請求項１３から請求項２９のいずれか
１項に記載の半導体装置の製造方法。 - 【請求項３２】 前記素子領域とボディコンタクト領域
を覆うＣＭＰマスクを形成後、前記ＣＭＰマスクの側面
にサイドウォールを形成したのち、素子分離領域に第２
導電型の不純物を導入することと、ボディコンタクト領
域に高濃度の不純物を導入する以前に、ボディコンタク
ト領域の前記ＣＭＰマスクの側面を覆うように設けられ
たサイドウォールの少なくとも一部を除去することを特
徴とする請求項１３から請求項２９のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項３３】 前記素子領域とボディコンタクト領域
を覆うＣＭＰマスクを形成後、前記素子領域周辺を不純
物導入に対するマスクで覆ったのち、半導体層に対して
イオン注入を実施する工程と、前記素子領域とボディコ
ンタクト領域を覆うＣＭＰマスクの側面にサイドウォー
ルを形成したのち、素子分離領域に第２導電型の不純物
を導入する工程とを持つことを特徴とする請求項１３か
ら請求項２９のいずれか１項に記載の半導体装置の製造
方法。 - 【請求項３４】 前記ゲート絶縁膜の少なくとも一部
に、フィールド絶縁膜よりも誘電率が高い材料を含むこ
とを特徴とする請求項１から請求項１２のいずれか１項
に記載の半導体装置。 - 【請求項３５】 前記ゲート絶縁膜の誘電率が、フィー
ルド絶縁膜の誘電率よりも高いことを特徴とする請求項
１から請求項１２のいずれか１項に記載の半導体装置。 - 【請求項３６】 前記絶縁体によって互いに分離される
一つの単位に、一つのトランジスタと一つのボディコン
タクトが含まれることを特徴とする請求項１から請求項
１０のいずれか１項、請求項３４、または請求項３５に
記載の半導体装置。 - 【請求項３７】 前記絶縁体によって互いに分離される
一つの単位に、複数のトランジスタと一つのボディコン
タクトが含まれることを特徴とする請求項１から請求項
１０のいずれか１項、請求項３４、または請求項３５に
記載の半導体装置。 - 【請求項３８】 前記絶縁体によって互いに分離される
一つの単位に、一つのトランジスタと複数のボディコン
タクトが含まれることを特徴とする請求項１から請求項
１０のいずれか１項、請求項３４、または請求項３５に
記載の半導体装置。 - 【請求項３９】 前記絶縁体によって互いに分離される
一つの単位に、複数のトランジスタと一つのボディコン
タクトが含まれることを特徴とする請求項１から請求項
１０のいずれか１項、請求項３４、または請求項３５に
記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001170961A JP4304884B2 (ja) | 2001-06-06 | 2001-06-06 | 半導体装置及びその製造方法 |
| US10/163,984 US6975001B2 (en) | 2001-06-06 | 2002-06-06 | Semiconductor device and method of fabricating the same |
| US11/182,150 US7611934B2 (en) | 2001-06-06 | 2005-07-15 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001170961A JP4304884B2 (ja) | 2001-06-06 | 2001-06-06 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007309812A Division JP2008072142A (ja) | 2007-11-30 | 2007-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002368225A true JP2002368225A (ja) | 2002-12-20 |
| JP4304884B2 JP4304884B2 (ja) | 2009-07-29 |
Family
ID=19012805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001170961A Expired - Fee Related JP4304884B2 (ja) | 2001-06-06 | 2001-06-06 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6975001B2 (ja) |
| JP (1) | JP4304884B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4304884B2 (ja) * | 2001-06-06 | 2009-07-29 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| FR2845523B1 (fr) * | 2002-10-07 | 2005-10-28 | Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee | |
| JP4154578B2 (ja) * | 2002-12-06 | 2008-09-24 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US7105431B2 (en) * | 2003-08-22 | 2006-09-12 | Micron Technology, Inc. | Masking methods |
| US7354631B2 (en) * | 2003-11-06 | 2008-04-08 | Micron Technology, Inc. | Chemical vapor deposition apparatus and methods |
| US7109532B1 (en) * | 2003-12-23 | 2006-09-19 | Lee Zachary K | High Ion/Ioff SOI MOSFET using body voltage control |
| JP2005228779A (ja) * | 2004-02-10 | 2005-08-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP4377721B2 (ja) * | 2004-03-11 | 2009-12-02 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2005277220A (ja) * | 2004-03-25 | 2005-10-06 | Matsushita Electric Ind Co Ltd | 不純物導入方法、不純物導入装置およびこの方法を用いて形成された半導体装置 |
| US7115524B2 (en) * | 2004-05-17 | 2006-10-03 | Micron Technology, Inc. | Methods of processing a semiconductor substrate |
| TW200601566A (en) * | 2004-06-28 | 2006-01-01 | Adv Lcd Tech Dev Ct Co Ltd | Semiconductor apparatus and manufacturing method thereof |
| US7825025B2 (en) * | 2004-10-04 | 2010-11-02 | Texas Instruments Incorporated | Method and system for improved nickel silicide |
| US7453122B2 (en) * | 2005-02-08 | 2008-11-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | SOI MOSFET device with reduced polysilicon loading on active area |
| US7446001B2 (en) * | 2006-02-08 | 2008-11-04 | Freescale Semiconductors, Inc. | Method for forming a semiconductor-on-insulator (SOI) body-contacted device with a portion of drain region removed |
| US8921190B2 (en) | 2008-04-08 | 2014-12-30 | International Business Machines Corporation | Field effect transistor and method of manufacture |
| US8394710B2 (en) * | 2010-06-21 | 2013-03-12 | International Business Machines Corporation | Semiconductor devices fabricated by doped material layer as dopant source |
| US9209274B2 (en) * | 2013-07-19 | 2015-12-08 | Globalfoundries Inc. | Highly conformal extension doping in advanced multi-gate devices |
| CN104319256A (zh) * | 2014-09-24 | 2015-01-28 | 上海华虹宏力半导体制造有限公司 | 窄有源区的隔离结构及其制造方法 |
| US9768254B2 (en) * | 2015-07-30 | 2017-09-19 | International Business Machines Corporation | Leakage-free implantation-free ETSOI transistors |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434980A (ja) | 1990-05-30 | 1992-02-05 | Mitsubishi Electric Corp | 半導体装置 |
| JP2891237B2 (ja) | 1997-05-02 | 1999-05-17 | 日本電気株式会社 | Ｓｏｉ構造の半導体装置およびその製造方法 |
| JP3216591B2 (ja) | 1997-10-29 | 2001-10-09 | 日本電気株式会社 | 電界効果型トランジスタ |
| JP3259690B2 (ja) | 1998-08-26 | 2002-02-25 | 日本電気株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP2000269509A (ja) | 1999-01-11 | 2000-09-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3463593B2 (ja) | 1999-03-01 | 2003-11-05 | 日本電気株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP2000332250A (ja) | 1999-05-18 | 2000-11-30 | Sony Corp | 半導体装置およびその製造方法 |
| KR100349366B1 (ko) | 1999-06-28 | 2002-08-21 | 주식회사 하이닉스반도체 | 에스오아이 소자 및 그의 제조방법 |
| JP3716406B2 (ja) | 2000-02-08 | 2005-11-16 | 富士通株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
| JP4792638B2 (ja) | 2001-02-01 | 2011-10-12 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP4304884B2 (ja) * | 2001-06-06 | 2009-07-29 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP5037766B2 (ja) | 2001-09-10 | 2012-10-03 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4154578B2 (ja) * | 2002-12-06 | 2008-09-24 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
2001
- 2001-06-06 JP JP2001170961A patent/JP4304884B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-06 US US10/163,984 patent/US6975001B2/en not_active Expired - Lifetime
-
2005
- 2005-07-15 US US11/182,150 patent/US7611934B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP4304884B2 (ja) | 2009-07-29 |
| US20050250317A1 (en) | 2005-11-10 |
| US6975001B2 (en) | 2005-12-13 |
| US20020185687A1 (en) | 2002-12-12 |
| US7611934B2 (en) | 2009-11-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4154578B2 (ja) | 半導体装置及びその製造方法 | |
| US9153657B2 (en) | Semiconductor devices comprising a fin | |
| JP4006419B2 (ja) | ハイブリッド・プレーナおよびＦｉｎＦＥＴＣＭＯＳデバイス | |
| US7851276B2 (en) | Methods and structures for planar and multiple-gate transistors formed on SOI | |
| US7449733B2 (en) | Semiconductor device and method of fabricating the same | |
| JP3962321B2 (ja) | 非対称フィン電界効果トランジスタ及びその製造方法 | |
| TWI339406B (en) | Locally thinned fins | |
| US7611934B2 (en) | Semiconductor device and method of fabricating the same | |
| US10741554B2 (en) | Third type of metal gate stack for CMOS devices | |
| JP2006525683A (ja) | 非対称導電スペーサを設ける半導体形成プロセス | |
| JP2010073869A (ja) | 半導体装置およびその製造方法 | |
| US9893166B2 (en) | Dummy gate formation using spacer pull down hardmask | |
| US6664150B2 (en) | Active well schemes for SOI technology | |
| US20050158923A1 (en) | Ultra-thin body transistor with recessed silicide contacts | |
| US20050104140A1 (en) | Low-power multiple-channel fully depleted quantum well CMOSFETs | |
| JP2000022158A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| WO2006006424A1 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JP2008072142A (ja) | 半導体装置の製造方法 | |
| JP3680417B2 (ja) | 半導体装置 | |
| JP2004207726A (ja) | 二重ゲート型電界効果トランジスタおよびその製造方法 | |
| JP5719381B2 (ja) | 低寄生容量ボディ・コンタクト・トランジスタ | |
| US7105391B2 (en) | Planar pedestal multi gate device | |
| JP4011014B2 (ja) | 半導体装置およびその製造方法 | |
| JP2000332255A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3632565B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070223 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071130 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080610 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080707 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20080707 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080707 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080815 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090219 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090407 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090420 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4304884 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140515 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |