JP2005228779A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】従来のSOI-CMOSデバイス形成プロセスをほとんど変更することなく、支持基板の基板コンタクト領域を充分活性化する。
【解決手段】第1半導体層からなる支持基板10、支持基板上に設けられた絶縁層20、及び絶縁層上に設けられた第2半導体層30を有する積層基板5の素子分離領域50aに含まれる、絶縁層及び第2半導体層をエッチングして、素子分離領域内に支持基板の露出面53を形成する。次に、支持基板の露出面側から、イオン注入を行って、支持基板に基板コンタクト領域12を形成する。その後、支持基板の露出面上に、素子分離絶縁層を形成し、残存第2半導体層上にゲート酸化膜及びゲート電極を形成する。さらに、残存第2半導体層にゲート電極をマスクとしてイオン注入を行って、ドレイン領域及びソース領域を形成した後、基板コンタクト領域、ドレイン領域、及びソース領域を活性化するアニールを行う。その後、ドレイン領域及びソース領域上に高融点の金属層を形成した後、熱処理を行って金属層をシリサイド化する。
【選択図】図１
【解決手段】第1半導体層からなる支持基板10、支持基板上に設けられた絶縁層20、及び絶縁層上に設けられた第2半導体層30を有する積層基板5の素子分離領域50aに含まれる、絶縁層及び第2半導体層をエッチングして、素子分離領域内に支持基板の露出面53を形成する。次に、支持基板の露出面側から、イオン注入を行って、支持基板に基板コンタクト領域12を形成する。その後、支持基板の露出面上に、素子分離絶縁層を形成し、残存第2半導体層上にゲート酸化膜及びゲート電極を形成する。さらに、残存第2半導体層にゲート電極をマスクとしてイオン注入を行って、ドレイン領域及びソース領域を形成した後、基板コンタクト領域、ドレイン領域、及びソース領域を活性化するアニールを行う。その後、ドレイン領域及びソース領域上に高融点の金属層を形成した後、熱処理を行って金属層をシリサイド化する。
【選択図】図１
Description
この発明は、半導体装置の製造方法、特に基板コンタクトの形成方法に関するものである。
近年のＣＭＯＳ技術の向上により、バルクＳｉ基板を用いたＣＭＯＳデバイスの性能は飛躍的に向上している。このため、従来、ＣＭＯＳ技術での適用は難しいとされてきたＧＨｚ帯の高周波領域への適用が可能となりつつある。ＣＭＯＳ技術を高周波回路に適用する場合、デジタル回路とアナログ回路の混載が考えられるが、デジタル回路からのクロストークノイズによりアナログ回路の性能が劣化することが知られている。
バルクＳｉ基板を用いたＣＭＯＳデバイスに対し、支持基板と素子領域の間に絶縁層を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて作成するＳＯＩ−ＣＭＯＳデバイスは、素子領域の下に絶縁層として存在する埋め込み酸化膜により同一基板に形成された他の素子と完全分離されるため、デジタル回路からのクロストークノイズを抑制できる。
さらに、ＳＯＩデバイスでは、支持基板として高抵抗のＳｉ基板を容易に適用できるため、オンチップで構成されるキャパシタやインダクタ等の受動素子において高周波信号の損失を抑えることが可能となる。
ここで、ＳＯＩデバイスを高周波回路に適用する場合、支持基板の電位を接地電位に固定することが重要である。支持基板にノイズが入った場合に、そのノイズの影響で、ＳＯＩ−ＣＭＯＳデバイスの特性が変動し、アナログ回路の性能が劣化する恐れがあるからである。この対策として、基板コンタクトを形成することで、支持基板を接地電位に固定する方法が一般にとられている（例えば、特許文献１、２、３参照）。図５及び図６を参照して、従来用いられている基板コンタクトの形成方法について説明する。
先ず、周知のＳＯＩ−ＣＭＯＳ製造方法を用いて、ＳＯＩ基板上にＣＭＯＳを形成する（図５（Ａ）参照）。以下、ＣＭＯＳを構成する一方のＭＯＳＦＥＴ（例えば、Ｐ型ＭＯＳＦＥＴ）のみ示し、他方のＭＯＳＦＥＴ（例えば、Ｎ型ＭＯＳＦＥＴ）については図示を省略する。ＳＯＩ基板は、支持基板２１０、支持基板２１０上に設けられた絶縁層としての埋め込み酸化膜２２０、埋め込み酸化膜２２０上に設けられたシリコン層２３０を備えて構成されている。シリコン層２３０は、基板に設けられた他の素子（図示を省略する。）と素子分離絶縁層２５２により分離されている。
シリコン層２３０には、ゲート領域２３４、ドレイン領域２３６及びソース領域２３８が形成されている。シリコン層２３０のドレイン領域２３６及びソース領域２３８上に、コバルト等の金属による金属シリサイドでドレイン電極２８６及びソース電極２８８がそれぞれ形成され、及び、ゲート領域２３４上にゲート酸化膜２６４が設けられ、ゲート酸化膜２６４上にゲート電極２７４が形成されている。
次に、シリコン層２３０に形成されたＭＯＳＦＥＴ及び素子分離絶縁層２５２上に層間絶縁膜２９０を形成する。層間絶縁膜２９０は、例えばＣＶＤ法により形成される（図５（Ｂ）参照）。
次に、層間絶縁膜２９０をホトリソエッチングすることにより、シリコン層２３０に形成されたＭＯＳＦＥＴ上にコンタクトホールを設ける。コンタクトホールは、ゲート電極２７４、ドレイン電極２８６及びソース電極２８８のそれぞれに対応した位置に設けられる。以下、例として、ドレイン電極２８６上にドレイン用コンタクトホール２９６を、及びソース電極２８８上にソース用コンタクトホール２９８を設けている状態の図を示す。さらに、層間絶縁膜２９０、素子分離絶縁層２５２、及び埋め込み酸化膜２２０をホトリソエッチングすることにより、基板コンタクトホール２９２を設ける（図５（Ｃ）参照）。
次に、コンタクト抵抗を低減するために、基板コンタクトホール２９２を経て、支持基板に不純物を注入し、高濃度不純物拡散領域である基板コンタクト領域２１２を形成する（図６（Ａ）参照）。基板コンタクト領域２１２をｐ型にする場合は、ＢＦ2又はＢ等のｐ型の不純物を注入し、また、ｎ型にする場合は、Ａｓ又はＰ等のｎ型の不純物を注入する。その後、アニールを行って、基板コンタクト領域２１２の活性化を行う。
次に、ドレイン用コンタクトホール２９６、ソース用コンタクトホール２９８、ゲート用コンタクトホール（図示を省略する。）、及び基板コンタクトホール２９２をＣＶＤ法により、タングステン（Ｗ）等で埋め込み、ドレインプラグ３０６、ソースプラグ３０８、ゲートプラグ（図示しない）、及び基板コンタクト用プラグ３０２を形成する（図６（Ｂ）参照）。
次に、層間絶縁膜２９０上に、スパッタ法によりメタル（例えば、アルミニウム）配線を行い、ドレイン配線３１６、ソース配線３１８、ゲート配線（図示しない）、及び基板配線３１２を設ける（図６（Ｃ）参照）。ドレイン電極２８６は、ドレインプラグ３０６及びドレイン配線３１６を経て外部に接続され、ソース電極２８８は、ソースプラグ３０８及びソース配線３１８を経て外部に接続され、及びゲート電極２７４は、ゲートプラグ（図示しない）及びゲート配線（図示しない）を経て外部に接続される。基板コンタクト領域２１２は、基板コンタクト用プラグ３０２及び基板配線３１２を経て、外部に接続され、通常、接地電位に保持されている。
ところで、ＳＯＩデバイスの製造にあたり、支持基板を接地電位に保つには、基板コンタクト領域―基板コンタクト用プラグ間の抵抗（以下、コンタクト抵抗と称することもある。）を低くする必要がある。
コンタクト抵抗を低くするために、基板コンタクト領域に不純物のイオン注入が行われている。イオン注入後に不純物の活性化アニールが必要である。しかし、８００℃以上の温度でアニールすると、ドレイン電極２８６及びソース電極２８８として形成されている金属シリサイドの凝集等の弊害が発生する。しかし、基板コンタクト領域を充分活性化して、コンタクト抵抗を小さくするためには、１０００℃以上の温度でのアニールが必要であって、８００℃以下のアニールでは不充分である。この結果、コンタクト抵抗の低抵抗が実現されない。
また、基板コンタクトホールは深く形成する必要があるので、アスペクト比が高くなり、そのため、基板コンタクト領域に充分なイオン注入を行うことができない場合がある。そこで、特許文献１の記載によれば、基板コンタクト領域上に多結晶シリコンによるプラグを形成することで、基板コンタクトホールのアスペクト比を小さくしている。
また、特許文献２及び３の記載によれば、基板コンタクトホールをＭＯＳＦＥＴのソースドレイン領域に不純物を注入する際に基板コンタクト領域にも、同時に不純物注入を行うことで、不純物の注入工程を減らす工夫をしている。
特開２００２−１９０５２１号公報
特開２０００−２４３９６７号公報
特開２００３−２１８３５６号公報
しかしながら、特許文献１では、基板コンタクト領域に多結晶シリコン層を形成する工程を別途必要としている。また、特許文献２及び３では、素子分離領域形成後に、基板コンタクト形成のための開口部を形成する工程を必要としている。このように、いずれの従来技術においても、コンタクト抵抗を低抵抗にする工程が複雑になっている。
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、従来のＳＯＩ−ＣＭＯＳデバイス形成プロセスをほとんど変更することなく、支持基板の基板コンタクト領域に、充分活性化された基板コンタクトを形成する半導体装置、特にＳＯＩデバイスの製造方法を提供することである。
上述した目的を達成するために、この発明の半導体装置の製造方法は以下の工程を含んでいる。先ず、第１半導体層からなる支持基板、支持基板上に設けられた絶縁層、及び絶縁層上に設けられた第２半導体層を有する積層基板を用意する。次に、積層基板に素子形成領域、及び素子形成領域を囲む素子分離領域を設定して、積層基板上に、素子形成領域を覆い、及び素子分離領域を露出するマスクを形成する。
次に、素子分離領域に含まれる、絶縁層及び第２半導体層のそれぞれの領域を、上述のマスクを用いてエッチングして、素子形成領域に残存絶縁層及び残存第２半導体層の積層構造体を形成するとともに、素子分離領域内に支持基板の露出面を形成する。さらに、支持基板の露出面側から、上述のマスクを用いてイオン注入を行って、支持基板に基板コンタクト領域を形成する。
次に、支持基板の露出面上に、積層構造体を囲む素子分離絶縁層を形成する。さらに、上述のマスクを除去した後、残存第２半導体層上にゲート酸化膜を介してゲート電極を形成する。
次に、残存第２半導体層にゲート電極をマスクとしてイオン注入を行って、ドレイン領域及びソース領域を形成する。その後、基板コンタクト領域、ドレイン領域、及びソース領域を同時に活性化するアニールを行う。さらに、ドレイン領域及びソース領域上に高融点の金属層を形成した後、熱処理を行って金属層をシリサイド化する。
この発明の半導体装置の製造方法の実施にあたり、第２半導体層をシリコンとし、積層基板をＳＯＩ基板とするのが好適である。
この発明の半導体装置の製造方法によれば、素子分離領域をエッチングする際に、支持基板が露出する程度まで行い、さらに、素子分離領域のエッチングに続いて、基板コンタクト領域へのイオン注入を行うので、基板コンタクト領域へのイオン注入を行うための開口部を素子分離絶縁層に設ける工程を省略することができる。すなわち、通常の素子分離絶縁層を形成する工程の前に、不純物をイオン注入する工程を加えるだけで、基板コンタクト領域が形成できる。
また、ドレイン領域及びソース領域上に高融点の金属層を設けてこの金属層をシリサイド化する前に、基板コンタクト領域の形成のためのイオン注入を行っており、ドレイン領域及びソース領域の活性化アニールと同時に、基板コンタクト領域の活性化アニールを行うことができるので、低抵抗な基板コンタクトを形成することが可能となる。
上述の半導体装置の製造方法を、ＳＯＩ基板に対して適用することにより、従来のＳＯＩ−ＣＭＯＳデバイス形成プロセスをほとんど変更することなく、支持基板の基板コンタクト領域に、充分活性化された基板コンタクト領域を形成することが可能となる。
図１〜４を参照して、この発明の半導体装置の製造方法の実施形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に何ら限定されない。
この発明の半導体装置の製造方法は、以下で説明するように、基板コンタクト領域形成工程、ＭＯＳＦＥＴ形成工程、及びコンタクト形成工程の３つの工程を含んでいる。各工程は、それぞれ複数の工程を備えている。
図１及び図２を参照して、基板コンタクト領域形成工程を説明する。基板コンタクト領域形成工程は、後述する工程（ａ）〜（ｆ）を備えている。図１（Ａ）〜（Ｄ）及び図２（Ａ）〜（Ｂ）は、基板コンタクト領域形成工程を説明するための工程図である。
工程（ａ）では、第１半導体層からなる支持基板１０、第１半導体層１０上に設けられた絶縁層２０、及び絶縁層２０上に設けられた第２半導体層３０、を備えて構成される積層基板５を用意する（図１（Ａ）参照）。積層基板５として、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いると、絶縁層２０は埋め込み酸化膜として、第２半導体層３０はシリコン層として構成される。ＳＯＩ基板の形成は周知の方法で行えば良く、例えば、単結晶シリコン基板に酸素を高濃度にイオン注入するＳＩＭＯＸ法によって形成される。ＳＩＭＯＸ法を用いた場合は、支持基板１０もシリコン層で形成される。以下、積層基板としてＳＩＭＯＸ法により形成されたＳＯＩ基板を用いる例について説明する。
工程（ｂ）では、積層基板５の第２半導体層３０上にエッチング用マスク４０を形成する。エッチング用マスク４０は、第２半導体層３０上に形成されたシリコン窒化膜をパターニングすることにより形成される。エッチング用マスク４０は、積層基板５に設定された素子形成領域５０ｂを覆い、素子分離領域となるトレンチ（溝）領域５０ａが露出するように開口部５１ａを備える形状を有している（図１（Ｂ）参照）。トレンチ領域５０ａは、素子形成領域５０ｂを囲むように設定されている。
工程（ｃ）では、トレンチ領域５０ａのエッチング（以下、トレンチエッチングとも称する。）を行う。トレンチエッチングは、エッチング用マスク４０を用いたリアクティブイオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の任意好適なエッチング技術を用いて行われ、積層基板５のトレンチ領域５０ａがエッチングされる。この時、第２半導体層３０だけでなく、絶縁層２０も併せてエッチングして、支持基板１０の露出面５３を形成する。ここで、露出面５３とは、支持基板１０の表面自体か又は支持基板１０の表面がエッチングされて現れた面、或いは、支持基板１０に不純物のイオン注入を行うことができる程度に厚みが薄い絶縁層２０の表面をいう。工程（ｃ）のトレンチエッチングにより、素子形成領域５０ｂの絶縁層２２及び第２半導体層３２の部分が残存して積層構造体４５を形成する。以下の説明では、この残存した第２半導体層の部分を、単に残存第２半導体層３２と称し、また、残存した絶縁層の部分を単に残存絶縁層２２と称する（図１（Ｃ）参照）。
工程（ｄ）では、支持基板１０の露出面５３側から、エッチング用マスク４０をそのまま用いて支持基板１０に不純物を高濃度でイオン注入する。イオン注入により、支持基板１０に高濃度不純物拡散領域である基板コンタクト領域１２が形成される（図１（Ｄ）参照）。不純物は、１〜５×１０15ｉｏｎｓ／ｃｍ2程度の濃度に注入される。基板コンタクト領域をｐ型にする場合は、ＢＦ2又はＢ等のｐ型の不純物を注入し、また、ｎ型にする場合は、Ａｓ又はＰ等のｎ型の不純物を注入する。
工程（ｅ）では、エッチング用マスク４０及び支持基板１０の基板コンタクト領域１２の露出面（図１では符号５３で示した部分）上に、絶縁膜５１を形成する。絶縁膜５１は、例えば、ＣＶＤ法によりシリコン酸化膜を堆積させることにより形成される（図２（Ａ）参照）。
工程（ｆ）では、絶縁膜５１の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等の任意好適な研磨技術により平坦化する。この研磨をエッチング用マスク４０の上面が露出するレベルまで行う。この平坦化処理により、素子形成領域５０ｂに形成された積層構造体４５を囲むようにトレンチ領域５０ａに素子分離絶縁層５２が形成される（図２（Ｂ）参照）。
次に、図３を参照して、ＭＯＳＦＥＴ形成工程を説明する。ＭＯＳＦＥＴ形成工程は、後述する工程（ｇ）〜（ｊ）を備えている。図３（Ａ）〜（Ｄ）は、ＭＯＳＦＥＴ形成工程を説明するための工程図である。
工程（ｇ）では、エッチング用マスク（図１及び図２では符号４０で示した部分）を除去する。エッチング用マスクを除去することで露出した残存第２半導体層３２上に、熱酸化等を用いてシリコン酸化膜６２を形成する。さらに、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、多結晶シリコン層７２をシリコン酸化膜６２上に形成する（図３（Ａ）参照）。
工程（ｈ）では、多結晶シリコン層７２上にレジスト層（図示を省略する。）を形成し、ドレイン形成領域３３ａ及びソース形成領域３３ｂに当たる部分に開口部を持つレジストパターンとする（図示を省略する。）。レジストパターンをマスクとしたエッチングによって、ドレイン形成領域３３ａ及びソース形成領域３３ｂの多結晶シリコン層７２及びシリコン酸化膜６２がエッチングされて開口部３３ａ´及び３３ｂ´が形成されると共に、これら開口部３３ａ´及び３３ｂ´に挟まれた領域部分に、残存した部分がゲート電極７４及びゲート酸化膜６４として形成される（図３（Ｂ）参照）。
なお、ここでは、ゲート電極の材料として多結晶シリコンを用いたが、アルミニウムなどの金属を用いても良い。
工程（ｉ）では、不純物を、ゲート電極７４をマスクとして利用して、及び開口部３３ａ´及び３３ｂ´を通して、ドレイン形成領域３３ａ及びソース形成領域３３ｂに高濃度でイオン注入する。例えば、ｐ型のＭＯＳＦＥＴを形成する場合は、ＢＦ2又はＢ等のｐ型の不純物を注入し、また、ｎ型のＭＯＳＦＥＴを形成する場合は、Ａｓ又はＰ等のｎ型の不純物を注入する。この不純物の注入により、残存第２半導体層３２のドレイン形成領域３３ａ及びソース形成領域３３ｂにドレイン領域３６及びソース領域３８がそれぞれ形成される。このとき、残存第２半導体層３２のゲート電極７４及びゲート酸化膜６４の下の部分がゲート領域３４となる（図３（Ｃ）参照）。イオン注入後、レジストは除去される。その後、基板を１０００℃以上の温度でアニーリングして、ドレイン領域３６及びソース領域３８を活性化させる。このとき、基板コンタクト領域１２の部分も同時に活性化させる。
工程（ｊ）では、ドレイン領域３６及びソース領域３８上に、コバルト等の高融点の金属層を形成した後、熱処理を行って金属層を金属シリサイド化する。ドレイン領域３６及びソース領域３８上に形成された金属シリサイドはドレイン電極８６及びソース電極８８として用いられる（図３（Ｄ）参照）。
次に、図４を参照して、コンタクト形成工程を説明する。コンタクト形成工程は、後述する工程（ｋ）〜（ｎ）を備えている。図４（Ａ）〜（Ｄ）は、コンタクト形成工程を説明するための工程図である。
工程（ｋ）では、ＳＯＩ―ＭＯＳＦＥＴ上、すなわち、工程（ｊ）の終了後の構造体の上側全面に上面が平坦面である層間絶縁膜９０を形成する。層間絶縁膜９０は、例えばＣＶＤ法によりシリコン酸化膜で形成される（図４（Ａ）参照）。
工程（ｌ）では、層間絶縁膜９０をホトリソエッチングすることにより、素子形成領域の第２半導体層（図１〜３では符号３２で示した部分）上にコンタクトホールを設ける。コンタクトホールは、ゲート電極７４、ドレイン電極８６及びソース電極８８のそれぞれに対して設けられる。図４は、例として、ドレイン電極８６上にドレイン用コンタクトホール９６、及びソース電極８８上にソース用コンタクトホール９８を設けている状態の図を示している。さらに、層間絶縁膜９０及び素子分離絶縁層５２をホトリソエッチングすることにより、基板コンタクト領域１２上に基板コンタクトホール９２を設ける（図４（Ｂ）参照）。ドレイン用コンタクトホール９６、ソース用コンタクトホール９８、ゲート用コンタクトホール（図示しない。）、及び基板コンタクトホール９２の形成は、設計に応じて同時に行っても良い。
工程（ｍ）では、ドレイン用コンタクトホール９６、ソース用コンタクトホール９８、ゲート用コンタクトホール（図示しない。）、及び基板コンタクトホール９２をＣＶＤ法により、タングステン（Ｗ）で埋め込み、ゲートプラグ（図示しない）、ドレインプラグ１０６、ソースプラグ１０８、及び基板コンタクト用プラグ１０２を形成する（図４（Ｃ）参照）。
工程（ｎ）では、層間絶縁膜９０上に、スパッタ法によりメタル（例えば、アルミニウム）配線を行う（図４（Ｄ）参照）。ドレイン配線１１６、ソース配線１１８、ゲート配線（図示しない）、及び基板配線１１２により、外部と接続される。また、設計に応じて、層間絶縁膜９０上にさらに絶縁層を設けて、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタ素子や、インダクタ素子を設けたものをＳＯＩデバイスとして使用しても良い。
なお、以上の説明では、１つのＭＯＳＦＥＴを形成する例について説明したが、周知のＳＯＩ−ＣＭＯＳの形成方法にこの発明の製造方法を適用可能である。
この発明の半導体装置の製造方法によれば、素子分離領域を形成するトレンチエッチングを、第１半導体層である支持基板が露出する程度まで行い、トレンチエッチングに続いて、基板コンタクト領域への不純物注入を行うことで、基板コンタクト領域へ不純物注入を行うために素子分離絶縁層に開口部を設ける工程を省略することができる。
また、金属シリサイドとしてドレイン電極及びソース電極を形成する前に、基板コンタクト領域への不純物注入を行っており、ドレイン領域及びソース領域の活性化アニールと同時に、基板コンタクト領域の活性化アニールを行うことができるので、アニール時に金属シリサイドの凝集や高抵抗相への相転移を起こすことなく、充分活性化することができ、低抵抗な基板コンタクトを形成することが可能となる。
この発明の半導体装置の製造方法を、ＳＯＩ基板に対して適用することにより、従来のＳＯＩ−ＣＭＯＳデバイス形成プロセスをほとんど変更することなく、支持基板の基板コンタクト領域に、充分活性化された基板コンタクト領域を形成したＳＯＩ−ＣＭＯＳを製造することが可能となる。
５ 積層基板
１０、２１０ 支持基板
１２、２１２ 基板コンタクト領域
２０、２２０ 絶縁層（埋め込み酸化膜）
２２ 残存絶縁層
３０ 第２半導体層
３２ 残存第２半導体層
３３ａ ドレイン領域
３３ｂ ソース領域
３３ａ´、３３ｂ´、５１ａ 開口部
３４、２３４ ゲート領域
３６、２３６ ドレイン領域
３８、２３８ ソース領域
４０ エッチング用マスク
４５ 積層構造体
５０ａ トレンチ領域
５０ｂ 素子形成領域
５１ 絶縁膜
５２、２５２ 素子分離絶縁層
５３ 露出面
６２ シリコン酸化膜
６４、２６４ ゲート酸化膜
７２ 多結晶シリコン層
７４、２７４ ゲート電極
８６、２８６ ドレイン電極
８８、２８８ ソース電極
９０、２９０ 層間絶縁膜
９２、２９２ 基板コンタクトホール
９６、２９６ ドレイン用コンタクトホール
９８、２９８ ソース用コンタクトホール
１０２、３０２ 基板コンタクト用プラグ
１０６、３０６ ドレインプラグ
１０８、３０８ ソースプラグ
１１２、３１２ 基板配線
１１６、３１６ ドレイン配線
１１８、３１８ ソース配線
２３０ シリコン層
１０、２１０ 支持基板
１２、２１２ 基板コンタクト領域
２０、２２０ 絶縁層（埋め込み酸化膜）
２２ 残存絶縁層
３０ 第２半導体層
３２ 残存第２半導体層
３３ａ ドレイン領域
３３ｂ ソース領域
３３ａ´、３３ｂ´、５１ａ 開口部
３４、２３４ ゲート領域
３６、２３６ ドレイン領域
３８、２３８ ソース領域
４０ エッチング用マスク
４５ 積層構造体
５０ａ トレンチ領域
５０ｂ 素子形成領域
５１ 絶縁膜
５２、２５２ 素子分離絶縁層
５３ 露出面
６２ シリコン酸化膜
６４、２６４ ゲート酸化膜
７２ 多結晶シリコン層
７４、２７４ ゲート電極
８６、２８６ ドレイン電極
８８、２８８ ソース電極
９０、２９０ 層間絶縁膜
９２、２９２ 基板コンタクトホール
９６、２９６ ドレイン用コンタクトホール
９８、２９８ ソース用コンタクトホール
１０２、３０２ 基板コンタクト用プラグ
１０６、３０６ ドレインプラグ
１０８、３０８ ソースプラグ
１１２、３１２ 基板配線
１１６、３１６ ドレイン配線
１１８、３１８ ソース配線
２３０ シリコン層
Claims (2)
- 第１半導体層からなる支持基板、該支持基板上に設けられた絶縁層、及び該絶縁層上に設けられた第２半導体層を有する積層基板を用意する工程と、
該積層基板に素子形成領域、及び該素子形成領域を囲む素子分離領域を設定して、該積層基板上に、該素子形成領域を覆い、及び該素子分離領域を露出するマスクを形成する工程と、
該素子分離領域に含まれる、前記絶縁層及び第２半導体層のそれぞれの領域を、前記マスクを用いてエッチングして、前記素子形成領域に残存絶縁層及び残存第２半導体層を含む積層構造体を形成するとともに、前記素子分離領域内に前記支持基板の露出面を形成する工程と、
該支持基板の露出面側から、前記マスクを用いてイオン注入を行って、該支持基板に基板コンタクト領域を形成する工程と、
前記支持基板の露出面上に、前記積層構造体を囲む素子分離絶縁層を形成する工程と、
前記マスクを除去した後、前記残存第２半導体層上にゲート酸化膜を介してゲート電極を形成する工程と、
前記残存第２半導体層に前記ゲート電極をマスクとしてイオン注入を行って、ドレイン領域及びソース領域を形成する工程と、
前記基板コンタクト領域、前記ドレイン領域、及び前記ソース領域を同時に活性化するアニールを行う工程と、
前記ドレイン領域及び前記ソース領域上に高融点の金属層を形成した後、熱処理を行って前記金属層をシリサイド化する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第２半導体層をシリコンとし、前記積層基板をＳＯＩ基板とすることを特徴とする請求項１に記載の半導体装置の製造方法。
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091027 |