JP2003218356A - Ｓｏｉ型半導体装置の製造方法、設計方法およびｓｏｉ型半導体装置 - Google Patents
Ｓｏｉ型半導体装置の製造方法、設計方法およびｓｏｉ型半導体装置Info
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- JP2003218356A JP2003218356A JP2002011327A JP2002011327A JP2003218356A JP 2003218356 A JP2003218356 A JP 2003218356A JP 2002011327 A JP2002011327 A JP 2002011327A JP 2002011327 A JP2002011327 A JP 2002011327A JP 2003218356 A JP2003218356 A JP 2003218356A
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Abstract
(57)【要約】
【課題】 バルク型半導体装置に用いられていたレイア
ウトパターンを必要最小限の変更でＳＯＩ型半導体装置
のレイアウトパターンに変換して用いる。 【解決手段】 ＳＯＩ型半導体装置の製造方法であっ
て、バルク型半導体装置のウェルコンタクト領域に相当
する箇所にも素子分離絶縁層４が形成されるように、バ
ルク型半導体装置パターンを修正してフォトマスクを形
成する工程と、このフォトマスクを用いてＳＯＩ半導体
層１２内に素子分離絶縁層４、活性層１５，３１，３２
を形成する工程と、バルク型半導体装置のウェルコンタ
クト領域に相当する箇所の素子分離絶縁層４およびその
下の埋込絶縁膜１１をエッチングして基板コンタクト領
域を形成する工程と、バルク型半導体装置のウェルコン
タクトのフォトマスクを流用して、基板コンタクト領域
内に基板コンタクト用のプラグＶＳＣを形成する工程と
を含む。
ウトパターンを必要最小限の変更でＳＯＩ型半導体装置
のレイアウトパターンに変換して用いる。 【解決手段】 ＳＯＩ型半導体装置の製造方法であっ
て、バルク型半導体装置のウェルコンタクト領域に相当
する箇所にも素子分離絶縁層４が形成されるように、バ
ルク型半導体装置パターンを修正してフォトマスクを形
成する工程と、このフォトマスクを用いてＳＯＩ半導体
層１２内に素子分離絶縁層４、活性層１５，３１，３２
を形成する工程と、バルク型半導体装置のウェルコンタ
クト領域に相当する箇所の素子分離絶縁層４およびその
下の埋込絶縁膜１１をエッチングして基板コンタクト領
域を形成する工程と、バルク型半導体装置のウェルコン
タクトのフォトマスクを流用して、基板コンタクト領域
内に基板コンタクト用のプラグＶＳＣを形成する工程と
を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に対し
埋込絶縁膜を介在させて形成されたＳＯＩ半導体層を有
したＳＯＩ型半導体装置の製造方法、設計方法およびＳ
ＯＩ型半導体装置に関する。
埋込絶縁膜を介在させて形成されたＳＯＩ半導体層を有
したＳＯＩ型半導体装置の製造方法、設計方法およびＳ
ＯＩ型半導体装置に関する。
【０００２】
【従来の技術】ＳＯＩ(Silicon On Insulator)構造によ
って基板との、あるいは素子間同士の完全分離が容易と
なり各種寄生容量が低下するほか、ソフトエラーやＣＭ
ＯＳトランジスタ回路に特有なラッチアップの抑制が可
能になる。このため、いわゆるＳＯＩ型のＣＭＯＳ・Ｌ
ＳＩの高速化、低電圧化および信頼性の向上に、ＳＯＩ
分離技術が果たす役割がますます重要になってきてい
る。
って基板との、あるいは素子間同士の完全分離が容易と
なり各種寄生容量が低下するほか、ソフトエラーやＣＭ
ＯＳトランジスタ回路に特有なラッチアップの抑制が可
能になる。このため、いわゆるＳＯＩ型のＣＭＯＳ・Ｌ
ＳＩの高速化、低電圧化および信頼性の向上に、ＳＯＩ
分離技術が果たす役割がますます重要になってきてい
る。
【０００３】これに対し、現在でも多くのＣＭＯＳ・Ｌ
ＳＩでは、半導体基板（半導体バルク）にＰ型およびＮ
型のウェルを形成し、Ｐ型ウェルにＮ型チャネルのＮＭ
ＯＳトランジスタを形成し、Ｎ型ウェルにＰ型チャネル
のＰＭＯＳトランジスタを形成した、いわゆるバルク型
半導体装置となっている。
ＳＩでは、半導体基板（半導体バルク）にＰ型およびＮ
型のウェルを形成し、Ｐ型ウェルにＮ型チャネルのＮＭ
ＯＳトランジスタを形成し、Ｎ型ウェルにＰ型チャネル
のＰＭＯＳトランジスタを形成した、いわゆるバルク型
半導体装置となっている。
【０００４】
【発明が解決しようとする課題】ところが、ＳＯＩ型半
導体装置を設計する場合、同じ機能を有したバルク型半
導体装置とは異なった基板構造を有しているため、既に
設計済みのバルク型半導体装置のレイアウトパターンを
そのまま適用することができない。したがって、多くの
場合、ＳＯＩ型半導体装置用として新たにパターン設計
をやり直す必要があった。これは、バルク半導体装置で
はウェル電位を固定する電極が必要であり、その一方、
ＳＯＩ型半導体装置ではＳＯＩ半導体層をフローティン
グにして用いる場合、電位を固定する場合、あるいは半
導体基板電位を固定する場合など、様々な電位固定方法
が存在することが主な理由の一つであった。
導体装置を設計する場合、同じ機能を有したバルク型半
導体装置とは異なった基板構造を有しているため、既に
設計済みのバルク型半導体装置のレイアウトパターンを
そのまま適用することができない。したがって、多くの
場合、ＳＯＩ型半導体装置用として新たにパターン設計
をやり直す必要があった。これは、バルク半導体装置で
はウェル電位を固定する電極が必要であり、その一方、
ＳＯＩ型半導体装置ではＳＯＩ半導体層をフローティン
グにして用いる場合、電位を固定する場合、あるいは半
導体基板電位を固定する場合など、様々な電位固定方法
が存在することが主な理由の一つであった。
【０００５】本発明の第１の目的は、たとえばＳＯＩ半
導体層をフローティングとし基板電位を固定して使用す
るような場合に好適で、バルク型半導体装置に用いられ
ていたレイアウトパターンを最小限の変更でＳＯＩ型半
導体装置のレイアウトパターンに変換する設計方法と、
その方法を用いてフォトマスクを形成する工程を含むＳ
ＯＩ型半導体装置の製造方法とを提供することにある。
本発明の第２の目的は、バルク形半導体装置に用いられ
ていた素子および配線のレイアウトパターンをそのまま
適用しても基板コンタクトが可能な構造のＳＯＩ型半導
体装置を提供することにある。
導体層をフローティングとし基板電位を固定して使用す
るような場合に好適で、バルク型半導体装置に用いられ
ていたレイアウトパターンを最小限の変更でＳＯＩ型半
導体装置のレイアウトパターンに変換する設計方法と、
その方法を用いてフォトマスクを形成する工程を含むＳ
ＯＩ型半導体装置の製造方法とを提供することにある。
本発明の第２の目的は、バルク形半導体装置に用いられ
ていた素子および配線のレイアウトパターンをそのまま
適用しても基板コンタクトが可能な構造のＳＯＩ型半導
体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の第１の観点にか
かるＳＯＩ型半導体装置の製造方法は、上記第１の目的
を達成するためのものであり、半導体基板上に埋込絶縁
膜を介在させて形成されたＳＯＩ半導体層に素子が集積
されたＳＯＩ型半導体装置の製造方法であって、半導体
基板に形成されたウェルに素子が集積されたバルク型半
導体装置のウェルコンタクト領域に相当する箇所にも素
子分離絶縁層が形成されるように、バルク型半導体装置
の素子分離絶縁層のパターンを修正してフォトマスクを
形成する工程と、形成したフォトマスクを利用して上記
ＳＯＩ半導体層内に素子分離絶縁層を形成し、当該ＳＯ
Ｉ半導体層を素子が形成される複数の活性層に分割する
工程と、上記バルク型半導体装置のウェルコンタクト領
域に相当する箇所の上記素子分離絶縁層およびその下の
上記埋込絶縁膜をエッチングして基板コンタクト領域を
形成する工程と、上記バルク型半導体装置のウェルコン
タクトのフォトマスクを流用して、上記基板コンタクト
領域内に基板コンタクト用のプラグを形成する工程とを
含む。
かるＳＯＩ型半導体装置の製造方法は、上記第１の目的
を達成するためのものであり、半導体基板上に埋込絶縁
膜を介在させて形成されたＳＯＩ半導体層に素子が集積
されたＳＯＩ型半導体装置の製造方法であって、半導体
基板に形成されたウェルに素子が集積されたバルク型半
導体装置のウェルコンタクト領域に相当する箇所にも素
子分離絶縁層が形成されるように、バルク型半導体装置
の素子分離絶縁層のパターンを修正してフォトマスクを
形成する工程と、形成したフォトマスクを利用して上記
ＳＯＩ半導体層内に素子分離絶縁層を形成し、当該ＳＯ
Ｉ半導体層を素子が形成される複数の活性層に分割する
工程と、上記バルク型半導体装置のウェルコンタクト領
域に相当する箇所の上記素子分離絶縁層およびその下の
上記埋込絶縁膜をエッチングして基板コンタクト領域を
形成する工程と、上記バルク型半導体装置のウェルコン
タクトのフォトマスクを流用して、上記基板コンタクト
領域内に基板コンタクト用のプラグを形成する工程とを
含む。
【０００７】好適に、上記活性層に絶縁ゲートトランジ
スタのソースまたはドレインとなるソース・ドレイン不
純物領域を形成する工程を更に有し、当該ソース・ドレ
イン不純物領域の形成と同時に、同じ不純物を上記基板
コンタクト領域から注入し、基板コンタクト接続用の不
純物領域を上記半導体基板に形成する。あるいは、好適
に、上記活性層に絶縁ゲートトランジスタのソースまた
はドレインとなるソース・ドレイン不純物領域を形成す
る工程と、当該ソース・ドレイン不純物領域上に接続し
た電圧供給用のプラグを形成する工程と、当該電圧供給
用のプラグ上に接続した電圧供給配線層を形成する工程
とを更に有し、上記基板コンタクト用のプラグを形成す
る工程では、上記バルク型半導体装置のウェルコンタク
トとソース・ドレイン不純物領域への電圧供給用のコン
タクトとを同時に形成するためのフォトマスクを流用し
たコンタクト開口を行い、上記基板コンタクト用のプラ
グを上記電圧供給用のプラグと同時に形成する。
スタのソースまたはドレインとなるソース・ドレイン不
純物領域を形成する工程を更に有し、当該ソース・ドレ
イン不純物領域の形成と同時に、同じ不純物を上記基板
コンタクト領域から注入し、基板コンタクト接続用の不
純物領域を上記半導体基板に形成する。あるいは、好適
に、上記活性層に絶縁ゲートトランジスタのソースまた
はドレインとなるソース・ドレイン不純物領域を形成す
る工程と、当該ソース・ドレイン不純物領域上に接続し
た電圧供給用のプラグを形成する工程と、当該電圧供給
用のプラグ上に接続した電圧供給配線層を形成する工程
とを更に有し、上記基板コンタクト用のプラグを形成す
る工程では、上記バルク型半導体装置のウェルコンタク
トとソース・ドレイン不純物領域への電圧供給用のコン
タクトとを同時に形成するためのフォトマスクを流用し
たコンタクト開口を行い、上記基板コンタクト用のプラ
グを上記電圧供給用のプラグと同時に形成する。
【０００８】好適に、上記素子分離絶縁層の形成工程
が、素子分離絶縁層を形成する領域の周囲にマスク層を
形成する工程と、マスク層を用いたエッチングにより上
記ＳＯＩ半導体層に上記埋込絶縁膜に達するトレンチを
形成する工程と、トレンチ内を埋め込む素子分離絶縁膜
を全面に堆積する工程と、トレンチ周囲の素子絶縁膜を
一部除去する工程とを有し、上記基板コンタクト領域の
形成工程を、トレンチ周囲の素子分離絶縁膜の除去工程
と同時に行う。その場合、上記トレンチ形成時のマスク
層に、上記素子分離絶縁膜に対しエッチング選択比が高
い材料からなるストッパ膜を含み、上記基板コンタクト
領域の形成工程では、ストッパ膜により活性層の半導体
表面を保護しながら、基板コンタクトを行う半導体基板
の表面部分を露出させるとよい。あるいは、上記トレン
チ形成後に、当該トレンチ形成に用いた上記マスク層を
そのまま利用したエッチングにより、トレンチ内に表出
した上記埋込絶縁膜部分を除去する工程を更に有してい
てもよい。
が、素子分離絶縁層を形成する領域の周囲にマスク層を
形成する工程と、マスク層を用いたエッチングにより上
記ＳＯＩ半導体層に上記埋込絶縁膜に達するトレンチを
形成する工程と、トレンチ内を埋め込む素子分離絶縁膜
を全面に堆積する工程と、トレンチ周囲の素子絶縁膜を
一部除去する工程とを有し、上記基板コンタクト領域の
形成工程を、トレンチ周囲の素子分離絶縁膜の除去工程
と同時に行う。その場合、上記トレンチ形成時のマスク
層に、上記素子分離絶縁膜に対しエッチング選択比が高
い材料からなるストッパ膜を含み、上記基板コンタクト
領域の形成工程では、ストッパ膜により活性層の半導体
表面を保護しながら、基板コンタクトを行う半導体基板
の表面部分を露出させるとよい。あるいは、上記トレン
チ形成後に、当該トレンチ形成に用いた上記マスク層を
そのまま利用したエッチングにより、トレンチ内に表出
した上記埋込絶縁膜部分を除去する工程を更に有してい
てもよい。
【０００９】本発明の第２の観点にかかるＳＯＩ型半導
体装置の設計方法は、前記した第１の目的を達成するた
めのものであり、半導体基板に形成されたウェルに素子
が集積されたバルク型半導体装置用のパターンを、基板
上に埋込絶縁膜を介在させて形成されたＳＯＩ半導体層
に素子が集積されたＳＯＩ型半導体装置用のパターンに
変換する工程を含むＳＯＩ型半導体装置の設計方法であ
って、上記バルク型半導体装置がウェルコンタクトを有
する場合に、上記変換工程では、当該ウェルコンタクト
のパターンを、そのまま上記ＳＯＩ型半導体装置の半導
体基板に達する基板コンタクトのパターンに流用する。
体装置の設計方法は、前記した第１の目的を達成するた
めのものであり、半導体基板に形成されたウェルに素子
が集積されたバルク型半導体装置用のパターンを、基板
上に埋込絶縁膜を介在させて形成されたＳＯＩ半導体層
に素子が集積されたＳＯＩ型半導体装置用のパターンに
変換する工程を含むＳＯＩ型半導体装置の設計方法であ
って、上記バルク型半導体装置がウェルコンタクトを有
する場合に、上記変換工程では、当該ウェルコンタクト
のパターンを、そのまま上記ＳＯＩ型半導体装置の半導
体基板に達する基板コンタクトのパターンに流用する。
【００１０】好適に、上記変換工程が、上記バルク型半
導体装置の素子分離絶縁層のパターンを、そのウェルコ
ンタクト領域が素子分離絶縁層となるように一部修正し
て、上記ＳＯＩ型半導体装置の素子分離絶縁層のパター
ンを生成する工程を含む。その場合、更に好適に、上記
バルク型半導体装置用のパターンが、素子分離絶縁層の
形成時にトレンチ内に埋め込むように堆積された素子分
離絶縁物をトレンチ周囲でエッチングにより一部除去す
るためのパターンを有し、上記変換工程が、上記バルク
型半導体装置のトレンチ周囲の素子分離絶縁物を除去す
るためのパターンに、そのウェルコンタクト領域でもエ
ッチングがされるように開口部のパターンを付加するこ
とにより、上記ＳＯＩ型半導体装置の基板コンタクト接
続用の不純物領域を上記半導体基板に形成するためのパ
ターンを生成する工程を更に含む。
導体装置の素子分離絶縁層のパターンを、そのウェルコ
ンタクト領域が素子分離絶縁層となるように一部修正し
て、上記ＳＯＩ型半導体装置の素子分離絶縁層のパター
ンを生成する工程を含む。その場合、更に好適に、上記
バルク型半導体装置用のパターンが、素子分離絶縁層の
形成時にトレンチ内に埋め込むように堆積された素子分
離絶縁物をトレンチ周囲でエッチングにより一部除去す
るためのパターンを有し、上記変換工程が、上記バルク
型半導体装置のトレンチ周囲の素子分離絶縁物を除去す
るためのパターンに、そのウェルコンタクト領域でもエ
ッチングがされるように開口部のパターンを付加するこ
とにより、上記ＳＯＩ型半導体装置の基板コンタクト接
続用の不純物領域を上記半導体基板に形成するためのパ
ターンを生成する工程を更に含む。
【００１１】このようなＳＯＩ形半導体装置の設計方法
では、最低でも素子分離絶縁層のパターンを少しだけ修
正するだけで、バルク型半導体装置用のレイアウトパタ
ーンをＳＯＩ型半導体装置用のレイアウトパターンに容
易に変換できる。なお、素子分離絶縁膜をトレンチの周
囲で除去する工程がない場合は、これとは別に、基板コ
ンタクト専用のレイアウトパターンが必要となる。
では、最低でも素子分離絶縁層のパターンを少しだけ修
正するだけで、バルク型半導体装置用のレイアウトパタ
ーンをＳＯＩ型半導体装置用のレイアウトパターンに容
易に変換できる。なお、素子分離絶縁膜をトレンチの周
囲で除去する工程がない場合は、これとは別に、基板コ
ンタクト専用のレイアウトパターンが必要となる。
【００１２】また、前記したＳＯＩ型半導体装置の製造
方法では、１工程（素子分離工程）でフォトマスクの修
正が必要となり、必要に応じて、更に１工程（基板コン
タクト領域の形成工程）で新たなフォトマスクが必要と
なる。このようにウェルコンタクトから基板コンタクト
への変更が極めて容易である。
方法では、１工程（素子分離工程）でフォトマスクの修
正が必要となり、必要に応じて、更に１工程（基板コン
タクト領域の形成工程）で新たなフォトマスクが必要と
なる。このようにウェルコンタクトから基板コンタクト
への変更が極めて容易である。
【００１３】本発明の第３の観点に係るＳＯＩ型半導体
装置は、前記した第２の目的を達成するためのものであ
り、半導体基板上に埋込絶縁膜を介在させて形成された
ＳＯＩ半導体層に素子が集積されたチップがリードフレ
ームのダイパッド上に、その半導体基板がダイパッドと
導通した状態で固着されたＳＯＩ型半導体装置であっ
て、ＳＯＩ半導体層に形成する素子とその配線とを、同
じ機能を有するバルク型半導体装置用のパターンを流用
して形成することにより、バルク型半導体装置のウェル
コンタクト領域に相当した箇所に、周囲を素子分離絶縁
層に囲まれた島状のＳＯＩ半導体層部分を有し、当該島
状のＳＯＩ半導層部分が、上記素子に接地電位または電
源電圧を供給する配線に対し接続されることにより、当
該配線、ボンディングパッド、ワイヤを介して上記ダイ
パッドと電気的に接続されている。
装置は、前記した第２の目的を達成するためのものであ
り、半導体基板上に埋込絶縁膜を介在させて形成された
ＳＯＩ半導体層に素子が集積されたチップがリードフレ
ームのダイパッド上に、その半導体基板がダイパッドと
導通した状態で固着されたＳＯＩ型半導体装置であっ
て、ＳＯＩ半導体層に形成する素子とその配線とを、同
じ機能を有するバルク型半導体装置用のパターンを流用
して形成することにより、バルク型半導体装置のウェル
コンタクト領域に相当した箇所に、周囲を素子分離絶縁
層に囲まれた島状のＳＯＩ半導体層部分を有し、当該島
状のＳＯＩ半導層部分が、上記素子に接地電位または電
源電圧を供給する配線に対し接続されることにより、当
該配線、ボンディングパッド、ワイヤを介して上記ダイ
パッドと電気的に接続されている。
【００１４】このＳＯＩ型半導体装置では、その素子お
よび配線の形成時のレイアウトパターンをバルク型半導
体装置と同じとしているため、バルク型ではウェルコン
タクト領域に相当する箇所に孤立したＳＯＩ半導体層部
分が必然的に形成されるが、この部分は基板コンタクト
に使用されていない。基板コンタクトは、ボンディング
パッド、ワイヤ、リードフレームのダイパッドを介し
て、半導体基板が、接地電位または電源電圧等をトラン
ジスタに供給する配線に電気的に接続されていることに
より達成されている。
よび配線の形成時のレイアウトパターンをバルク型半導
体装置と同じとしているため、バルク型ではウェルコン
タクト領域に相当する箇所に孤立したＳＯＩ半導体層部
分が必然的に形成されるが、この部分は基板コンタクト
に使用されていない。基板コンタクトは、ボンディング
パッド、ワイヤ、リードフレームのダイパッドを介し
て、半導体基板が、接地電位または電源電圧等をトラン
ジスタに供給する配線に電気的に接続されていることに
より達成されている。
【００１５】
【発明の実施の形態】［第１実施形態］以下、本発明の
第１の実施形態を、ＳＯＩ形基板分離構造を有したＣＭ
ＯＳ・ロジックＬＳＩを例に図面を参照しながら説明す
る。図１と図２は、ＣＭＯＳ・ロジックＬＳＩ内のゲー
ト回路例を示すインバータとＮＡＮＤゲートである。各
図において、（Ａ）は各ゲート回路記号を示し、（Ｂ）
はＳＯＩ形基板分離構造を採用した本実施形態における
各ゲート回路のパターン平面図である。
第１の実施形態を、ＳＯＩ形基板分離構造を有したＣＭ
ＯＳ・ロジックＬＳＩを例に図面を参照しながら説明す
る。図１と図２は、ＣＭＯＳ・ロジックＬＳＩ内のゲー
ト回路例を示すインバータとＮＡＮＤゲートである。各
図において、（Ａ）は各ゲート回路記号を示し、（Ｂ）
はＳＯＩ形基板分離構造を採用した本実施形態における
各ゲート回路のパターン平面図である。
【００１６】図１（Ｂ）に示すインバータ１のパターン
は、それを構成するＰ型のＭＯＳトランジスタが形成さ
れる領域（ＰＭＯＳ領域）２と、Ｎ型のＭＯＳトランジ
スタが形成される領域（ＮＭＯＳ領域）３とに大別され
る。ＰＭＯＳ領域２には、Ｎ型の不純物が導入された半
導体からなるＮ型活性層２１が形成され、ＮＭＯＳ領域
３には、Ｐ型の不純物が導入された半導体からなるＰ型
活性層３１が形成されている。これらの活性層２１，３
１の周囲は素子分離絶縁層４に囲まれ、素子間の分離が
達成されている。
は、それを構成するＰ型のＭＯＳトランジスタが形成さ
れる領域（ＰＭＯＳ領域）２と、Ｎ型のＭＯＳトランジ
スタが形成される領域（ＮＭＯＳ領域）３とに大別され
る。ＰＭＯＳ領域２には、Ｎ型の不純物が導入された半
導体からなるＮ型活性層２１が形成され、ＮＭＯＳ領域
３には、Ｐ型の不純物が導入された半導体からなるＰ型
活性層３１が形成されている。これらの活性層２１，３
１の周囲は素子分離絶縁層４に囲まれ、素子間の分離が
達成されている。
【００１７】これらの活性層２１，３１に対して、イン
バータの入力信号が印加されるゲート電極５が重ねられ
ている。ゲート電極５は、たとえば不純物が添加された
ドープド多結晶珪素からなり、必要に応じて異なる導電
型の不純物が打ち分けられている。一般的には、各ＭＯ
Ｓトランジスタを埋め込みチャネル型として短チャネル
効果等の微細形状効果に対し強くするために、ＰＭＯＳ
側のゲート電極部分にＰ型不純物が、ＮＭＯＳ側のゲー
ト電極部分にＮ型不純物が添加されている。ゲート電極
５をマスクにしてＮ型活性層２１の表面にＰ型不純物が
注入され、これによりソース不純物領域Ｓ２とドレイン
不純物領域Ｄ２が形成されている。同様に、ゲート電極
５をマスクにしてＰ型活性層３１の表面にＮ型不純物が
注入され、これによりソース不純物領域Ｓ３とドレイン
不純物領域Ｄ３が形成されている。ゲート電極５の中央
部にはインバータの入力端子を構成するゲートコンタク
トＧＣが設けられている。
バータの入力信号が印加されるゲート電極５が重ねられ
ている。ゲート電極５は、たとえば不純物が添加された
ドープド多結晶珪素からなり、必要に応じて異なる導電
型の不純物が打ち分けられている。一般的には、各ＭＯ
Ｓトランジスタを埋め込みチャネル型として短チャネル
効果等の微細形状効果に対し強くするために、ＰＭＯＳ
側のゲート電極部分にＰ型不純物が、ＮＭＯＳ側のゲー
ト電極部分にＮ型不純物が添加されている。ゲート電極
５をマスクにしてＮ型活性層２１の表面にＰ型不純物が
注入され、これによりソース不純物領域Ｓ２とドレイン
不純物領域Ｄ２が形成されている。同様に、ゲート電極
５をマスクにしてＰ型活性層３１の表面にＮ型不純物が
注入され、これによりソース不純物領域Ｓ３とドレイン
不純物領域Ｄ３が形成されている。ゲート電極５の中央
部にはインバータの入力端子を構成するゲートコンタク
トＧＣが設けられている。
【００１８】ＰＭＯＳトランジスタのソース不純物領域
Ｓ２は、その上のソースコンタクトＳＣｐを介して、上
層のメタル層からなる電源電圧Ｖｄｄの供給線（ＶＤＤ
線）６に電気的に接続されている。ＰＭＯＳトランジス
タのドレイン不純物領域Ｄ２は、ドレインコンタクトＤ
Ｃｐ、上層のメタル層からなる内部接続線７、およびド
レインコンタクトＤＣｎを介して、ＮＭＯＳトランジス
タのドレイン不純物領域Ｄ３に電気的に接続されてい
る。さらに、ＮＭＯＳトランジスタのソース不純物領域
Ｓ３は、その上のソースコンタクトＳＣｎを介して、上
層のメタル層からなる電源電圧ＧＮＤの供給線（ＧＮＤ
線）８に接続されている。
Ｓ２は、その上のソースコンタクトＳＣｐを介して、上
層のメタル層からなる電源電圧Ｖｄｄの供給線（ＶＤＤ
線）６に電気的に接続されている。ＰＭＯＳトランジス
タのドレイン不純物領域Ｄ２は、ドレインコンタクトＤ
Ｃｐ、上層のメタル層からなる内部接続線７、およびド
レインコンタクトＤＣｎを介して、ＮＭＯＳトランジス
タのドレイン不純物領域Ｄ３に電気的に接続されてい
る。さらに、ＮＭＯＳトランジスタのソース不純物領域
Ｓ３は、その上のソースコンタクトＳＣｎを介して、上
層のメタル層からなる電源電圧ＧＮＤの供給線（ＧＮＤ
線）８に接続されている。
【００１９】図２（Ｂ）に示す本実施形態に係るＮＡＮ
Ｄゲート１０のパターンでは、Ｎ型活性層２１に２つの
ＰＭＯＳトランジスタが並列に配置されている。２つの
ＰＭＯＳトランジスタの各ソース不純物領域Ｓ２ａ，Ｓ
２ｂは、それぞれソースコンタクトＳＣａ，ＳＣｂを介
して上層のＶＤＤ線６に電気的に接続されている。２つ
のＰＭＯＳトランジスタの間の共通なドレンイン不純物
領域Ｄ２は、ドレインコンタクトＤＣｐを介して上層の
メタル層からなる出力線９に電気的に接続されている。
Ｄゲート１０のパターンでは、Ｎ型活性層２１に２つの
ＰＭＯＳトランジスタが並列に配置されている。２つの
ＰＭＯＳトランジスタの各ソース不純物領域Ｓ２ａ，Ｓ
２ｂは、それぞれソースコンタクトＳＣａ，ＳＣｂを介
して上層のＶＤＤ線６に電気的に接続されている。２つ
のＰＭＯＳトランジスタの間の共通なドレンイン不純物
領域Ｄ２は、ドレインコンタクトＤＣｐを介して上層の
メタル層からなる出力線９に電気的に接続されている。
【００２０】一方、Ｐ型活性層３１に２つのＮＭＯＳト
ランジスタが並列に配置されている。この２つのＮＭＯ
Ｓトランジスタは電気的には直列接続され、前記した出
力線９とＧＮＤ線との間に挿入されている。つまり、一
方のＮＭＯＳトランジスタのドレイン不純物領域Ｄ３が
ドレインコンタクトＤＣｎを介して出力線９に接続さ
れ、他方のＮＭＯＳトランジスタのソース不純物領域Ｓ
３がソースコンタクトＳＣｎを介してＧＮＤ線８に接続
されている。２つのＮＭＯＳトランジスタ間の共通なソ
ース・ドレイン領域ＳＤは、他に接続されていないの
で、両トランジスタがオフのときはフローティング状態
となる。
ランジスタが並列に配置されている。この２つのＮＭＯ
Ｓトランジスタは電気的には直列接続され、前記した出
力線９とＧＮＤ線との間に挿入されている。つまり、一
方のＮＭＯＳトランジスタのドレイン不純物領域Ｄ３が
ドレインコンタクトＤＣｎを介して出力線９に接続さ
れ、他方のＮＭＯＳトランジスタのソース不純物領域Ｓ
３がソースコンタクトＳＣｎを介してＧＮＤ線８に接続
されている。２つのＮＭＯＳトランジスタ間の共通なソ
ース・ドレイン領域ＳＤは、他に接続されていないの
で、両トランジスタがオフのときはフローティング状態
となる。
【００２１】ゲートコンタクトＧＣａから第１の入力信
号が印加されるゲート電極４ａが図の左側に配置され、
ゲートコンタクトＧＣｂから第２の入力信号が印加され
るゲート電極４ｂが図の左側に配置され、それぞれのゲ
ート電極がＮ型活性層２１とＰ型活性層３１に交差して
いる。
号が印加されるゲート電極４ａが図の左側に配置され、
ゲートコンタクトＧＣｂから第２の入力信号が印加され
るゲート電極４ｂが図の左側に配置され、それぞれのゲ
ート電極がＮ型活性層２１とＰ型活性層３１に交差して
いる。
【００２２】このように構成されたゲート回路は、ＳＯ
Ｉ型の構成を有している。図３に、代表してインバータ
の断面構造を示す。この図は、図２（Ｂ）のＢ−Ｂ線に
沿った概略断面図である。本実施形態ではＮ型シリコン
ウェーハなどからなる半導体基板１０に、二酸化珪素な
どからなる埋込絶縁膜１１が形成され、その上に形成さ
れたＳＯＩ形基板分離構造のシリコン層（以下、ＳＯＩ
半導体層という）１２に、前述したＮ型活性層２１、Ｐ
型活性層３１および素子分離絶縁層４が形成されてい
る。また、Ｎ型活性層２１内の表面部分にソース不純物
領域Ｓ２，Ｓ３（及びドレイン不純物領域Ｄ２，Ｄ３）
が形成されている。
Ｉ型の構成を有している。図３に、代表してインバータ
の断面構造を示す。この図は、図２（Ｂ）のＢ−Ｂ線に
沿った概略断面図である。本実施形態ではＮ型シリコン
ウェーハなどからなる半導体基板１０に、二酸化珪素な
どからなる埋込絶縁膜１１が形成され、その上に形成さ
れたＳＯＩ形基板分離構造のシリコン層（以下、ＳＯＩ
半導体層という）１２に、前述したＮ型活性層２１、Ｐ
型活性層３１および素子分離絶縁層４が形成されてい
る。また、Ｎ型活性層２１内の表面部分にソース不純物
領域Ｓ２，Ｓ３（及びドレイン不純物領域Ｄ２，Ｄ３）
が形成されている。
【００２３】ＳＯＩ半導体層１２の表面全域には、たと
えば二酸化珪素などからなる層間絶縁膜１３が堆積され
ている。金属またはドープド多結晶珪素などからなるプ
ラグが層間絶縁膜１３内に埋め込まれ、これにより前記
したソースコンタクトＳＣｐ，ＳＣｎが形成されてい
る。ソースコンタクトＳＣｐはＰＭＯＳ側のソース不純
物領域Ｓ２上に接続し、ソースコンタクトＳＣｎはＮＭ
ＯＳ側のソース不純物領域Ｓ３上に接続している。層間
絶縁膜１３上に、ソースコンタクトＳＣｐに接続した前
記ＶＣＣ線６と、ソースコンタクトＳＣｎに接続したＧ
ＮＤ線８が形成されている。これらの配線６，８は、ア
ルミニウムなどのメタル層などからなる。
えば二酸化珪素などからなる層間絶縁膜１３が堆積され
ている。金属またはドープド多結晶珪素などからなるプ
ラグが層間絶縁膜１３内に埋め込まれ、これにより前記
したソースコンタクトＳＣｐ，ＳＣｎが形成されてい
る。ソースコンタクトＳＣｐはＰＭＯＳ側のソース不純
物領域Ｓ２上に接続し、ソースコンタクトＳＣｎはＮＭ
ＯＳ側のソース不純物領域Ｓ３上に接続している。層間
絶縁膜１３上に、ソースコンタクトＳＣｐに接続した前
記ＶＣＣ線６と、ソースコンタクトＳＣｎに接続したＧ
ＮＤ線８が形成されている。これらの配線６，８は、ア
ルミニウムなどのメタル層などからなる。
【００２４】ところで、ＳＯＩ型半導体装置では、半導
体基板を一定の電圧で電位的に固定する基板コンタクト
が必要となる場合がある。ＳＯＩ型ＭＯＳトランジスタ
は、ＳＯＩ半導体層を電位的に固定して使用する場合
と、電位的にフローティング状態にして使用する場合が
ある。いわゆるＳＯＩ半導体層の厚さを５０ｎｍ程度ま
で薄くするとＳＯＩ半導体層が動作時に厚さ方向に完全
に空乏化して完全空乏型の素子となるが、この場合、閾
値の変動を抑えるには基板バイアスと同じ考えで半導体
基板を電位的に固定しておくことが良く行われる。ま
た、ＳＯＩ半導体層が比較的厚く部分空乏型となる場合
でも、閾値変動に対しクリティカルな回路部分のみＳＯ
Ｉ半導体層を電位固定して、その他のＳＯＩ半導体層を
電位的にフローティングにして用いることが多い。ＳＯ
Ｉ半導体層へのコンタクト数をできるだけ少なくして面
積増大を抑制するためである。この場合でも閾値変動を
極力抑制し、あるいはＳＯＩ半導体層と埋め込み絶縁膜
との界面でのリークを低減する意図で、基板バイアスを
印加することが良く行われる。
体基板を一定の電圧で電位的に固定する基板コンタクト
が必要となる場合がある。ＳＯＩ型ＭＯＳトランジスタ
は、ＳＯＩ半導体層を電位的に固定して使用する場合
と、電位的にフローティング状態にして使用する場合が
ある。いわゆるＳＯＩ半導体層の厚さを５０ｎｍ程度ま
で薄くするとＳＯＩ半導体層が動作時に厚さ方向に完全
に空乏化して完全空乏型の素子となるが、この場合、閾
値の変動を抑えるには基板バイアスと同じ考えで半導体
基板を電位的に固定しておくことが良く行われる。ま
た、ＳＯＩ半導体層が比較的厚く部分空乏型となる場合
でも、閾値変動に対しクリティカルな回路部分のみＳＯ
Ｉ半導体層を電位固定して、その他のＳＯＩ半導体層を
電位的にフローティングにして用いることが多い。ＳＯ
Ｉ半導体層へのコンタクト数をできるだけ少なくして面
積増大を抑制するためである。この場合でも閾値変動を
極力抑制し、あるいはＳＯＩ半導体層と埋め込み絶縁膜
との界面でのリークを低減する意図で、基板バイアスを
印加することが良く行われる。
【００２５】本実施形態はＳＯＩ半導体層の電位固定は
行わないで基板バイアスを印加する場合に対応し、半導
体基板１０に接地電位ＶＧＮＤを付与することとしてい
る。そこで、半導体基板１０をＧＮＤ線８と短絡する必
要がある。具体的には、図３に示すように、素子分離絶
縁層４とその下の埋込絶縁膜１１の一部を開口して、そ
の中に埋め込まれた層間絶縁膜１３内に、上方のＧＮＤ
線８に達するプラグからなる基板コンタクトＶＳＣを形
成している。基板コンタクトＶＳＣが設けられた半導体
基板１０内の表面部分に、基板バルクより高濃度なＮ型
のコンタクト不純物領域１４が形成されている。素子分
離絶縁層４とその下の埋込絶縁膜１１の一部を開口させ
ているのは、コンタクト不純物領域１４を形成するため
である。この形成は、ＮＭＯＳトランジスタのソース不
純物領域Ｓ３（およびドレイン不純物領域Ｄ３）と同時
に行うことが望ましく、その意味で、本実施形態の半導
体基板１０はＮ型となっている。
行わないで基板バイアスを印加する場合に対応し、半導
体基板１０に接地電位ＶＧＮＤを付与することとしてい
る。そこで、半導体基板１０をＧＮＤ線８と短絡する必
要がある。具体的には、図３に示すように、素子分離絶
縁層４とその下の埋込絶縁膜１１の一部を開口して、そ
の中に埋め込まれた層間絶縁膜１３内に、上方のＧＮＤ
線８に達するプラグからなる基板コンタクトＶＳＣを形
成している。基板コンタクトＶＳＣが設けられた半導体
基板１０内の表面部分に、基板バルクより高濃度なＮ型
のコンタクト不純物領域１４が形成されている。素子分
離絶縁層４とその下の埋込絶縁膜１１の一部を開口させ
ているのは、コンタクト不純物領域１４を形成するため
である。この形成は、ＮＭＯＳトランジスタのソース不
純物領域Ｓ３（およびドレイン不純物領域Ｄ３）と同時
に行うことが望ましく、その意味で、本実施形態の半導
体基板１０はＮ型となっている。
【００２６】この部分を図１（Ａ）の平面図で見ると、
隣接する不図示のゲート回路と共有できるように横方向
に配置されたＧＮＤ線８の基幹からＮＭＯＳ側に延びた
枝の分岐の箇所に基板コンタクトＶＳＣを設け、その周
囲に一回り大きなコンタクト不純物領域１４が形成され
ている。
隣接する不図示のゲート回路と共有できるように横方向
に配置されたＧＮＤ線８の基幹からＮＭＯＳ側に延びた
枝の分岐の箇所に基板コンタクトＶＳＣを設け、その周
囲に一回り大きなコンタクト不純物領域１４が形成され
ている。
【００２７】一方、ＶＤＤ線６においても、その基幹か
らＰＭＯＳ側に延びた枝の分岐の箇所にコンタクトＶＤ
Ｃが形成されている。ただし、このコンタクトＶＤＣ
は、図３に示すように、周囲を素子分離絶縁層４に囲ま
れて電位的にフローティング状態となった活性層１５に
コンタクト不純物領域１６を介して接続されている。こ
れらのコンタクトＶＤＣ，活性層１５およびコンタクト
不純物領域１６は、回路機能的には不要なものであり、
後述するように、比較例のバルク型半導体装置とパター
ンを共用したことにより必然的にできてしまう部分であ
る。
らＰＭＯＳ側に延びた枝の分岐の箇所にコンタクトＶＤ
Ｃが形成されている。ただし、このコンタクトＶＤＣ
は、図３に示すように、周囲を素子分離絶縁層４に囲ま
れて電位的にフローティング状態となった活性層１５に
コンタクト不純物領域１６を介して接続されている。こ
れらのコンタクトＶＤＣ，活性層１５およびコンタクト
不純物領域１６は、回路機能的には不要なものであり、
後述するように、比較例のバルク型半導体装置とパター
ンを共用したことにより必然的にできてしまう部分であ
る。
【００２８】なお、回路の構成や閾値を全体的にシフト
させたい場合においては、基板バイアスを電源電圧Ｖｄ
ｄの印加により行うこともできる。その場合、この部分
にも素子分離絶縁層４が形成されるようにパターンを変
更して、コンタクトＶＤＣが半導体基板１０に達するよ
うにする。そして、コンタクト不純物領域１６は、ＰＭ
ＯＳトランジスタのＰ型不純物領域（ソース不純物領域
Ｓ２およびドレイン不純物領域Ｄ２）と同時に形成する
ことが望ましい。
させたい場合においては、基板バイアスを電源電圧Ｖｄ
ｄの印加により行うこともできる。その場合、この部分
にも素子分離絶縁層４が形成されるようにパターンを変
更して、コンタクトＶＤＣが半導体基板１０に達するよ
うにする。そして、コンタクト不純物領域１６は、ＰＭ
ＯＳトランジスタのＰ型不純物領域（ソース不純物領域
Ｓ２およびドレイン不純物領域Ｄ２）と同時に形成する
ことが望ましい。
【００２９】つぎに、このようなＳＯＩ構造のインバー
タとの比較において、比較例のバルク構造のインバータ
を説明する。
タとの比較において、比較例のバルク構造のインバータ
を説明する。
【００３０】図１（Ｃ）は、比較例として同じ機能を半
導体バルクまたはウェルに形成したバルク型インバータ
のパターン平面図である。図４は、図１（Ｃ）のＣ−Ｃ
線に沿った概略断面図である。このバルク型インバータ
１００の平面パターンは、上記したＳＯＩ型インバータ
の平面パターンと殆ど同じである。わずかに異なる点
は、ＳＯＩ型で基板コンタクトＶＳＣが設けられた箇所
に活性層（ウェル）が表出し、その表面部分にウェルコ
ンタクト不純物領域１０１が形成されていることであ
る。この図示例では、ウェルコンタクト不純物領域１０
１のパターンは、ＳＯＩ型における基板コンタクトＶＳ
Ｃのパターンと同じとなっている。それ以外のパターン
はバルク型と同じであり、以下、特に言及しない限り、
図１（Ｃ）において図１（Ｂ）と同じ符号を付して、そ
れらの説明を省略する。
導体バルクまたはウェルに形成したバルク型インバータ
のパターン平面図である。図４は、図１（Ｃ）のＣ−Ｃ
線に沿った概略断面図である。このバルク型インバータ
１００の平面パターンは、上記したＳＯＩ型インバータ
の平面パターンと殆ど同じである。わずかに異なる点
は、ＳＯＩ型で基板コンタクトＶＳＣが設けられた箇所
に活性層（ウェル）が表出し、その表面部分にウェルコ
ンタクト不純物領域１０１が形成されていることであ
る。この図示例では、ウェルコンタクト不純物領域１０
１のパターンは、ＳＯＩ型における基板コンタクトＶＳ
Ｃのパターンと同じとなっている。それ以外のパターン
はバルク型と同じであり、以下、特に言及しない限り、
図１（Ｃ）において図１（Ｂ）と同じ符号を付して、そ
れらの説明を省略する。
【００３１】図４の断面では、その基板構造がＳＯＩ型
と異なる。任意の導電型のシリコンウェーハからなる半
導体基板１０２に、ＰＭＯＳトランジスタの活性層とな
るＮ型ウェル１０３と、ＮＭＯＳトランジスタの活性層
となるＰ型ウェル１０４とが形成されている。そして、
これらのウェル内およびウェル周囲の表面部分が素子分
離絶縁層４により分離されている。
と異なる。任意の導電型のシリコンウェーハからなる半
導体基板１０２に、ＰＭＯＳトランジスタの活性層とな
るＮ型ウェル１０３と、ＮＭＯＳトランジスタの活性層
となるＰ型ウェル１０４とが形成されている。そして、
これらのウェル内およびウェル周囲の表面部分が素子分
離絶縁層４により分離されている。
【００３２】Ｎ型ウェル１０３内の表面部分、Ｐウェル
１０４内の表面部分に、ＳＯＩ型と同じパターンにてソ
ース不純物領域Ｓ２，Ｓ３（およびドレイン不純物領域
Ｄ２，Ｄ３）が形成されている。これらトランジスタの
不純物領域とは素子分離絶縁層４により分離された状態
で、Ｎウェル１０３とＰウェル１０４のそれぞれにウェ
ルコンタクト部が設けられている。Ｎウェル１０３のウ
ェルコンタクト部は、ウェル内表面部に設けられた、よ
り高濃度なＮ型のコンタクト不純物領域１６と、コンタ
クト不純物領域１６上面と上層のＶＤＤ線６とを接続す
るプラグからなるＮウェルコンタクトＮＷＣとからな
る。ＮウェルコンタクトＮＷＣは、ＳＯＩ型におけるコ
ンタクトＶＤＣに該当し、層間絶縁膜１３中に埋め込ん
で形成されている。
１０４内の表面部分に、ＳＯＩ型と同じパターンにてソ
ース不純物領域Ｓ２，Ｓ３（およびドレイン不純物領域
Ｄ２，Ｄ３）が形成されている。これらトランジスタの
不純物領域とは素子分離絶縁層４により分離された状態
で、Ｎウェル１０３とＰウェル１０４のそれぞれにウェ
ルコンタクト部が設けられている。Ｎウェル１０３のウ
ェルコンタクト部は、ウェル内表面部に設けられた、よ
り高濃度なＮ型のコンタクト不純物領域１６と、コンタ
クト不純物領域１６上面と上層のＶＤＤ線６とを接続す
るプラグからなるＮウェルコンタクトＮＷＣとからな
る。ＮウェルコンタクトＮＷＣは、ＳＯＩ型におけるコ
ンタクトＶＤＣに該当し、層間絶縁膜１３中に埋め込ん
で形成されている。
【００３３】同様に、Ｐウェル４のウェルコンタクト部
は、ウェル内表面部に設けられた、より高濃度なＮ型の
コンタクト不純物領域１０１と、コンタクト不純物領域
１０１上面と上層のＧＮＤ線８とを接続するプラグから
なるＰウェルコンタクトＮＷＣとからなる。Ｐウェルコ
ンタクトＰＷＣは、ＳＯＩ型における基板コンタクトＶ
ＳＣの代わりに設けられ、層間絶縁膜１３中に埋め込ん
で形成されている。
は、ウェル内表面部に設けられた、より高濃度なＮ型の
コンタクト不純物領域１０１と、コンタクト不純物領域
１０１上面と上層のＧＮＤ線８とを接続するプラグから
なるＰウェルコンタクトＮＷＣとからなる。Ｐウェルコ
ンタクトＰＷＣは、ＳＯＩ型における基板コンタクトＶ
ＳＣの代わりに設けられ、層間絶縁膜１３中に埋め込ん
で形成されている。
【００３４】その他の構成、すなわちゲート電極４、ゲ
ートコンタクトＧＣ、ソースコンタクトＳＣｐ，ＳＣ
ｎ、ドレインコンタクトＤＣｐ，ＤＣｎ、層間絶縁膜１
３、ＶＤＤ線６およびＧＮＤ線８は、前記したＳＯＩ型
と同じパターン、材料からなる。
ートコンタクトＧＣ、ソースコンタクトＳＣｐ，ＳＣ
ｎ、ドレインコンタクトＤＣｐ，ＤＣｎ、層間絶縁膜１
３、ＶＤＤ線６およびＧＮＤ線８は、前記したＳＯＩ型
と同じパターン、材料からなる。
【００３５】このようなパターンおよび構造の相違は、
ＮＡＮＤゲート回路でも同じである。同一符号をもっ
て、その説明を省略する。
ＮＡＮＤゲート回路でも同じである。同一符号をもっ
て、その説明を省略する。
【００３６】このような構成のバルク型半導体装置の既
存のパターンおよびレイアウトデータを用いて、同じ機
能のＳＯＩ型半導体装置を新たに設計する場合、まず、
素子分離絶縁膜４のパターンを一部修正する。具体的に
は、図示例のインバータの場合、たとえばＮＭＯＳ側の
Ｐウェルコンタクトのために素子分離絶縁膜４のパター
ンの開口部をなくす。
存のパターンおよびレイアウトデータを用いて、同じ機
能のＳＯＩ型半導体装置を新たに設計する場合、まず、
素子分離絶縁膜４のパターンを一部修正する。具体的に
は、図示例のインバータの場合、たとえばＮＭＯＳ側の
Ｐウェルコンタクトのために素子分離絶縁膜４のパター
ンの開口部をなくす。
【００３７】また、基板コンタクト用に素子分離絶縁層
４およびその下の埋込絶縁膜１１を一部開口させるパタ
ーンが必要となる。このパターンは、後述するように素
子分離絶縁層４の形成時に全面に堆積した絶縁膜を活性
層上で選択的にエッチングするための工程が必要である
ならば、その選択的エッチング時のパターンを修正する
ことで対応できる。その場合、フォトマスクの追加はな
い。これに対し、そのような選択的エッチング工程がも
ともとない場合は、基板コンタクト用に新たなフォトマ
スクが１枚追加となる。
４およびその下の埋込絶縁膜１１を一部開口させるパタ
ーンが必要となる。このパターンは、後述するように素
子分離絶縁層４の形成時に全面に堆積した絶縁膜を活性
層上で選択的にエッチングするための工程が必要である
ならば、その選択的エッチング時のパターンを修正する
ことで対応できる。その場合、フォトマスクの追加はな
い。これに対し、そのような選択的エッチング工程がも
ともとない場合は、基板コンタクト用に新たなフォトマ
スクが１枚追加となる。
【００３８】このように、パターン修正を２回行うか、
１回のパターン修正と、新たな追加フォトマスク作製の
ための１枚のパターンレイヤの追加によって、バルク型
からＳＯＩ型の変換が可能となる。しかも、これらのパ
ターン修正や新規パターンの作成は、単純な矩形パター
ンを最低１個付加するだけよく簡単である。したがっ
て、基板分離構造の変更にともなう経費を極力抑制でき
る利点が得られる。また、実効的な素子パターンに変更
がないので、バルク型からＳＯＩ型に変更したことによ
る特性改善の効果を容易に見積もることができる。平面
パターン形状に依存した素子特性パラメータに変化がな
いため、純粋に基板分離構造の変更による特性の向上が
そのまま素子の電気的特性に反映されるためである。
１回のパターン修正と、新たな追加フォトマスク作製の
ための１枚のパターンレイヤの追加によって、バルク型
からＳＯＩ型の変換が可能となる。しかも、これらのパ
ターン修正や新規パターンの作成は、単純な矩形パター
ンを最低１個付加するだけよく簡単である。したがっ
て、基板分離構造の変更にともなう経費を極力抑制でき
る利点が得られる。また、実効的な素子パターンに変更
がないので、バルク型からＳＯＩ型に変更したことによ
る特性改善の効果を容易に見積もることができる。平面
パターン形状に依存した素子特性パラメータに変化がな
いため、純粋に基板分離構造の変更による特性の向上が
そのまま素子の電気的特性に反映されるためである。
【００３９】最後に、このＳＯＩ型半導体装置の製造方
法の実施形態を、インバータを例として説明する。図５
〜図１１は、このインバータの製造途中の断面図であ
る。まず、ＳＯＩ型基板分離構造の基板（ＳＯＩ基板）
を既知の方法によって形成する。たとえば基板張り合わ
せ方では、ＳＯＩ半導体層１２となる第１のシリコンウ
ェーハ（被研磨基板）の表面に埋込絶縁膜１１を形成
し、さらにその表面に必要に応じて、たとえば多結晶珪
素などからなる接着層を形成し、接着層の表面を研磨し
て平坦化する。被研磨基板を、その平坦化した面から第
２のシリコンウェーハ（支持基板）１０と張り合わせ、
アニールして接着強度を向上させる。被研磨基板の裏面
から研削して、ある程度まで薄くなったら化学的機械研
磨（ＣＭＰ）により所定の厚さ、たとえば１００ｎｍ程
度まで薄くする。これによりＳＯＩ半導体層１２が形成
される。ＳＯＩ半導体層１２の表面に、素子分離絶縁材
料とのエッチング選択比が高い材料のストッパ１７を形
成する。ストッパの膜材料は、素子分離絶縁材料が二酸
化珪素の場合、たとえば窒化珪素が選択できる。図５
は、このストッパ形成後の断面図である。なお、ＳＯＩ
基板を、いわゆるＳＩＭＯＸ法により形成してもよい。
法の実施形態を、インバータを例として説明する。図５
〜図１１は、このインバータの製造途中の断面図であ
る。まず、ＳＯＩ型基板分離構造の基板（ＳＯＩ基板）
を既知の方法によって形成する。たとえば基板張り合わ
せ方では、ＳＯＩ半導体層１２となる第１のシリコンウ
ェーハ（被研磨基板）の表面に埋込絶縁膜１１を形成
し、さらにその表面に必要に応じて、たとえば多結晶珪
素などからなる接着層を形成し、接着層の表面を研磨し
て平坦化する。被研磨基板を、その平坦化した面から第
２のシリコンウェーハ（支持基板）１０と張り合わせ、
アニールして接着強度を向上させる。被研磨基板の裏面
から研削して、ある程度まで薄くなったら化学的機械研
磨（ＣＭＰ）により所定の厚さ、たとえば１００ｎｍ程
度まで薄くする。これによりＳＯＩ半導体層１２が形成
される。ＳＯＩ半導体層１２の表面に、素子分離絶縁材
料とのエッチング選択比が高い材料のストッパ１７を形
成する。ストッパの膜材料は、素子分離絶縁材料が二酸
化珪素の場合、たとえば窒化珪素が選択できる。図５
は、このストッパ形成後の断面図である。なお、ＳＯＩ
基板を、いわゆるＳＩＭＯＸ法により形成してもよい。
【００４０】ストッパ膜１７上に、一部設計変更した素
子分離パターンのフォトマスクを用いてレジストパター
ンを形成し、これをマスクとしてストッパ１７およびそ
の下のＳＯＩ半導体層１２をＲＩＥ等でエッチングす
る。これにより、図６に示すように、ＳＯＩ半導体層１
２がトレンチにより分割され、所定パターンの活性層が
形成される。
子分離パターンのフォトマスクを用いてレジストパター
ンを形成し、これをマスクとしてストッパ１７およびそ
の下のＳＯＩ半導体層１２をＲＩＥ等でエッチングす
る。これにより、図６に示すように、ＳＯＩ半導体層１
２がトレンチにより分割され、所定パターンの活性層が
形成される。
【００４１】図７に示すように、活性層を覆って、かつ
トレンチ内を完全に埋め込むように素子分離絶縁材料の
膜４ａを堆積する。
トレンチ内を完全に埋め込むように素子分離絶縁材料の
膜４ａを堆積する。
【００４２】つぎに、この絶縁膜４ａを研磨して平坦化
するのであるが、その前に、図８に示すように、各活性
層の上方で開口するパターンのレジストＲ１を絶縁膜４
ａ上に形成する。このレジストＲ１は、さらに基板コン
タクト領域を形成するために一部、活性層以外の箇所で
も開口している。このレジストＲ１のパターン形成に用
いるフォトマスクは、既存のバルク型のパターンを一部
修正したパターンデータを用いて予め作製される。レジ
ストＲ１をマスクとしたエッチングを行って、絶縁膜４
ａをパターンニングする。このときのエッチングでは、
ストッパ１７の存在により活性層表面が保護される。ま
た、このエッチングは、基板コンタクト領域ではさらに
その下の埋込絶縁膜部分がエッチングされて半導体基板
１０が露出するまで行う。
するのであるが、その前に、図８に示すように、各活性
層の上方で開口するパターンのレジストＲ１を絶縁膜４
ａ上に形成する。このレジストＲ１は、さらに基板コン
タクト領域を形成するために一部、活性層以外の箇所で
も開口している。このレジストＲ１のパターン形成に用
いるフォトマスクは、既存のバルク型のパターンを一部
修正したパターンデータを用いて予め作製される。レジ
ストＲ１をマスクとしたエッチングを行って、絶縁膜４
ａをパターンニングする。このときのエッチングでは、
ストッパ１７の存在により活性層表面が保護される。ま
た、このエッチングは、基板コンタクト領域ではさらに
その下の埋込絶縁膜部分がエッチングされて半導体基板
１０が露出するまで行う。
【００４３】レジストＲ１を除去後、絶縁膜４ａの表面
をＣＭＰなどで平坦化する。ストッパ１７を硬度が高い
材料から形成しておくと、このＣＭＰにおいてもストッ
パ１７により活性層表面が保護され、またＣＭＰの終点
検出も容易である。これにより絶縁膜４ａが必要箇所で
分離され、その結果、素子分離絶縁層４が形成される。
をＣＭＰなどで平坦化する。ストッパ１７を硬度が高い
材料から形成しておくと、このＣＭＰにおいてもストッ
パ１７により活性層表面が保護され、またＣＭＰの終点
検出も容易である。これにより絶縁膜４ａが必要箇所で
分離され、その結果、素子分離絶縁層４が形成される。
【００４４】ストッパ１７を薬液処理で除去する。この
ストッパの除去前または後で、活性層にＮ型不純物イオ
ンとＰ型不純物イオンを打ち分けて、ＰＭＯＳ側でＮ型
活性層２１，１５を形成し、ＮＭＯＳ側でＰ型活性層３
１を形成する。また、必要に応じて、Ｐ型またはＮ型の
不純物を活性層表面部に導入して閾値の調整を行う。そ
の後、二酸化珪素などからなるゲート絶縁膜（不図示）
および多結晶珪素膜を順次形成して、これをパターンニ
ングしてゲート電極５を形成する。このときの多結晶珪
素膜にはまだ不純物は添加されていないので導電率は低
い。また、ゲート酸化膜は活性層表面を熱酸化して形成
するので、図１０のように素子分離絶縁層４上のゲート
電極５との間には殆ど形成されない。
ストッパの除去前または後で、活性層にＮ型不純物イオ
ンとＰ型不純物イオンを打ち分けて、ＰＭＯＳ側でＮ型
活性層２１，１５を形成し、ＮＭＯＳ側でＰ型活性層３
１を形成する。また、必要に応じて、Ｐ型またはＮ型の
不純物を活性層表面部に導入して閾値の調整を行う。そ
の後、二酸化珪素などからなるゲート絶縁膜（不図示）
および多結晶珪素膜を順次形成して、これをパターンニ
ングしてゲート電極５を形成する。このときの多結晶珪
素膜にはまだ不純物は添加されていないので導電率は低
い。また、ゲート酸化膜は活性層表面を熱酸化して形成
するので、図１０のように素子分離絶縁層４上のゲート
電極５との間には殆ど形成されない。
【００４５】図１１に示すように、ＮＭＯＳ形成領域３
で開口するレジストＲ２を形成し、これをマスクとし
て、ＬＤＤ用の低濃度イオン注入、あるいは寄生抵抗下
げるためＬＤＤより高濃度なＥｘｔｅｎｔｉｏ Ｓ／Ｄ
用のイオン注入を行い、Ｎ型不純物を表出した活性層表
面部分に導入する。これにより、また、必要に応じて、
ポケットイオン注入を行う。このイオン注入は、たとえ
ばトータルのドーズを１×１０１４／ｃｍ２、エネルギ
ーを１ｋｅＶで、燐イオンＰまたはＢＦ２イオンを注入
角度１５°で注入する。また、ウェーハの８方向から８
分割りにてイオン注入する。特に図示しないが、１０ｎ
ｍのＴＥＯＳ膜、窒化珪素膜などをＣＶＤし、これをエ
ッチバックしてサイドウォールスペーサを形成する。こ
のサイドウォールスペーサをマスクにして、３×１０
１５／ｃｍ２程度の比較的高いドーズでＮ型不純物（た
とえば、砒素Ａｓ）をイオン注入する。これにより、Ｐ
型活性層３１内の表面部にソース不純物領域Ｓ３（およ
びドレイン不純物領域Ｄ３）が形成され、これと同時に
半導体基板１０の開口部分に基板コンタクト不純物領域
１４が形成される。また、このＮＭＯＳゲート電極部分
がＮ型に導電化される。
で開口するレジストＲ２を形成し、これをマスクとし
て、ＬＤＤ用の低濃度イオン注入、あるいは寄生抵抗下
げるためＬＤＤより高濃度なＥｘｔｅｎｔｉｏ Ｓ／Ｄ
用のイオン注入を行い、Ｎ型不純物を表出した活性層表
面部分に導入する。これにより、また、必要に応じて、
ポケットイオン注入を行う。このイオン注入は、たとえ
ばトータルのドーズを１×１０１４／ｃｍ２、エネルギ
ーを１ｋｅＶで、燐イオンＰまたはＢＦ２イオンを注入
角度１５°で注入する。また、ウェーハの８方向から８
分割りにてイオン注入する。特に図示しないが、１０ｎ
ｍのＴＥＯＳ膜、窒化珪素膜などをＣＶＤし、これをエ
ッチバックしてサイドウォールスペーサを形成する。こ
のサイドウォールスペーサをマスクにして、３×１０
１５／ｃｍ２程度の比較的高いドーズでＮ型不純物（た
とえば、砒素Ａｓ）をイオン注入する。これにより、Ｐ
型活性層３１内の表面部にソース不純物領域Ｓ３（およ
びドレイン不純物領域Ｄ３）が形成され、これと同時に
半導体基板１０の開口部分に基板コンタクト不純物領域
１４が形成される。また、このＮＭＯＳゲート電極部分
がＮ型に導電化される。
【００４６】特に図示しないが、同様にしてＰＭＯＳ側
で開口するレジストを形成してＬＤＤまたはＥｘｔｅｎ
ｔｉｏｎ Ｓ／Ｄ用のＰ型不純物のイオン注入、サイド
ウォールスペーサの形成、Ｓ／Ｄ用のイオン注入を行
う。このＳ／Ｄ用のイオン注入では、たとえば、ホウ素
ＢＦ２を３×１０１５／ｃｍ２程度の高ドーズでイオン
注入する。これにより、Ｎ型活性層２１内の表面部にソ
ース不純物領域Ｓ２（およびドレイン不純物領域Ｄ２）
が形成される。また、このＰＭＯＳゲート電極部分がＰ
型に導電化される。
で開口するレジストを形成してＬＤＤまたはＥｘｔｅｎ
ｔｉｏｎ Ｓ／Ｄ用のＰ型不純物のイオン注入、サイド
ウォールスペーサの形成、Ｓ／Ｄ用のイオン注入を行
う。このＳ／Ｄ用のイオン注入では、たとえば、ホウ素
ＢＦ２を３×１０１５／ｃｍ２程度の高ドーズでイオン
注入する。これにより、Ｎ型活性層２１内の表面部にソ
ース不純物領域Ｓ２（およびドレイン不純物領域Ｄ２）
が形成される。また、このＰＭＯＳゲート電極部分がＰ
型に導電化される。
【００４７】その後は、層間絶縁膜１３を全面に堆積
し、これを開口して、開口部にタングステンＷ等の金属
材料またはドープド多結晶珪素などを埋め込んで表面を
平坦化することにより、各種コンタクトＳＣｎ，ＳＣ
ｐ，ＶＳＣ，ＶＤＣ等を形成する。また、金属材料など
からなる各種配線６，８等を形成する。
し、これを開口して、開口部にタングステンＷ等の金属
材料またはドープド多結晶珪素などを埋め込んで表面を
平坦化することにより、各種コンタクトＳＣｎ，ＳＣ
ｐ，ＶＳＣ，ＶＤＣ等を形成する。また、金属材料など
からなる各種配線６，８等を形成する。
【００４８】本実施形態の変形例として、素子分離用の
トレンチ形成時（図６）に続けて、トレンチ内に開口し
た埋込絶縁膜１１の部分をエッチングにより除去しても
よい。こうすると、後述する基板コンタクト領域の形成
時（図８）に埋込絶縁膜１１をエッチングしないですむ
ので、活性層上方とのエッチング量をほぼ同じとするこ
とができ、望ましい。この場合、低ダメージエッチング
を行うことを条件にエッチングストッパ１７の省略も可
能である。
トレンチ形成時（図６）に続けて、トレンチ内に開口し
た埋込絶縁膜１１の部分をエッチングにより除去しても
よい。こうすると、後述する基板コンタクト領域の形成
時（図８）に埋込絶縁膜１１をエッチングしないですむ
ので、活性層上方とのエッチング量をほぼ同じとするこ
とができ、望ましい。この場合、低ダメージエッチング
を行うことを条件にエッチングストッパ１７の省略も可
能である。
【００４９】［第２実施形態］この実施形態では、基板
コンタクトをチップ裏面からとる。図１２は、第１実施
形態で説明したＳＯＩ型半導体チップをリードフレーム
に固着させたときの図である。導電率が高い金属材料か
らなるリードフレーム４０のダイパッドに、ＳＯＩ型半
導体チップが、たとえばＡｇペーストなどの導電性接着
層４１を介して固着され、半導体基板１０の裏面が、リ
ードフレーム４０と低抵抗で導通している。また、リー
ドフレーム４０と、半導体チップ表面に形成されＧＮＤ
線８と電気的に導通したボンディングパッド４３とがワ
イヤ４１によりボンディングされている。このようなダ
イボンド後のリードフレームはモールド樹脂、その他の
パッケージ内に収容される。このときパッケージ外部に
リードが引き出されるが、接地電位ＶＧＮＤが印加され
るリードは、通常、ダイパッドを有する図示のリードフ
レーム４０の一部であるので、接地電位ＶＧＮＤがリー
ドフレーム４０、ワイヤ４１、ボンディングパッド４
３、ＧＮＤ線８、ソースコンタクトＳＣｎ等を介して素
子に供給される。それと同時に、接地電位ＶＧＮＤがリ
ードフレーム４０、導電性接着層４１を介して半導体基
板１０に供給される。
コンタクトをチップ裏面からとる。図１２は、第１実施
形態で説明したＳＯＩ型半導体チップをリードフレーム
に固着させたときの図である。導電率が高い金属材料か
らなるリードフレーム４０のダイパッドに、ＳＯＩ型半
導体チップが、たとえばＡｇペーストなどの導電性接着
層４１を介して固着され、半導体基板１０の裏面が、リ
ードフレーム４０と低抵抗で導通している。また、リー
ドフレーム４０と、半導体チップ表面に形成されＧＮＤ
線８と電気的に導通したボンディングパッド４３とがワ
イヤ４１によりボンディングされている。このようなダ
イボンド後のリードフレームはモールド樹脂、その他の
パッケージ内に収容される。このときパッケージ外部に
リードが引き出されるが、接地電位ＶＧＮＤが印加され
るリードは、通常、ダイパッドを有する図示のリードフ
レーム４０の一部であるので、接地電位ＶＧＮＤがリー
ドフレーム４０、ワイヤ４１、ボンディングパッド４
３、ＧＮＤ線８、ソースコンタクトＳＣｎ等を介して素
子に供給される。それと同時に、接地電位ＶＧＮＤがリ
ードフレーム４０、導電性接着層４１を介して半導体基
板１０に供給される。
【００５０】上記形態では、チップ内部の基板コンタク
トは不要であり、図示のように、コンタクトＶＣＳは周
囲を素子分離絶縁層４に囲まれた活性層に接続されるの
みで、半導体基板１０にまでは達していない。したがっ
て、このようなチップの製造ではパターンの変更は一切
不要となり、バルク型の製造に用いていたフォトマスク
をそのまま流用できるという利点がある。
トは不要であり、図示のように、コンタクトＶＣＳは周
囲を素子分離絶縁層４に囲まれた活性層に接続されるの
みで、半導体基板１０にまでは達していない。したがっ
て、このようなチップの製造ではパターンの変更は一切
不要となり、バルク型の製造に用いていたフォトマスク
をそのまま流用できるという利点がある。
【００５１】
【発明の効果】本発明に係るＳＯＩ型半導体装置の製造
方法および設計方法によれば、ＳＯＩ半導体層をフロー
ティングとし基板電位を固定して使用するような場合
に、バルク型半導体装置に用いられていたレイアウトパ
ターンを最小限の変更でＳＯＩ型半導体装置のレイアウ
トパターンに変換し、この変換後のパターンによりフォ
トマスクを形成してＳＯＩ型半導体装置を容易に製造す
ることができる。本発明に係るＳＯＩ半導体装置によれ
ば、バルク形半導体装置に用いられていた素子および配
線のレイアウトパターンをそのまま適用して基板コンタ
クトが可能となる。
方法および設計方法によれば、ＳＯＩ半導体層をフロー
ティングとし基板電位を固定して使用するような場合
に、バルク型半導体装置に用いられていたレイアウトパ
ターンを最小限の変更でＳＯＩ型半導体装置のレイアウ
トパターンに変換し、この変換後のパターンによりフォ
トマスクを形成してＳＯＩ型半導体装置を容易に製造す
ることができる。本発明に係るＳＯＩ半導体装置によれ
ば、バルク形半導体装置に用いられていた素子および配
線のレイアウトパターンをそのまま適用して基板コンタ
クトが可能となる。
【図１】（Ａ）は、本発明の第１実施形態に係るＣＭＯ
Ｓ・ロジックＬＳＩ内のＳＯＩ型インバータの回路記
号、（Ｂ）はそのパターン平面図である。（Ｃ）は、比
較例としてのバルク型インバータのパターン平面図であ
る。
Ｓ・ロジックＬＳＩ内のＳＯＩ型インバータの回路記
号、（Ｂ）はそのパターン平面図である。（Ｃ）は、比
較例としてのバルク型インバータのパターン平面図であ
る。
【図２】（Ａ）は、本発明の第１実施形態に係るＣＭＯ
Ｓ・ロジックＬＳＩ内のＳＯＩ型ＮＡＮＤゲートの回路
記号、（Ｂ）はそのパターン平面図である。（Ｃ）は、
比較例としてのバルク型ＮＡＮＤゲートのパターン平面
図である。
Ｓ・ロジックＬＳＩ内のＳＯＩ型ＮＡＮＤゲートの回路
記号、（Ｂ）はそのパターン平面図である。（Ｃ）は、
比較例としてのバルク型ＮＡＮＤゲートのパターン平面
図である。
【図３】本発明の第１の実施形態に係るＳＯＩ型インバ
ータにおいて、図１（Ｂ）のＢ−Ｂ線に沿った概略断面
図である。
ータにおいて、図１（Ｂ）のＢ−Ｂ線に沿った概略断面
図である。
【図４】比較例のＳＯＩ型インバータにおいて、図１
（Ｃ）のＣ−Ｃ線に沿った概略断面図である。
（Ｃ）のＣ−Ｃ線に沿った概略断面図である。
【図５】本発明の第１の実施形態に係るＳＯＩ型インバ
ータの製造において、エッチングストッパとなる膜の形
成後の断面図である。
ータの製造において、エッチングストッパとなる膜の形
成後の断面図である。
【図６】本発明の第１の実施形態に係るＳＯＩ型インバ
ータの製造において、トレンチ形成後の断面図である。
ータの製造において、トレンチ形成後の断面図である。
【図７】本発明の第１の実施形態に係るＳＯＩ型インバ
ータの製造において、素子分離絶縁膜の堆積後の断面図
である。
ータの製造において、素子分離絶縁膜の堆積後の断面図
である。
【図８】本発明の第１の実施形態に係るＳＯＩ型インバ
ータの製造において、基板コンタクト領域の開口後の断
面図である。
ータの製造において、基板コンタクト領域の開口後の断
面図である。
【図９】本発明の第１の実施形態に係るＳＯＩ型インバ
ータの製造において、素子分離絶縁層の形成後の断面図
である。
ータの製造において、素子分離絶縁層の形成後の断面図
である。
【図１０】本発明の第１の実施形態に係るＳＯＩ型イン
バータの製造において、エッチングストッパとなる膜の
形成後の断面図である。
バータの製造において、エッチングストッパとなる膜の
形成後の断面図である。
【図１１】本発明の第１の実施形態に係るＳＯＩ型イン
バータの製造において、基板コンタクト不純物領域形成
のためのイオン注入時の断面図である。
バータの製造において、基板コンタクト不純物領域形成
のためのイオン注入時の断面図である。
【図１２】本発明の第２の実施形態に係るＳＯＩ型半導
体装置の要部構成を示す図である。
体装置の要部構成を示す図である。
１…ＳＯＩ型インバータ、２…ＰＭＯＳ形成領域、３…
ＮＭＯＳ形成領域、４…素子分離絶縁層、４ａ…素子分
離絶縁膜、５，５ａ，５ｂ…ゲート電極、６…ＶＤＤ
線、７…内部接続線、８…ＧＮＤ線、９…出力線、１
０，１０２…半導体基板、１１…埋込絶縁膜、１２…Ｓ
ＯＩ半導体層、１３…層間絶縁膜、１４…基板コンタク
ト不純物領域、１５…活性層、１６，１０１…コンタク
ト不純物領域、１７…エッチングストッパ、２１…Ｎ型
活性層、３１…Ｐ型活性層、４０…リードフレーム、４
１…導電性接着層、４２…ワイヤ、４３…ボンディング
パッド、１０３…Ｎ型ウェル、１０４…Ｐ型ウェル、Ｓ
Ｃｎ，ＳＣｐ…ソースコンタクト、ＤＣｎ，ＤＣｐ…ド
レインコンタクト、ＧＣ，ＧＣａ，ＧＣｂ…ゲートコン
タクト、ＶＳＣ，ＶＤＣ…コンタクト、Ｓ２，Ｓ２ａ，
Ｓ２ｂ，Ｓ３…ソース不純物領域、Ｄ２，Ｄ３…ドレイ
ン不純物領域、ＳＤ…ソース・ドレイン不純物領域、Ｐ
ＷＣ，ＮＷＣ…ウェルコンタクト
ＮＭＯＳ形成領域、４…素子分離絶縁層、４ａ…素子分
離絶縁膜、５，５ａ，５ｂ…ゲート電極、６…ＶＤＤ
線、７…内部接続線、８…ＧＮＤ線、９…出力線、１
０，１０２…半導体基板、１１…埋込絶縁膜、１２…Ｓ
ＯＩ半導体層、１３…層間絶縁膜、１４…基板コンタク
ト不純物領域、１５…活性層、１６，１０１…コンタク
ト不純物領域、１７…エッチングストッパ、２１…Ｎ型
活性層、３１…Ｐ型活性層、４０…リードフレーム、４
１…導電性接着層、４２…ワイヤ、４３…ボンディング
パッド、１０３…Ｎ型ウェル、１０４…Ｐ型ウェル、Ｓ
Ｃｎ，ＳＣｐ…ソースコンタクト、ＤＣｎ，ＤＣｐ…ド
レインコンタクト、ＧＣ，ＧＣａ，ＧＣｂ…ゲートコン
タクト、ＶＳＣ，ＶＤＣ…コンタクト、Ｓ２，Ｓ２ａ，
Ｓ２ｂ，Ｓ３…ソース不純物領域、Ｄ２，Ｄ３…ドレイ
ン不純物領域、ＳＤ…ソース・ドレイン不純物領域、Ｐ
ＷＣ，ＮＷＣ…ウェルコンタクト
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092
Ｆターム(参考） 5F038 AV06 CA02 CA03 CA05 CD04
EZ06 EZ20
5F048 AA09 AB03 AB04 AC04 BA16
BB06 BB07 BC06 BF03 BF07
BF15 BF16 BF17 BG07 DA23
5F110 AA15 AA16 BB04 CC02 DD05
DD13 DD22 EE09 FF02 GG02
GG12 HJ01 HJ14 HL04 HM15
HM19 NN23 NN62 QQ01 QQ17
QQ19
Claims (12)
- 【請求項１】半導体基板上に埋込絶縁膜を介在させて形
成されたＳＯＩ半導体層に素子が集積されたＳＯＩ型半
導体装置の製造方法であって、 半導体基板に形成されたウェルに素子が集積されたバル
ク型半導体装置のウェルコンタクト領域に相当する箇所
にも素子分離絶縁層が形成されるように、バルク型半導
体装置の素子分離絶縁層のパターンを修正してフォトマ
スクを形成する工程と、 形成したフォトマスクを利用して上記ＳＯＩ半導体層内
に素子分離絶縁層を形成し、当該ＳＯＩ半導体層を素子
が形成される複数の活性層に分割する工程と、 上記バルク型半導体装置のウェルコンタクト領域に相当
する箇所の上記素子分離絶縁層およびその下の上記埋込
絶縁膜をエッチングして基板コンタクト領域を形成する
工程と、 上記バルク型半導体装置のウェルコンタクトのフォトマ
スクを流用して、上記基板コンタクト領域内に基板コン
タクト用のプラグを形成する工程とを含むＳＯＩ型半導
体装置の製造方法。 - 【請求項２】上記活性層に絶縁ゲートトランジスタのソ
ースまたはドレインとなるソース・ドレイン不純物領域
を形成する工程を更に有し、 当該ソース・ドレイン不純物領域の形成と同時に、同じ
不純物を上記基板コンタクト領域から注入し、基板コン
タクト接続用の不純物領域を上記半導体基板に形成する
請求項１に記載のＳＯＩ型半導体装置の製造方法。 - 【請求項３】上記活性層に絶縁ゲートトランジスタのソ
ースまたはドレインとなるソース・ドレイン不純物領域
を形成する工程と、 当該ソース・ドレイン不純物領域上に接続した電圧供給
用のプラグを形成する工程と、 当該電圧供給用のプラグ上に接続した電圧供給配線層を
形成する工程とを更に有し、 上記基板コンタクト用のプラグを形成する工程では、上
記バルク型半導体装置のウェルコンタクトとソース・ド
レイン不純物領域への電圧供給用のコンタクトとを同時
に形成するためのフォトマスクを流用したコンタクト開
口を行い、上記基板コンタクト用のプラグを上記電圧供
給用のプラグと同時に形成する請求項１記載のＳＯＩ型
半導体装置の製造方法。 - 【請求項４】上記素子分離絶縁層の形成工程が、 素子分離絶縁層を形成する領域の周囲にマスク層を形成
する工程と、 マスク層を用いたエッチングにより上記ＳＯＩ半導体層
に上記埋込絶縁膜に達するトレンチを形成する工程と、 トレンチ内を埋め込む素子分離絶縁膜を全面に堆積する
工程と、 トレンチ周囲の素子絶縁膜を一部除去する工程とを有
し、 上記基板コンタクト領域の形成工程を、トレンチ周囲の
素子分離絶縁膜の除去工程と同時に行う請求項１記載の
ＳＯＩ型半導体装置の製造方法。 - 【請求項５】上記トレンチ形成時のマスク層に、上記素
子分離絶縁膜に対しエッチング選択比が高い材料からな
るストッパ膜を含み、 上記基板コンタクト領域の形成工程では、ストッパ膜に
より活性層の半導体表面を保護しながら、基板コンタク
トを行う半導体基板の表面部分を露出させる請求項４記
載のＳＯＩ型半導体装置の製造方法。 - 【請求項６】上記トレンチ形成後に、当該トレンチ形成
に用いた上記マスク層をそのまま利用したエッチングに
より、トレンチ内に表出した上記埋込絶縁膜部分を除去
する工程を更に有した請求項４記載のＳＯＩ型半導体装
置の製造方法。 - 【請求項７】半導体基板に形成されたウェルに素子が集
積されたバルク型半導体装置用のパターンを、基板上に
埋込絶縁膜を介在させて形成されたＳＯＩ半導体層に素
子が集積されたＳＯＩ型半導体装置用のパターンに変換
する工程を含むＳＯＩ型半導体装置の設計方法であっ
て、 上記バルク型半導体装置がウェルコンタクトを有する場
合に、上記変換工程では、当該ウェルコンタクトのパタ
ーンを、そのまま上記ＳＯＩ型半導体装置の半導体基板
に達する基板コンタクトのパターンに流用するＳＯＩ型
半導体装置の設計方法。 - 【請求項８】上記バルク型およびＳＯＩ型の半導体装置
は、導電型が異なる２種類のウェルまたはＳＯＩ半導体
層からなる活性層のそれぞれに活性層導電型とは逆のチ
ャネル導電型を有した絶縁ゲートトランジスタが形成さ
れた相補型絶縁ゲートトランジスタ回路を有し、 上記バルク型半導体装置のＰ型ウェルがウェルコンタク
トを有する場合に、上記変換工程では、当該Ｐ型ウェル
のウェルコンタクトのパターンを、そのまま上記ＳＯＩ
型半導体装置の半導体基板に達し接地電圧を供給するた
めの基板コンタクトのパターンに流用する請求項７記載
のＳＯＩ型半導体装置の設計方法。 - 【請求項９】上記バルク型およびＳＯＩ型の半導体装置
は、導電型が異なる２種類のウェルまたはＳＯＩ半導体
層からなる活性層のそれぞれに活性層導電型とは逆のチ
ャネル導電型を有した絶縁ゲートトランジスタが形成さ
れた相補型絶縁ゲートトランジスタ回路を有し、 上記バルク型半導体装置のＮ型ウェルがウェルコンタク
トを有する場合に、上記変換工程では、当該Ｎ型ウェル
のウェルコンタクトのパターンを、そのまま上記ＳＯＩ
型半導体装置の半導体基板に達し電源電圧を供給するた
めの基板コンタクトのパターンに流用する請求項７記載
のＳＯＩ型半導体装置の設計方法。 - 【請求項１０】上記変換工程が、 上記バルク型半導体装置の素子分離絶縁層のパターン
を、そのウェルコンタクト領域が素子分離絶縁層となる
ように一部修正して、上記ＳＯＩ型半導体装置の素子分
離絶縁層のパターンを生成する工程を含む請求項７記載
のＳＯＩ型半導体装置の設計方法。 - 【請求項１１】上記バルク型半導体装置用のパターン
が、 素子分離絶縁層の形成時にトレンチ内に埋め込むように
堆積された素子分離絶縁物をトレンチ周囲でエッチング
により一部除去するためのパターンを有し、 上記変換工程が、 上記バルク型半導体装置のトレンチ周囲の素子分離絶縁
物を除去するためのパターンに、そのウェルコンタクト
領域でもエッチングがされるように開口部のパターンを
付加することにより、上記ＳＯＩ型半導体装置の基板コ
ンタクト接続用の不純物領域を上記半導体基板に形成す
るためのパターンを生成する工程を更に含む請求項１０
記載のＳＯＩ型半導体装置の設計方法。 - 【請求項１２】半導体基板上に埋込絶縁膜を介在させて
形成されたＳＯＩ半導体層に素子が集積されたチップが
リードフレームのダイパッド上に、その半導体基板がダ
イパッドと導通した状態で固着されたＳＯＩ型半導体装
置であって、 ＳＯＩ半導体層に形成する素子とその配線とを、同じ機
能を有するバルク型半導体装置用のパターンを流用して
形成することにより、バルク型半導体装置のウェルコン
タクト領域に相当した箇所に、周囲を素子分離絶縁層に
囲まれた島状のＳＯＩ半導体層部分を有し、 当該島状のＳＯＩ半導層部分が、上記素子に接地電圧Ｖ
ＧＮＤまたは電源電圧を供給する配線に対し接続される
ことにより、当該配線、ボンディングパッド、ワイヤを
介して上記ダイパッドと電気的に接続されたＳＯＩ型半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002011327A JP2003218356A (ja) | 2002-01-21 | 2002-01-21 | Ｓｏｉ型半導体装置の製造方法、設計方法およびｓｏｉ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Country Status (1)
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2002
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