KR20160030860A - 반도체 디바이스 - Google Patents

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Abstract

반도체 디바이스가 제공된다. 반도체 디바이스는, 쉘로우 트렌치 아이솔레이션(STI) 영역의 제1 측부 상의 제1 트랜지스터 및 STI 영역의 제2 측부 상의 제2 트랜지스터를 포함한다. 제1 트랜지스터는, 제1 전도성 타입을 갖는 웰 내에 형성된 제2 전도성 타입을 갖는 제1 전도성 부분, 제1 전도성 부분과 제1 활성 영역에 접속된 제1 나노와이어, 및 제1 나노와이어를 둘러싸는 제1 게이트를 포함한다. 제2 트랜지스터는, 웰 내에 형성된 제2 전도성 타입을 갖는 제2 전도성 부분, 제2 전도성 부분과 제2 활성 영역에 접속된 제2 나노와이어, 및 제2 나노와이어를 둘러싸는 제2 게이트를 포함한다. ESD 이벤트로부터의 과도한 전류는 제1 전도성 부분을 통해 웰을 통해 제2 전도성 부분으로 이동하며, 제1 나노와이어 및 제2 나노와이어를 바이패스한다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스(semiconductor device)에 관한 것이다.
트랜지스터와 같은 반도체 디바이스에 있어서, 전류는 디바이스의 게이트에 충분한 전압 또는 바이어스의 인가시 소스 영역과 드레인 영역 사이의 채널 영역을 통해 흐른다. 전류가 채널 영역을 통해 흐를 때, 트랜지스터는 일반적으로 '온(on)' 상태에 있는 것으로 간주되고, 전류가 채널 영역을 통해 흐르고 있지 않을 때, 트랜지스터는 일반적으로 '오프(off)' 상태에 있는 것으로 간주된다.
반도체 디바이스가 제공된다. 반도체 디바이스는, 쉘로우 트렌치 아이솔레이션(STI) 영역의 제1 측부 상의 제1 트랜지스터 및 STI 영역의 제2 측부 상의 제2 트랜지스터를 포함한다. 제1 트랜지스터는, 제1 전도성 타입을 갖는 웰 내에 형성된 제2 전도성 타입을 갖는 제1 전도성 부분, 제1 전도성 부분과 제1 활성 영역에 접속된 제1 나노와이어, 및 제1 나노와이어를 둘러싸는 제1 게이트를 포함한다. 제2 트랜지스터는, 웰 내에 형성된 제2 전도성 타입을 갖는 제2 전도성 부분, 제2 전도성 부분과 제2 활성 영역에 접속된 제2 나노와이어, 및 제2 나노와이어를 둘러싸는 제2 게이트를 포함한다. ESD 이벤트로부터의 과도한 전류는 제1 전도성 부분을 통해 웰을 통해 제2 전도성 부분으로 이동하며, 제1 나노와이어 및 제2 나노와이어를 바이패스한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들은 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 2는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 3은 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 4는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 5는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 6은 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 7은 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 8은 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 9는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 10은 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 11은 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 12는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 13은 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 14는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 15는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스의 예시이다.
도 16은 일부 실시예에 따른 제조 단계에서의 반도체 구성의 예시이다.
다음의 개시는 제공하는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순하고 명확하게 하기 위한 목적이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이, 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
반도체 디바이스를 형성하기 위한 하나 이상의 기술 및 그에 의해 형성된 결과적인 구조물들이 여기에 제공된다.
일부 실시예에 따르면, 반도체 디바이스는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역의 제1 측부 상의 제1 트랜지스터를 포함한다. 일부 실시예에서, 제1 트랜지스터는, 웰 내에 형성된 제1 전도성 부분, 제1 전도성 부분에 접속된 제1 나노와이어, 제1 나노와이어를 둘러싸는 제1 게이트, 및 제1 나노와이어 위의 제1 활성 영역을 포함한다. 일부 실시예에서, 제1 전도성 부분은 제2 전도성 타입을 갖는다. 일부 실시예에서, 제1 활성 영역은 제2 전도성 타입을 갖는다. 일부 실시예에서, 웰은 제1 전도성 타입을 갖는다. 일부 실시예에서, 제1 전도성 타입은 n 타입 또는 p 타입 중의 적어도 하나를 포함한다. 일부 실시예에서, 제2 전도성 타입은, 제1 전도성 타입이 p 타입을 포함할 때 n 타입을 포함하고, 제1 전도성 타입이 n 타입을 포함할 때 p 타입을 포함한다. 일부 실시예에서, 제2 트랜지스터가 STI 영역의 제2 측부 상에 있다. 일부 실시예에서, 제2 트랜지스터는, 웰 내에 형성된 제2 전도성 부분, 제2 전도성 부분에 접속된 제2 나노와이어, 제2 나노와이어를 둘러싸는 제2 게이트, 및 제2 나노와이어 위의 제2 활성 영역을 포함한다. 일부 실시예에서, 제2 전도성 부분은 제2 전도성 타입을 갖는다. 일부 실시예에서, 제2 활성 영역은 제2 전도성 타입을 갖는다. 일부 실시예에서, 제2 게이트는 게이트 접속부에 의해 제1 게이트에 접속된다. 일부 실시예에서, 제1 트랜지스터는 제1 활성 영역을 제2 활성 영역에 접속시키는 활성 영역 접속부를 통해 제2 트랜지스터에 접속된다.
일부 실시예에 따르면, 제1 실리사이드 부분이 제1 전도성 부분 위에 있다. 일부 실시예에서, 제1 실리사이드 부분은, 제1 전도성 부분을, 입력 출력(I/O) 포트, 제1 전압 공급장치(VDD), 또는 제2 전압 공급장치(VSS) 중의 적어도 하나에 접속시킨다. 일부 실시예에서, 제2 실리사이드 부분이 제1 전도성 부분 위에 있다. 일부 실시예에서, 제2 실리사이드 부분은, 제1 나노와이어와 인접하고 제1 실리사이드 부분과 접촉하지 않는다. 일부 실시예에서, 제1 실리사이드 부분과 제2 실리사이드 부분이 접촉하지 않는 제1 전도성 부분 위의 영역은 제1 브레이크(break)를 형성한다. 일부 실시예에서, 제5 실리사이드 부분이 제1 전도성 부분 위에 있다. 일부 실시예에서, 제5 실리사이드 부분은 제1 나노와이어와 STI 영역 사이에 있다.
일부 실시예에 따르면, 제3 실리사이드 부분이 제2 전도성 부분 위에 있다. 일부 실시예에서, 제3 실리사이드 부분은, 제2 전도성 부분을, 제1 전도성 부분이 I/O 포트에 접속될 때 VSS 또는 VDD, 제1 전도성 부분이 VDD에 접속될 때 VSS, 또는 제1 전도성 부분이 VSS에 접속될 때 VDD 중의 적어도 하나에 접속시킨다. 일부 실시예에서, 제4 실리사이드 부분이 제2 전도성 부분 위에 있다. 일부 실시예에서, 제4 실리사이드 부분은 제2 나노와이어와 인접하고 제3 실리사이드 부분과 접촉하지 않는다. 일부 실시예에서, 제3 실리사이드 부분과 제4 실리사이드 부분이 접촉하지 않는 제2 전도성 부분 위의 영역은 제2 브레이크를 형성한다. 일부 실시예에서, 제6 실리사이드 부분이 제2 전도성 부분 위에 있다. 일부 실시예에서, 제6 실리사이드 부분은 제2 나노와이어와 STI 영역 사이에 있다.
정전기 방전(ESD; electrostatic discharge) 이벤트가 발생할 때와 같은 일부 실시예에 따르면, 전류가 제1 나노와이어 또는 제2 나노와이어 중의 적어도 하나를 통해 거의 이동하지 않거나 아예 이동하지 않도록, 전압 바이어스가 제1 게이트 또는 제2 게이트 중의 적어도 하나에 인가된다. 일부 실시예에서, ESD 이벤트로부터의 과도한 전류는, 제1 전도성 부분으로부터 웰을 통해 제2 전도성 부분으로의 제1 경로, 또는 제2 전도성 부분으로부터 웰을 통해 제1 전도성 부분으로의 제2 경로 중의 적어도 하나를 통해 이동하며, 제1 나노와이어 및 제2 나노와이어를 바이패스(bypass)한다. 일부 실시예에서, 제1 나노와이어 및 제2 나노와이어를 바이패스하는 것은, 제1 나노와이어 및 제2 나노와이어를 과도한 ESD 전류에 의해 야기되는 손상으로부터 보호하며, 그리하여 ESD 이벤트 동안 전류를 나노와이어로부터 멀리 분기시키거나(shunt) 바이패스하는 메커니즘을 갖지 않는 디바이스에 비교하여 제1 나노와이어 및 제2 나노와이어의 기능적 수명을 증가시킨다. 일부 실시예에서, 제1 경로 또는 제2 경로의 적어도 하나는, 이러한 전류 방전 경로의 하나 이상을 갖지 않는 반도체 디바이스에 비교하여 ESD 방전 능력을 증가시킨다. 제1 게이트가 제3 전압 공급장치에 접속될 때와 같은 일부 실시예에서, ESD 이벤트로부터의 대부분의 과도한 전류는 제1 경로 또는 제2 경로의 적어도 하나를 통해 이동하면서, ESD 이벤트로부터의 적당한 양의 전류가 제1 나노와이어 또는 제2 나노와이어의 적어도 하나를 통해 이동한다. 일부 실시예에서, 제3 전압 공급장치는 VSS보다 크거나 VSS와 동일하다.
일부 실시예에서, 제1 브레이크는 제1 실리사이드 부분과 제2 실리사이드 부분 사이의 전류 흐름을 금지하고, 제1 전도성 부분에서만 전류 흐름을 촉진한다. 일부 실시예에서, 제2 브레이크는 제3 실리사이드 부분과 제4 실리사이드 부분 사이의 전류 흐름을 금지하고, 제2 전도성 부분에서만 전류 흐름을 촉진한다. 제1 전도성 부분 또는 제2 전도성 부분의 적어도 하나와 같이 한 타입의 영역에서만 전류 흐름을 촉진하는 것은, 실리사이드 영역과 전도성 영역 둘 다의 경우와 달리, 보다 균일하고 일관적이며 예측 가능한 등등의 전류 흐름을 산출한다. 일부 실시예에서, 실리사이드 재료 및 전도성 부분의 재료와 같이 2개의 상이한 타입의 재료를 통한 전류 흐름은, 제1 크기나 제1 속도 중의 적어도 하나의 제1 전류 및 제2/상이한 크기나 제2/상이한 속도 중의 적어도 하나의 제2 전류를 산출한다. 일부 실시예에서, 보다 균일하고 일관적이며 예측 가능한 등등의 전류 흐름은 보다 균일하고 일관적이며 예측 가능한 등등의 디바이스 성능을 촉진한다.
도 1 내지 도 15는 다양한 제조 단계에서 일부 실시예에 따른 반도체 디바이스(100)의 단면도들이고 도 16은 반도체 구성(200)의 개략적 예시이다. 도 1을 참조하면, 일부 실시예에 따라, 웰(104)이 기판(102) 위에 있다. 일부 실시예에서, 기판(102)은 에피텍셜 층, SOI(silicon-on-insulator) 구조, 웨이퍼, 또는 웨이퍼로부터 형성된 다이 중의 적어도 하나를 포함한다. 일부 실시예에서, 기판(102)은 실리콘, 카본 등 중의 적어도 하나를 포함한다. 일부 실시예에서, 웰(104)은 제1 전도성 타입을 갖는다. 일부 실시예에서, 제1 전도성 타입은 p 타입 또는 n 타입 중의 적어도 하나를 포함한다. 일부 실시예에서, 웰(104)은 실리콘, 카본 등 중의 적어도 하나를 포함한다. 일부 실시예에서, 웰(104)은 n 타입 도펀트 또는 p 타입 도펀트 중의 적어도 하나를 포함한다. 일부 실시예에서, 제1 전도성 부분(108a)이 웰(104) 내에 있다. 일부 실시예에서, 제1 전도성 부분(108a)은 제2 전도성 타입을 갖는다. 일부 실시예에서, 제2 전도성 타입은, 제1 전도성 타입이 p 타입을 포함할 때 n 타입을 포함하고, 제1 전도성 타입이 n 타입을 포함할 때 p 타입을 포함한다. 일부 실시예에서, 제2 전도성 부분(108b)은 제2 전도성 타입을 갖는다. 일부 실시예에서, 제1 전도성 부분(108a) 또는 제2 전도성 부분(108b) 중의 적어도 하나는 실리콘, 카본 등 중의 적어도 하나를 포함한다. 일부 실시예에서, 제1 전도성 부분(108a) 또는 제2 전도성 부분(108b) 중의 적어도 하나는 n 타입 도펀트 또는 p 타입 도펀트 중의 적어도 하나를 포함한다.
일부 실시예에 따르면, 쉘로우 트렌치 아이솔레이션(STI) 영역(106b)이 제1 전도성 부분(108a)과 제2 전도성 부분(108b) 사이에 있다. 일부 실시예에서, STI 영역(106b)은 웰(104) 안으로 연장한다. 일부 실시예에서, 제1 STI 영역(106a)은 제1 전도성 부분(108a)의 끝에 있고, 제2 STI 영역(106c)은 제2 전도성 부분(108b)의 끝에 있다. 일부 실시예에서, 제1 STI 영역(106a) 또는 제2 STI 영역(106c) 중의 적어도 하나는 웰(104) 안으로 연장한다. 일부 실시예에서, STI 영역(106b), 제1 STI 영역(106a), 또는 제2 STI 영역(106c) 중의 적어도 하나는 고 유전상수 재료를 포함한다. 일부 실시예에서, STI 영역(106b), 제1 STI 영역(106a), 또는 제2 STI 영역(106c) 중의 적어도 하나는 질화물, 산화물 등 중의 적어도 하나를 포함한다.
도 2를 참조하면, 일부 실시예에 따라, 금속 층(도시되지 않음)이 제1 전도성 부분(108a), STI 영역(106b), 및 제2 전도성 부분(108b) 위에 형성된다. 일부 실시예에서, 금속 층은 텅스텐, 티타늄, 주석 등 중의 적어도 하나를 포함한다. 일부 실시예에서, 금속 층은, 제1 전도성 부분(108a) 위에 제1 금속 부분(111a), 제2 금속 부분(111b), 및 제5 금속 부분(111c)을 형성하도록 패터닝된다. 일부 실시예에서, 제1 금속 부분(111a), 제2 금속 부분(111b), 및 제5 금속 부분(111c)은 서로 접촉하지 않는다. 일부 실시예에서, 제1 금속 부분(111a)은 제1 STI 영역(106a)에 인접하다. 일부 실시예에서, 제5 금속 부분(111c)은 STI 영역(106b)에 인접하다. 일부 실시예에서, 제2 금속 부분(111b)은 제1 금속 부분(111a)과 제5 금속 부분(111c) 사이에 있다. 일부 실시예에서, 금속 층은, 제2 전도성 부분(108b) 위에 제3 금속 부분(111f), 제4 금속 부분(111e), 및 제6 금속 부분(111d)을 형성하도록 패터닝된다. 일부 실시예에서, 제3 금속 부분(111f), 제4 금속 부분(111e), 및 제6 금속 부분(111d)은 서로 접촉하지 않는다. 일부 실시예에서, 제3 금속 부분(111f)은 제2 STI 영역(106c)에 인접하다. 일부 실시예에서, 제6 금속 부분(111d)은 STI 영역(106b)에 인접하다. 일부 실시예에서, 제4 금속 부분(111e)은 제3 금속 부분(111f)과 제6 금속 부분(111d) 사이에 있다.
일부 실시예에 따르면, 제1 나노와이어(110a)가 제2 금속 부분(111b)과 제5 금속 부분(111c) 사이에 형성된다. 일부 실시예에서, 제2 나노와이어(110b)가 제4 금속 부분(111e)과 제6 금속 부분(111d) 사이에 형성된다. 일부 실시예에서, 제1 나노와이어(110a) 또는 제2 나노와이어(110b) 중의 적어도 하나는 실리콘, 카본 등 중의 적어도 하나를 포함한다. 일부 실시예에서, 제1 나노와이어(110a) 또는 제2 나노와이어(110b) 중의 적어도 하나는 나노미터 정도의 하나 이상의 치수를 갖는 것과 같이 작은 전도성 와이어 또는 구조물이다. 일부 실시예에서, 제1 나노와이어(110a) 또는 제2 나노와이어(110b) 중의 적어도 하나는, 약 800보다 더 큰, 두께에 대한 높이 비를 갖는다. 일부 실시예에서, 두께는 페이지 상에서 왼쪽에서 오른쪽으로 측정된다. 일부 실시예에서, 높이는 페이지 상에서 위에서 아래로 측정된다. 일부 실시예에서, 제1 나노와이어(110a)는, 페이지 상에서 왼쪽에서 오른쪽으로 측정된, 약 5 nm 내지 약 15 nm 사이의 제1 두께를 갖는다. 일부 실시예에서, 제1 나노와이어(110a)는, 페이지 상에서 위에서 아래로 제1 전도성 부분(108a)의 상부 표면으로부터 제2 나노와이어(110a)의 상부 표면까지 측정되는, 약 50 nm 내지 약 1500 nm 사이의 제1 높이를 갖는다. 일부 실시예에서, 제2 나노와이어(110b)는 약 5 nm 내지 약 15 nm 사이의 제2 두께를 갖는다. 일부 실시예에서, 제2 나노와이어(110b)는 약 50 nm 내지 약 1500 nm 사이의 제2 높이를 갖는다. 일부 실시예에서, 제1 나노와이어(110a) 또는 제2 나노와이어(110b) 중의 적어도 하나는 성장된 것이다.
도 3을 참조하면, 일부 실시예에 따라, 열 프로세스에 의해 제1 실리사이드 부분(112a)이 제1 금속 부분(111a)으로부터 형성되거나, 제2 실리사이드 부분(112b)이 제2 금속 부분(111b)으로부터 형성되거나, 제5 실리사이드 부분(112c)이 제5 금속 부분(111c)으로부터 형성되거나, 제6 실리사이드 부분(112d)이 제6 금속 부분(111d)으로부터 형성되거나, 제4 실리사이드 부분(112e)이 제4 금속 부분(111e)으로부터 형성되거나, 제3 실리사이드 부분(112f)이 제3 금속 부분(111f)으로부터 형성된다. 일부 실시예에서, 열 프로세스는 1초 내지 30분 사이의 지속기간 동안 약 200 ℃ 내지 약 800 ℃ 사이의 온도로 반도체 디바이스(100)를 가열하는 것을 포함한다. 일부 실시예에서, 열 프로세스 후에 제1 나노와이어(110a) 또는 제2 나노와이어(110b) 중의 적어도 하나가 형성된다. 열 프로세스 후에 제1 나노와이어(110a)가 형성될 때와 같은 일부 실시예에서, 제1 나노와이어(110a)는 제2 실리사이드 부분(112b)과 제5 실리사이드 부분(112c) 사이에 형성된다. 열 프로세스 후에 제2 나노와이어(110b)가 형성될 때와 같은 일부 실시예에서, 제2 나노와이어(110b)는 제4 실리사이드 부분(112e)과 제6 실리사이드 부분(112d) 사이에 형성된다. 일부 실시예에서, 제1 실리사이드 부분(112a)과 제2 실리사이드 부분(112b)이 접촉하지 않는 제1 전도성 부분(108a) 위의 영역은 제1 브레이크를 형성한다. 일부 실시예에서, 제3 실리사이드 부분(112f)과 제4 실리사이드 부분(112e)이 접촉하지 않는 제2 전도성 부분(108b) 위의 영역은 제2 브레이크를 형성한다.
도 4를 참조하면, 일부 실시예에 따라, 제1 유전체 층(114)이 웰(104), 제1 STI 영역(106a), 제1 실리사이드 부분(112a), 제1 전도성 부분(108a), 제2 실리사이드 부분(112b), 제5 실리사이드 부분(112c), STI 영역(106b), 제6 실리사이드 부분(112d), 제4 실리사이드 부분(112e), 제2 전도성 부분(108b), 제3 실리사이드 부분(112f), 또는 제2 STI 영역(106c) 중의 적어도 하나 위에 형성된다. 일부 실시예에서, 제1 유전체 층(114)은 제1 나노와이어(110a) 또는 제2 나노와이어(110b) 중의 적어도 하나의 측벽 상에 형성된다. 일부 실시예에서, 제1 유전체 층(114)은 저 유전상수 재료를 포함한다. 일부 실시예에서, 제1 유전체 층(114)은 질화물, 산화물 등 중의 적어도 하나를 포함한다. 일부 실시예에서, 제1 유전체 층(114)은, 성장된 것, 증착된 것 등 중의 적어도 하나이다. 일부 실시예에서, 제1 유전체 층(114)은 원자층 증착(ALD; atomic layer deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition) 등 중의 적어도 하나에 의해 형성된다.
도 5를 참조하면, 일부 실시예에 따라, 제1 게이트(121a)가 제1 나노와이어(110a) 주변에 형성되거나 제2 게이트(121b)가 제2 나노와이어(110b) 주변에 형성된다. 일부 실시예에서, 게이트 유전체 재료(도시되지 않음)의 층이 제1 유전체 층(114) 위에 그리고 제1 나노와이어(110a) 및 제2 나노와이어(110b)의 측벽 상에 형성된다. 일부 실시예에서, 게이트 유전체 재료의 층은 고 유전 상수 재료를 포함한다. 일부 실시예에서, 게이트 유전체 재료의 층은 질화물, 산화물 등 중의 적어도 하나를 포함한다. 일부 실시예에서, 게이트 유전체 재료의 층은 성장, 증착 등 중의 적어도 하나에 의해 형성된다. 일부 실시예에서, 게이트 유전체 재료의 층은 ALD, PVD, CVD 등 중의 적어도 하나에 의해 형성된다. 일부 실시예에서, 게이트 유전체 재료의 층은, 제1 나노와이어(110a) 주변에 제1 게이트 유전체(118a)를 그리고 제2 나노와이어(110b) 주변에 제2 게이트 유전체(118b)를 형성하도록 패터닝된다. 일부 실시예에서, 게이트 유전체 재료의 층은 에칭에 의해 패터닝된다.
일부 실시예에 따르면, 게이트 전극 재료의 층(도시되지 않음)이 제1 유전체 재료(114), 제1 게이트 유전체(118a), 및 제2 게이트 유전체(118b) 위에 형성된다. 일부 실시예에서, 게이트 전극 재료의 층은 금속, 폴리실리콘 등 중의 적어도 하나를 포함한다. 일부 실시예에서, 게이트 전극 재료의 층은 성장, 증착 등 중의 적어도 하나에 의해 형성된다. 일부 실시예에서, 게이트 전극 재료의 층은 ALD, PVD, CVD 등 중의 적어도 하나에 의해 형성된다. 일부 실시예에서, 게이트 전극 재료의 층은, 제1 게이트(121a)를 형성하기 위해 제1 게이트 유전체(118a) 주변에 제1 게이트 전극(120a)을 형성하도록 패터닝된다. 일부 실시예에서, 게이트 전극 재료의 층은, 제2 게이트(121b)를 형성하기 위해 제2 게이트 유전체(118b) 주변에 제2 게이트 전극(120b)을 형성하도록 패터닝된다. 일부 실시예에서, 게이트 전극 재료의 층은 게이트 접속부(120c)를 형성하도록 패터닝된다. 일부 실시예에서, 게이트 접속부(120c)는 제1 게이트 전극(120a)을 제2 게이트 전극(120b)에 접속시킨다. 일부 실시예에서, 게이트 전극 재료의 층은 에칭에 의해 패터닝된다.
도 6을 참조하면, 일부 실시예에 따라, 제2 유전체 층(124)이 제1 유전체 층(114), 제1 게이트(121a), 제2 게이트(121b), 게이트 접속부(120c), 제1 나노와이어(110a), 또는 제2 나노와이어(110b) 중의 적어도 하나 위에 형성된다. 일부 실시예에서, 제2 유전체 층(124)은 저 유전상수 재료를 포함한다. 일부 실시예에서, 제2 유전체 층(124)은 질화물, 산화물 등 중의 적어도 하나를 포함한다. 일부 실시예에서, 제2 유전체 층(124)은 성장된 것, 증착된 것 등 중의 적어도 하나이다. 일부 실시예에서, 제2 유전체 층(124)은 ALD, CVD, PVD 등 중의 적어도 하나에 의해 형성된다. 일부 실시예에서, 제2 유전체 층(124)은 제1 유전체 층(114)과 동일한 재료를 포함한다. 일부 실시예에서, 제2 유전체 층(124)은, 제1 나노와이어(110a)의 상부 표면 또는 제2 나노와이어(110b)의 상부 표면 중의 적어도 하나가 노출되도록, 화학 기계적 평탄화(CMP; chemical mechanical planarization)에 의해 평탄화된다.
일부 실시예에 따르면, 제1 활성 영역(122a)이 제1 나노와이어(110a) 위에 형성되고, 제2 활성 영역(122b)이 제2 나노와이어(110b) 위에 형성된다. 일부 실시예에서, 활성 영역 재료의 층(도시되지 않음)이 제2 유전체 층(124), 제1 나노와이어(110a), 및 제2 나노와이어(110b) 위에 형성된다. 일부 실시예에서, 활성 영역 재료의 층은 성장된 것, 증착된 것 등 중의 적어도 하나이다. 일부 실시예에서, 활성 영역 재료의 층은 ALD, CVD, PVD 등 중의 적어도 하나에 의해 형성된다. 일부 실시예에서, 활성 영역 재료의 층은 제2 전도성 타입을 갖는다. 일부 실시예에서, 활성 영역 재료의 층은 제1 활성 영역(122a) 및 제2 활성 영역(122b)을 형성하도록 패터닝된다.
일부 실시예에 따르면, 제1 전도성 부분(108a), 제1 나노와이어(110a), 제1 게이트(121a), 및 제1 활성 영역(122a)은 제1 트랜지스터(123a)을 형성한다. 일부 실시예에서, 제1 전도성 부분(108a)은 소스 또는 드레인 중의 적어도 하나를 포함한다. 일부 실시예에서, 제1 나노와이어(110a)는 채널을 포함한다. 일부 실시예에서, 제1 활성 영역(122a)은, 제1 전도성 부분(108a)이 드레인을 포함하는 경우 소스를 포함하고, 제1 전도성 부분(108a)이 소스를 포함하는 경우 드레인을 포함한다. 일부 실시예에서, 제2 전도성 부분(108b), 제2 나노와이어(110b), 제2 게이트(121b) 및 제2 활성 영역(122b)은 제2 트랜지스터(123b)를 형성한다. 일부 실시예에서, 제2 전도성 부분(108b)은 소스 또는 드레인 중의 적어도 하나를 포함한다. 일부 실시예에서, 제2 나노와이어(110b)는 채널을 포함한다. 일부 실시예에서, 제2 활성 영역(122b)은, 제2 전도성 부분(108b)이 드레인을 포함하는 경우 소스를 포함하고 제2 전도성 부분(108b)이 소스를 포함하는 경우 드레인을 포함한다.
도 7을 참조하면, 일부 실시예에 따라, 제3 유전체 층(126)이 제2 유전체 층(124), 제1 활성 영역(122a), 및 제2 활성 영역(122b) 위에 형성된다. 일부 실시예에서, 제3 유전체 층(126)은 저 유전상수 재료를 포함한다. 일부 실시예에서, 제3 유전체 층(126)은 질화물, 산화물 등 중의 적어도 하나를 포함한다. 일부 실시예에서, 제3 유전체 층(126)은 제2 유전체 층(124)과 동일한 재료를 포함한다. 일부 실시예에서, 제3 유전체 층(126)은 성장된 것, 증착된 것 등 중의 적어도 하나이다. 일부 실시예에서, 제3 유전체 층(126)은 ALD, CVD, PVD 등 중의 적어도 하나에 의해 형성된다.
도 8을 참조하면, 일부 실시예에 따라, 입력 컨택(128a)이 제1 실리사이드 부분(112a) 위에 형성되며 이에 접속되고, 제1 트랜지스터 컨택(128b)이 제1 활성 영역(122a) 위에 형성되며 이에 접속되고, 게이트 컨택(128c)이 게이트 접속부(120c) 위에 형성되며 이에 접속되고, 제2 트랜지스터 컨택(128d)이 제2 활성 영역(122b) 위에 형성되며 이에 접속되고, 출력 컨택(128e)이 제3 실리사이드 부분(112f) 위에 형성되며 이에 접속된다. 입력 컨택(128a)을 형성하기 위해, 일부 실시예에 따르면, 제1 개구가 제3 유전체 층(126), 제2 유전체 층(124) 및 제1 유전체 층(114)을 통해 제1 실리사이드 부분(112a)의 적어도 일부를 노출시키도록 형성된다. 일부 실시예에서, 제1 개구는 에칭에 의해 형성된다. 일부 실시예에서, 입력 컨택(128a)을 형성하도록 제1 개구에 전도성 재료가 형성된다. 일부 실시예에서, 전도성 재료는 금속, 준금속 등 중의 적어도 하나를 포함한다. 제1 트랜지스터 컨택(128b)을 형성하기 위해, 일부 실시예에 따르면, 제2 개구가 제3 유전체 층(126)을 통해 제1 활성 영역(122a)의 적어도 일부를 노출시키도록 형성된다. 일부 실시예에서, 제2 개구는 에칭에 의해 형성된다. 일부 실시예에서, 제1 트랜지스터 컨택(128b)을 형성하도록 제2 개구에 전도성 재료가 형성된다. 일부 실시예에서, 전도성 재료는 금속, 준금속 등 중의 적어도 하나를 포함한다. 게이트 컨택(128c)을 형성하기 위해, 일부 실시예에 따르면, 제3 개구가 제3 유전체 층(126) 및 제2 유전체 층(124)을 통해 게이트 접속부(120c)의 적어도 일부를 노출시키도록 형성된다. 일부 실시예에서, 제3 개구는 에칭에 의해 형성된다. 일부 실시예에서, 게이트 컨택(128c)을 형성하도록 제3 개구에 전도성 재료가 형성된다. 일부 실시예에서, 전도성 재료는 금속, 준금속 등 중의 적어도 하나를 포함한다. 제2 트랜지스터 컨택(128d)을 형성하기 위해, 일부 실시예에 따르면, 제4 개구가 제3 유전체 층(126)을 통해 제2 활성 영역(122b)의 적어도 일부를 노출시키도록 형성된다. 일부 실시예에서, 제4 개구는 에칭에 의해 형성된다. 일부 실시예에서, 제2 트랜지스터 컨택(128d)을 형성하도록 제4 개구에 전도성 재료가 형성된다. 일부 실시예에서, 전도성 재료는 금속, 준금속 등 중의 적어도 하나를 포함한다. 출력 컨택(128e)을 형성하기 위해, 제5 개구가 제3 유전체 층(126), 제2 유전체 층(124), 및 제1 유전체 층(114)을 통해 제3 실리사이드 부분(112f)의 적어도 일부를 노출시키도록 형성된다. 일부 실시예에서, 제5 개구는 에칭에 의해 형성된다. 일부 실시예에서, 출력 컨택(128e)을 형성하도록 제5 개구에 전도성 재료가 형성된다. 일부 실시예에서, 전도성 재료는 금속, 준금속 등 중의 적어도 하나를 포함한다. 일부 실시예에서, 활성 영역 접속부(139)가 제1 활성 영역(122a)을 제2 활성 영역(122b)에 접속시킨다.
도 9를 참조하면, 일부 실시예에 따라, 입력 컨택(128a)이 제2 전압 공급장치(VSS)(134)에 접속되고, 게이트 컨택(128c)이 제1 전압 공급장치(VDD)(132)에 접속되고, 출력 컨택(128e)이 VDD(132)에 접속된다. 일부 실시예에서, VDD(132)는 0V보다 더 큰 전압이다. 일부 실시예에서, VSS(134)는 실질적으로 0V인 전압을 포함한다.
도 10을 참조하면, 일부 실시예에 따라, 입력 컨택(128a)이 VDD(132)에 접속되고, 게이트 컨택(128c)이 VSS(134)에 접속되고, 출력 컨택(128e)이 VSS(134)에 접속된다.
도 11을 참조하면, 일부 실시예에 따라, 입력 컨택(128a)이 입력 출력(I/O) 포트(130)에 접속되고, 게이트 컨택(128c)이 제3 전압 공급장치(136)에 접속되고, 출력 컨택(128e)이 VDD(132)에 접속된다. 일부 실시예에서, I/O 포트(130)는 외부 전압 소스에의 접속이다. 일부 실시예에서, 제3 전압 공급장치(136)는 제1 게이트(121a) 및 제2 게이트(121b)를 "온" 또는 "오프" 전환시키도록 게이트 접속부(120c)에 전압을 인가하는데, 전류가 제1 나노와이어(110a) 및 제2 나노와이어(110b)를 통해 흐를 때 게이트(121a 및 121b)는 일반적으로 "온"으로 간주되고, 전류가 제1 나노와이어(110a) 및 제2 나노와이어(110b)를 통해 흐르지 않을 때 일반적으로 "오프"로 간주된다.
도 12를 참조하면, 일부 실시예에 따라, 입력 컨택(128a)이 I/O 포트(130)에 접속되고, 게이트 컨택(128c)이 제3 전압 공급장치(136)에 접속되고, 출력 컨택(128e)이 VSS(134)에 접속된다.
도 13을 참조하면, 일부 실시예에 따라, 입력 컨택(128a)이 I/O 포트(130)에 접속되고, 게이트 컨택(128c)이 VDD(132)에 접속되고, 출력 컨택(128e)이 VDD(132)에 접속되어, 제1 I/O 클램프(140)를 형성한다.
도 14를 참조하면, 일부 실시예에 따라, 입력 컨택(128a)이 I/O 포트(130)에 접속되고, 게이트 컨택(128c)이 VSS(134)에 접속되고, 출력 컨택(128e)이 VSS(134)이 접속되어, 제2 I/O 클램프(142)를 형성한다. 도 15를 참조하면, 일부 실시예에 따라, 입력 컨택(128a)이 VDD(132)에 접속되고, 게이트 컨택(128c)이 제3 전압 공급장치(136)에 접속되고, 출력 컨택(128e)이 VSS(134)에 접속되어, 파워 클램프 회로(144)를 형성한다.
도 16을 참조하면, 일부 실시예에 따라, 반도체 구성(200)은, VDD(132)와 I/O 포트(130)에 접속된 제1 I/O 클램프(140), VSS(134)와 I/O 포트(130)에 접속된 제2 I/O 클램프(142), I/O 포트(130)에 접속된 내부 회로, 및 VDD(132)와 VSS(134)에 접속된 파워 클램프 회로(144)를 포함한다. 일부 실시예에서, 제1 I/O 클램프(140) 또는 제2 I/O 클램프(142) 중의 적어도 하나는 내부 회로를 정전기 방전(ESD) 이벤트로부터 보호한다.
ESD 이벤트가 발생할 때와 같은 일부 실시예에 따르면, 전류가 제1 나노와이어(110a) 또는 제2 나노와이어(110b) 중의 적어도 하나를 통해 거의 이동하지 않거나 아예 이동하지 않도록, 제1 게이트(121a) 또는 제2 게이트(121b) 중의 적어도 하나에 전압 바이어스가 인가된다. 일부 실시예에서, ESD 이벤트로부터의 과도한 전류는, 입력 컨택(128a)으로부터 제1 전도성 부분(108a)으로 웰(104)을 통해 제2 전도성 부분(108b)으로 그리고 출력 컨택(128c)을 통해 외부로의 제1 경로, 또는 출력 컨택(128e)으로부터 제2 전도성 부분(108b)으로 웰(104)을 통해 제1 전도성 부분(108a)으로 그리고 입력 컨택(128a)을 통해 외부로의 제2 경로 중의 적어도 하나를 통해 이동하며, 제1 나노와이어(110a) 및 제2 나노와이어(110b)를 바이패스한다. 일부 실시예에서, 제1 나노와이어(110a) 및 제2 나노와이어(110b)를 바이패스함으로써, ESD 이벤트 동안 나노와이어의 바이패스를 용이하게 하는 메커니즘을 갖지 않는 반도체 디바이스에 비교하여, 제1 나노와이어(110a) 및 제2 나노와이어(110b)의 기능적 수명이 증가된다. 일부 실시예에서, 제1 경로 또는 제2 경로 중의 적어도 하나는 제1 경로 또는 제2 경로 중의 적어도 하나를 갖지 않는 반도체 디바이스에 비교하여 ESD 방전 능력을 증가시킨다. 제1 게이트(121a)가 제3 전압 공급장치(136)에 접속될 때와 같은 일부 실시예에서, 대부분의 과도한 전류는 제1 경로 또는 제2 경로 중의 적어도 하나를 통해 이동하면서, ESD 이벤트로부터의 적당한 양의 전류가 나노와이어(110a) 또는 제2 나노와이어(110b) 중의 적어도 하나를 통해 이동한다. 일부 실시예에서, 제1 브레이크 또는 제2 브레이크 중의 적어도 하나를 갖는 반도체 디바이스(100)는 이러한 브레이크의 적어도 하나를 갖지 않는 반도체 디바이스보다 더 균일한 턴온을 갖는다.
일부 실시예에 따르면, 반도체 디바이스는 쉘로우 트렌치 아이솔레이션(STI) 영역의 제1 측부 상의 제1 전도성 부분을 포함한다. 일부 실시예에서, 제1 전도성 부분은 제1 전도성 타입을 갖는 웰 내에 형성된다. 일부 실시예에서, 제1 전도성 부분은 제2 전도성 타입을 가지며, 제1 나노와이어에, 그리고 입력 출력(I/O) 포트, 제1 전압 공급장치(VDD), 또는 제2 전압 공급장치(VSS) 중의 적어도 하나에 접속된다. 일부 실시예에서, 제2 전도성 부분이 STI 영역의 제2 측부 상에 있다. 일부 실시예에서, 제2 전도성 부분은 웰 내에 형성되고 제2 전도성 타입을 갖는다. 일부 실시예에서, 제2 전도성 부분은 제2 나노와이어에, 그리고 제1 전도성 부분이 I/O 포트에 접속될 때 VSS 또는 VDD, 제2 전도성 부분이 VDD에 접속될 때 VSS, 또는 제1 전도성 부분이 VSS에 접속될 때 VDD 중의 적어도 하나에 접속된다.
일부 실시예에 따르면, 반도체 디바이스는, 쉘로우 트렌치 아이솔레이션(STI) 영역의 제1 측부 상의 제1 전도성 부분으로서 제1 나노와이어에 접속된 제1 전도성 부분, 및 STI 영역의 제2 측부 상의 제2 전도성 부분으로서 제2 나노와이어에 접속된 제2 전도성 부분을 포함한다. 일부 실시예에서, 제1 실리사이드 부분이 제1 전도성 부분 위에 있다. 일부 실시예에서, 제1 전도성 부분은, 제1 실리사이드 부분을 통해, 입력 출력(I/O) 포트, 제1 전압 공급장치(VDD), 또는 제2 전압 공급장치(VSS) 중의 적어도 하나에 접속된다. 일부 실시예에서, 제2 실리사이드 부분이 제1 전도성 부분 위에 있다. 일부 실시예에서, 제2 실리사이드 부분은 제1 나노와이어에 인접하고, 제1 실리사이드 부분과 접촉하지 않는다. 일부 실시예에서, 제3 실리사이드 부분이 제2 전도성 부분 위에 있다. 일부 실시예에서, 제2 전도성 부분은, 제3 실리사이드 부분을 통해, 제1 전도성 부분이 I/O 포트에 접속될 때 VSS 또는 VDD, 제1 전도성 부분이 VDD에 접속될 때 VSS, 또는 제1 전도성 부분이 VSS에 접속될 때 VDD 중의 적어도 하나에 접속된다.
일부 실시예에 따르면, 반도체 디바이스는, 쉘로우 트렌치 아이솔레이션(STI) 영역의 제1 측부 상의 제1 트랜지스터를 포함한다. 일부 실시예에서, 제1 트랜지스터는, 제1 전도성 타입을 갖는 웰 내에 형성되며 제2 전도성 타입을 갖는 제1 전도성 부분, 제1 전도성 부분에 접속된 제1 나노와이어, 제1 나노와이어를 둘러싸는 제1 게이트, 및 제1 나노와이어 위에 제2 전도성 타입을 갖는 제1 활성 영역을 포함한다. 일부 실시예에서, 제2 트랜지스터가 STI 영역의 제2 측부 상에 있다. 일부 실시예에서, 제2 트랜지스터는, 웰 내에 형성되며 제2 전도성 타입을 갖는 제2 전도성 부분, 제2 전도성 부분에 그리고 제1 나노와이어에 접속된 제2 나노와이어, 제2 나노와이어를 둘러싸며 게이트 접속부에 의해 제1 게이트에 접속된 제2 게이트, 및 제2 나노와이어 위에 제2 전도성 타입을 갖는 제2 활성 영역을 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 다양한 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은 여기에 소개된 다양한 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않고, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.
주제가 구조적 특징 또는 방법 동작에 특정한 언어로 기재되었지만, 첨부된 청구항의 주제는 상기에 기재된 특정 특징 또는 동작에 반드시 한정되는 것이 아님을 이해하여야 한다. 오히려, 상기에 기재된 특정 특징 및 동작은 청구항의 적어도 일부를 구현하는 예의 형태로서 개시된 것이다.
실시예의 다양한 동작들이 여기에 제공되어 있다. 동작들의 일부 또는 전부가 기재되는 순서는 이들 동작이 반드시 순서에 따라야 함을 의미하는 것으로 해석되어서는 안 된다. 이 설명의 이점을 갖는 대안의 순서를 알 수 있을 것이다. 또한, 모든 동작들이 반드시 여기에 제공된 각각의 실시예에 존재하는 것은 아님을 이해할 것이다. 또한, 일부 실시예에서 모든 동작들이 필요한 것은 아님을 이해할 것이다.
여기에 도시된 층, 특징부, 요소 등은, 예를 들어 단순하게 하고 이해를 쉽게 하기 위한 목적으로, 구조적 치수 또는 배향과 같은, 서로에 대한 특정 치수로 예시되어 있고, 일부 실시예에서 이들의 실제 치수가 여기에 예시된 바와 상당히 다르다는 것을 알 수 있을 것이다. 추가적으로, 예를 들어 에칭 기술, 평탄화 기술, 주입 기술, 도핑 기술, 스핀온 기술, 스퍼터링 기술, 성장 기술, 또는 화학적 기상 증착(CVD)과 같은 증착 기술과 같이, 여기에 언급한 층, 영역, 특징부, 요소 등을 형성하기 위한 다양한 기술이 존재한다.
또한, "예시적인"은 예, 경우, 예시 등으로서 작용함을 의미하는 것으로 여기에 사용되고, 반드시 유리하다는 것을 의미하는 것이 아니다. 본 명세서에 사용될 때, "또는"은 배타적인 "또는"이 아니라 포괄적인 "또는"을 의미하도록 의도된다. 또한, 본 명세서 및 첨부된 청구항에 사용된 단수형은 일반적으로, 단수 형태를 지칭하도록 문맥으로부터 명확하게 또는 달리 지정되어 있지 않는 한, "하나 이상"을 의미하도록 해석된다. 또한, A와 B 및/또는 등 중의 적어도 하나는 일반적으로 A 또는 B 또는 A와 B 둘 다를 의미한다. 또한, "포함한다", "갖는", "갖는다", "구비한" 또는 이의 변형어가 사용되는 한, 이러한 용어는 용어 "포함하는"과 유사한 방식으로 포괄적인 것으로 의도된다. 또한, 달리 지정되지 않는 한, "제1", "제2" 등은 시간적 양상, 공간적 양상, 정렬 등을 의미하도록 의도되지 않는다. 오히려, 이러한 용어는 단지 특징부, 요소, 아이템 등에 대한 식별자, 명칭 등으로서 사용된다. 예를 들어, 제1 요소 및 제2 요소는 일반적으로, 요소 A와 요소 B, 또는 2개의 상이한 또는 2개의 동일한 요소들 또는 동일 요소에 대응한다.
또한, 본 개시가 하나 이상의 구현에 관련하여 도시되고 기재되었지만, 본 명세서 및 첨부 도면을 읽고 이해하면 당해 기술 분야에서의 통상의 지식을 가진 자에게 등가의 변형 및 수정이 떠오를 것이다. 본 개시는 모든 이러한 수정 및 변형을 포함하고, 다음의 청구항의 범위에 의해서만 한정된다. 특히 상기 기재된 컴포넌트(예를 들어, 요소, 자원 등)에 의해 수행된 다양한 기능에 관련하여, 이러한 컴포넌트를 기재하는 데 사용된 용어는, 달리 나타내지 않는 한, 개시된 구조와 구조적으로 동등하지 않더라도, 기재된 컴포넌트의 지정된 기능을 수행하는 임의의 컴포넌트에 대응하도록 의도된다(예를 들어, 기능적으로 동등함). 또한, 본 개시의 특정 특징이 여러 구현 중의 하나에만 관련하여 개시되었을 수 있지만, 이러한 특징은 임의의 소정의 또는 특정 응용에 유리하고 원하는 대로 다른 구현의 하나 이상의 다른 특징과 결합될 수 있다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역의 제1 측부 상의 제1 전도성 부분으로서, 제1 전도성 타입을 갖는 웰(well) 내에 형성되고, 제2 전도성 타입을 가지며, 제1 나노와이어에, 그리고 입력 출력(I/O) 포트, 제1 전압 공급장치(VDD), 또는 제2 전압 공급장치(VSS) 중의 적어도 하나에 접속된, 상기 제1 전도성 부분; 및
    상기 STI 영역의 제2 측부 상의 제2 전도성 부분을 포함하고,
    상기 제2 전도성 부분은 상기 웰 내에 형성되고 제2 전도성 타입을 가지며, 상기 제2 전도성 부분은, 제2 나노와이어에, 그리고
    상기 제1 전도성 부분이 I/O 포트에 접속될 때 VSS 또는 VDD;
    상기 제1 전도성 부분이 VDD에 접속될 때 VSS; 또는
    상기 제1 전도성 부분이 VSS에 접속될 때 VDD
    중의 적어도 하나에 접속되는 것인, 반도체 디바이스.
  2. 청구항 1에 있어서,
    상기 제1 전도성 부분 위의 제1 실리사이드 부분; 및
    상기 제1 나노와이어와 인접한 제1 전도성 부분 위의 제2 실리사이드 부분을 포함하고,
    상기 제2 실리사이드 부분은 상기 제1 실리사이드 부분과 접촉하지 않는 것인, 반도체 디바이스.
  3. 청구항 1에 있어서,
    상기 제2 전도성 부분 위의 제3 실리사이드 부분; 및
    상기 제2 나노와이어와 인접한 제2 전도성 부분 위의 제4 실리사이드 부분을 포함하고,
    상기 제4 실리사이드 부분은 상기 제3 실리사이드 부분과 접촉하지 않는 것인, 반도체 디바이스.
  4. 청구항 1에 있어서, 상기 제1 나노와이어는 상기 제2 나노와이어에 접속되는 것인, 반도체 디바이스.
  5. 청구항 1에 있어서,
    상기 제1 나노와이어를 둘러싸는 제1 게이트; 및
    상기 제2 나노와이어를 둘러싸는 제2 게이트를 포함하고,
    상기 제1 게이트는 게이트 접속부에 의해 상기 제2 게이트에 접속되는 것인, 반도체 디바이스.
  6. 청구항 5에 있어서, 상기 게이트 접속부에, 그리고 VDD, VSS, 또는 제3 전압 공급장치 중의 적어도 하나에 접속된 게이트 컨택을 포함하는, 반도체 디바이스.
  7. 청구항 1에 있어서, 상기 제1 나노와이어 위의 제1 활성 영역을 포함하고, 상기 제1 활성 영역은 제2 전도성 타입을 갖는 것인, 반도체 디바이스.
  8. 청구항 7에 있어서, 상기 제2 나노와이어 위의 제2 활성 영역을 포함하고, 상기 제2 활성 영역은 제2 전도성 타입을 갖는 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    쉘로우 트렌치 아이솔레이션(STI) 영역의 제1 측부 상의 제1 전도성 부분으로서, 제1 나노와이어에 접속된 제1 전도성 부분;
    상기 STI 영역의 제2 측부 상의 제2 전도성 부분으로서, 제2 나노와이어에 접속된 제2 전도성 부분;
    상기 제1 전도성 부분 위의 제1 실리사이드 부분으로서, 상기 제1 전도성 부분이, 상기 제1 실리사이드 부분을 통해 입력 출력(I/O) 포트, 제1 전압 공급장치(VDD), 또는 제2 전압 공급장치(VSS) 중의 적어도 하나에 접속되는 것인, 상기 제1 실리사이드 부분;
    상기 제1 전도성 부분 위의 제2 실리사이드 부분으로서, 상기 제1 나노와이어에 인접하고 상기 제1 실리사이드 부분과 접촉하지 않는 제2 실리사이드 부분; 및
    상기 제2 전도성 부분 위의 제3 실리사이드 부분을 포함하고,
    상기 제2 전도성 부분이, 상기 제3 실리사이드 부분을 통해,
    상기 제1 전도성 부분이 I/O 포트에 접속될 때 VSS 또는 VDD;
    상기 제1 전도성 부분이 VDD에 접속될 때 VSS; 또는
    상기 제1 전도성 부분이 VSS에 접속될 때 VDD
    중의 적어도 하나에 접속되는 것인, 반도체 디바이스.
  10. 반도체 디바이스에 있어서,
    쉘로우 트렌치 아이솔레이션(STI) 영역의 제1 측부 상의 제1 트랜지스터로서,
    제1 전도성 타입을 갖는 웰 내에 형성되며, 제2 전도성 타입을 갖는 제1 전도성 부분;
    상기 제1 전도성 부분에 접속된 제1 나노와이어;
    상기 제1 나노와이어를 둘러싸는 제1 게이트; 및
    상기 제1 나노와이어 위에 제2 전도성 타입을 갖는 제1 활성 영역
    을 포함하는, 상기 제1 트랜지스터와;
    상기 STI 영역의 제2 측부 상의 제2 트랜지스터로서,
    상기 웰 내에 형성되며, 제2 전도성 타입을 갖는 제2 전도성 부분;
    상기 제2 전도성 부분에 그리고 상기 제1 나노와이어에 접속된 제2 나노와이어;
    상기 제2 나노와이어를 둘러싸며 게이트 접속부에 의해 상기 제1 게이트에 접속된 제2 게이트; 및
    상기 제2 나노와이어 위에 제2 전도성 타입을 갖는 제2 활성 영역
    을 포함하는, 상기 제2 트랜지스터
    를 포함하는 반도체 디바이스.
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