JP2007165568A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】工程を簡略化することができ、層間絶縁膜を容易に平坦化できる半導体装置の製造方法を提供する。
【解決手段】ＳＯＩ基板５が準備される。第１半導体層１０ａとＢＯＸ層３０ａとがエッチングされて、トレンチ５１ａ，５２ａ，５３ａが形成される。トレンチ５１ａ，５２ａ，５３ａは、素子分離のためのトレンチである。トレンチ５１ａ，５２ａ，５３ａにより露出された第２半導体層２０の露出部分Ａ１，Ａ２，Ａ３にイオンが注入される。イオン注入工程の後に、トレンチ５１ａ，５２ａ，５３ａに素子分離用酸化膜群が埋め込まれる。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関する。

従来から、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板において、表面側の半導体層に半導体素子が形成され、裏面側の半導体層に基板コンタクトが形成されるような半導体装置の製造方法が提案されている（例えば、特許文献１参照）。
特開２０００−２４３９６７（第１−５頁、第１−４図）

特許文献１の技術では、素子分離領域の絶縁膜が開口されて裏面側の半導体層の一部が露出されて、その部分にイオンが注入されることにより基板コンタクトが形成されている。

しかし、特許文献１の技術では、素子分離領域の絶縁膜が開口されるようにするために、マスクを１枚追加する必要がある。これにより、工程が複雑化する傾向がある。

また、特許文献１の技術では、基板コンタクトが形成された後に、素子分離領域において開口された部分と開口されていない部分とで形成される段差が大きくなる傾向にあるので、平坦化可能な段差より段差が大きな状態で層間絶縁膜が形成される傾向にある。これにより、層間絶縁膜の平坦化が困難になる傾向にある。

本発明の課題は、工程の複雑化を低減でき、層間絶縁膜を容易に平坦化できる半導体装置の製造方法を提供することにある。

本発明に係る半導体装置の製造方法は、準備工程と、トレンチエッチング工程と、第２イオン注入工程と、埋め込み工程とを備える。準備工程では、ＳＯＩ基板が準備される。ＳＯＩ基板は、第１半導体層と第２半導体層と基板絶縁膜とを有する。第１半導体層は、表面側の半導体層である。第２半導体層は、裏面側の半導体層である。基板絶縁膜は、第１半導体層及び第２半導体層に挟まれている。トレンチエッチング工程では、少なくとも第１半導体層と基板絶縁膜とがエッチングされて、第１トレンチが形成される。第１トレンチは、素子分離のためのトレンチである。第２イオン注入工程では、第１露出部分の少なくとも一部に第２イオンが注入される。第１露出部分は、第２半導体層において第１トレンチにより露出されている部分である。埋め込み工程では、第２イオン注入工程の後に、第１トレンチに絶縁膜が埋め込まれる。

この半導体装置の製造方法では、第２イオン注入工程において、第１露出部分の少なくとも一部に第２イオンが注入される。これにより、新たにエッチングする工程を追加せずに第２イオンが注入されるようにすることができる。

また、埋め込み工程において、第２イオン注入工程の後に、第１トレンチに絶縁膜が埋め込まれる。これにより、平坦化可能な段差より段差が小さな状態で層間絶縁膜が形成されるようにすることができる。

このように、工程が増えることを抑制でき、層間絶縁膜の形成後の段差を平坦化可能な段差以下に抑えることができる。このため、工程の複雑化を低減でき、層間絶縁膜を容易に平坦化できる。

本発明に係る半導体装置の製造方法では、工程が増えることを抑制でき、層間絶縁膜の形成後の段差を平坦化可能な段差以下に抑えることができる。このため、工程の複雑化を低減でき、層間絶縁膜を容易に平坦化できる。

＜第１実施形態＞
本発明の第１実施形態に係る半導体装置の断面図を図１に示す。なお、図１では、トランジスタが２つ示されているが、ＳＯＩ基板５に同様の構成が繰り返し形成されているものとする。

（半導体装置の概略構成）
半導体装置１は、主として、第１半導体層１０，第２半導体層２０，ＢＯＸ層３０，素子分離用酸化膜群５０（５１，５２，５３，・・・），層間絶縁膜３，ゲート酸化膜群（１１ｃ，１２ｃ，・・・），ゲート電極群６０（６１，６１ａ，６２，６２ａ，・・・），第１配線層９０及びスルーホール配線群７０（７１，７２，・・・）を備える。

第１半導体層１０は、ＳＯＩ基板５の表面５ａ（図２（ｂ）参照）側の半導体層である。第１半導体層１０は、第１１半導体層１１と第１２半導体層１２とを有する。第１１半導体層１１は、主として、拡散領域（１１ｄ，１１ｅ）とチャネル領域１１ｆとを有する。チャネル領域１１ｆは、後述の第１ゲート電極（６１，６１ａ）の下部に形成されており、拡散領域１１ｄと拡散領域１１ｅとに挟まれている。拡散領域（１１ｄ，１１ｅ）は、ＡｓやＰなどのＮ型の不純物が高濃度（例えば、１．０Ｅ２０個／立方センチメートル）でドープされた領域となっている。それに対して、チャネル領域１１ｆは、ＢなどのＰ型の不純物が低濃度でドープされたものとなっている。なお、第１２半導体層１２も第１１半導体層１１と同様である。

第２半導体層２０は、ＳＯＩ基板５の裏面５ｂ（図２（ｂ）参照）側の半導体層である。第２半導体層２０には、基板コンタクト層（２１，２２，２３）が形成されている。基板コンタクト層（２１，２２，２３）は、ＢなどのＰ型の不純物が高濃度（例えば、１．０Ｅ２０個／立方センチメートル）でドープされた領域となっている。それに対して、第２半導体層２０において基板コンタクト層（２１，２２，２３）以外の部分は、ＢなどのＰ型の不純物が低濃度でドープされたものとなっている。

ＢＯＸ層３０は、半導体基板５ｉ（図２（ａ）参照）を第１半導体層１０と第２半導体層２０とに分離するように形成されている。ＢＯＸ層３０は、第１ＢＯＸ層３１，第２ＢＯＸ層３２を有する。すなわち、ＢＯＸ層３０は、ＳＯＩ基板５において、第１半導体層１０と第２半導体層２０とに挟まれている。これにより、第１半導体層１０と第２半導体層２０とが電気的に絶縁されている。また、第２半導体層２０の電位を安定させることにより、第１半導体層１０の電位を安定させることができるようになっている。

素子分離用酸化膜群５０（５１，５２，５３，・・・）は、第１素子分離用酸化膜５１，第２素子分離用酸化膜５２及び第３素子分離用酸化膜５３を有する。第１素子分離用酸化膜５１，第２素子分離用酸化膜５２及び第３素子分離用酸化膜５３は、第１１半導体層１１と第１２半導体層１２とを互いに電気的に分離している。

層間絶縁膜３は、第１１半導体層１１及び第１２半導体層１２と、第１配線層９０との間に形成されている。これにより、第１１半導体層１１及び第１２半導体層１２と、第１配線層９０とが一部を除き電気的に絶縁されている。

ゲート酸化膜群（１１ｃ，１２ｃ，・・・）は、ゲート酸化膜１１ｃとゲート酸化膜１２ｃとを有する。ゲート酸化膜１１ｃは、チャネル領域１１ｆと第１ゲート電極（６１，６１ａ）との間に形成されている。ゲート酸化膜１２ｃもゲート酸化膜１１ｃと同様である。

ゲート電極群６０（６１，６１ａ，６２，６２ａ，・・・）は、ゲート電極６１，コバルトシリサイド層６１ａ，ゲート電極６２及びコバルトシリサイド層６２ａを有する。ゲート電極６１は、ポリシリコン層を有する。コバルトシリサイド層６１ａ，６２ａは、ゲート電極６１，６２よりもゲート酸化膜１１ｃ，１２ｃから離れた箇所に形成されている。これにより、ゲート電極６１，６２へ電圧が供給される際の接触抵抗が低減されている。

第１配線層９０は、第１１配線９１，第１２配線９２，第１５配線９５，第１６配線９６，第１７配線９７及び第１８配線９８を有する。スルーホール配線群７０（７１，７２，・・・）は、第１スルーホール配線７１，第２スルーホール配線７２，第５スルーホール配線７５，第６スルーホール配線７６，第７スルーホール配線７７及び第８スルーホール配線７８を有する。

第１スルーホール配線７１は、第１１配線９１と第２半導体層２０とを接続する。第２半導体層２０において第１スルーホール配線７１に接続される部分には基板コンタクト層２１が形成されている。これにより、第１スルーホール配線７１と第２半導体層２０との接触抵抗が低減されている。第２スルーホール配線７２も第１スルーホール配線７１と同様である。

第５スルーホール配線７５は、第１５配線９５と拡散領域１１ｄとを接続する。拡散領域１１ｄにおいて第５スルーホール配線７５に接続される部分にはコバルトシリサイド層１１ｄ１が形成されている。これにより、第５スルーホール配線７５と拡散領域１１ｄとの接触抵抗が低減されている。第１６配線９６，第１７配線９７及び第１８配線９８も第１５配線９５と同様である。

（半導体装置の製造方法）
半導体装置の製造方法を、図２〜図５に示す工程断面図を用いて説明する。

準備工程Ｓ１では、図２（ａ），（ｂ）に示すように、ＳＯＩ基板５が準備される。すなわち、まず、図２（ａ）に示すように、半導体基板５ｉが準備される。そして、図２（ｂ）に示すように、既知の方法を用いて半導体基板５ｉにＢＯＸ層３０ａが形成される。これにより、ＢＯＸ層３０ａは、第１半導体層１０ａと第２半導体層２０とに挟まれるようになる。ここで、第１半導体層１０ａの膜厚が３００〜５００Åになるように形成され、ＢＯＸ層３０ａの膜厚が１３５０〜２０００Åになるように形成される。このようにして、第１半導体層１０ａとＢＯＸ層３０ａと第２半導体層２０とを有するＳＯＩ基板５が準備される。

トレンチエッチング工程Ｓ２では、図２（ｃ）に示すように、第１トレンチ（５１ａ，５２ａ，５３ａ）が形成される。具体的には、全面にＳｉＮ層（４１，４２）が形成された後、ＳｉＮ層（４１，４２）とともに第１半導体層１０ａとＢＯＸ層３０ａとがエッチングされて、第１トレンチ（５１ａ，５２ａ，５３ａ）が形成される。ここで、第１トレンチ（５１ａ，５２ａ，５３ａ）は、素子分離のためのトレンチである。また、第１露出部分（Ａ１，Ａ２，Ａ３）も形成される。ここで、第１露出部分（Ａ１，Ａ２，Ａ３）は、第２半導体層２０において第１トレンチ（５１ａ，５２ａ，５３ａ）により露出されている部分である。

第２イオン注入工程Ｓ３では、図２（ｄ）に示すように、基板コンタクト層（２１，２２，２３）が形成される。具体的には、ＳｉＮ層（４１，４２）をマスクとして第１露出部分（Ａ１，Ａ２，Ａ３）に第２イオンが注入される。第２イオンは、ＢなどのＰ型の不純物イオンであり、高濃度（例えば、１．０Ｅ２０個／立方センチメートル）で注入される。

埋め込み工程Ｓ４では、図３（ａ）に示すように、第１トレンチ（５１ａ，５２ａ，５３ａ）に素子分離用酸化膜群５０（５１，５２，５３，・・・）が埋め込まれる。具体的には、酸化膜がＣＶＤ法により全面に成膜された後に、ＣＭＰ法により、第１１半導体層１１及び第１２半導体層１２が露出するまで平坦化が行われる。これにより、素子分離用酸化膜群５０（５１，５２，５３，・・・）も形成される。

ゲート酸化膜形成工程Ｓ５では、図３（ｂ）に示すように、ゲート酸化膜が形成される。具体的には、熱酸化が行われて、露出された第１１半導体層１１及び第１２半導体層１２の表面（１１ａ，１１ｂ）にゲート酸化膜（１１ｂ，１２ｂ）が形成される。

ゲート電極形成工程Ｓ６では、図３（ｃ）に示すように、ゲート電極（６１ｉ，６２ｉ）が形成される。具体的には、ポリシリコン層が全面に蒸着された後にレジストを用いてパターニングが行われ、ポリシリコン層及びゲート酸化膜がエッチングされる。これにより、ゲート電極（６１ｉ，６２ｉ）及びゲート酸化膜（１１ｃ，１２ｃ）が形成される。ここで、ゲート酸化膜（１１ｃ，１２ｃ）及びゲート電極（６１ｉ，６２ｉ）の膜厚の合計が約１５００Åになるように形成されている。なお、この後には、図示しないサイドウォール（酸化膜）がゲート電極（６１ｉ，６２ｉ）の側面に形成される。

第１イオン注入工程Ｓ７では、図３（ｄ）に示すように、拡散領域（１１ｄ，１１ｅ）に第１イオンが注入される。拡散領域（１１ｄ，１１ｅ）は、第１１半導体層１１においてチャネル領域１１ｆを挟む部分である。第１イオンは、ＡｓやＰなどのＮ型の不純物イオンであり、高濃度（例えば、１．０Ｅ２０個／立方センチメートル）で注入される。

拡散工程Ｓ８では、高温（例えば、１０００℃）で熱処理が行われて、拡散領域（１１ｄ，１１ｅ）に注入された第１イオンが活性化される。このとき、第１露出部分（Ａ１，Ａ２，Ａ３）に注入された第２イオンもさらに活性化される。

金属層形成工程Ｓ９では、図４（ａ）に示すように、ゲート電極（６１ｉ，６２ｉ）及び拡散領域（１１ｄ，１１ｅ）の上に（全面に）コバルト層７が形成される。

サリサイド工程Ｓ１０では、図４（ｂ）に示すように、低温（例えば、５００℃）で熱処理されて、ゲート電極（６１ｉ，６２ｉ）及び拡散領域（１１ｄ，１１ｅ）とコバルト層７とが反応して、ゲート電極（６１ｉ，６２ｉ）及び拡散領域（１１ｄ，１１ｅ）に接している部分のコバルト層７がシリサイド化される。これにより、コバルトシリサイド層（６１ａ，１１ｄ１，１１ｅ１）が形成される。なお、サイドウォール（酸化膜）や素子分離用酸化膜群５０（５１，５２，５３，・・・）は、コバルト層７とほとんど反応しない。そして、コバルト層７が選択的にエッチングされて、その後８００℃前後で熱処理が行われることによりサリサイド構造が形成される。このようにして、ゲート電極群（６１，６１ａ，６２，６２ａ）が得られる。ここで、ゲート酸化膜（１１ｃ，１２ｃ），ゲート電極（６１，６２）及びコバルトシリサイド層（６１ａ，６２ａ）の高さＨ１は約１５００Åになっている。

層間絶縁膜形成工程Ｓ１１では、図４（ｃ）に示すように、コバルトシリサイド層（６１ａ，１１ｄ１，１１ｅ１）の上に層間絶縁膜３が形成される。ここで、層間絶縁膜３の表面（３ａ，３ｂ）では、盛り上がった部分３ａと平坦な部分３ｂとの段差Ｈ２が、ゲート酸化膜（１１ｃ，１２ｃ），ゲート電極（６１，６２）及びコバルトシリサイド層（６１ａ，６２ａ）の高さＨ１と同等の約１５００Åになっている。

平坦化工程Ｓ１２では、図４（ｄ）に示すように、層間絶縁膜３の表面（３ａ，３ｂ）が平坦化される。具体的には、層間絶縁膜３の表面（３ａ，３ｂ）にＣＭＰプロセスが施されて、平坦な表面３ｃが得られる。

スルーホール形成工程Ｓ１３では、図５（ａ）に示すように、スルーホール（８１，８２，８５，８６，８７，８８）が形成される。具体的には、基板コンタクト（２１，２３）の上の層間絶縁膜３，第１素子分離用酸化膜５１及び第３素子分離用酸化膜５３が開口されて、スルーホール（８１，８２）が形成される。次に、拡散領域（１１ｄ，１１ｅ）の上の層間絶縁膜３が開口されて、スルーホール（８５，８６，８７，８８）が形成される。

スルーホール配線形成工程Ｓ１４では、図１に示すように、スルーホール配線（７１，７２，７５，７６，７７，７８）が形成される。具体的には、スルーホール（８１，８２，８５，８６，８７，８８）に金属が埋められて、スルーホール配線（７１，７２，７５，７６，７７，７８）が形成される。

第１配線層形成工程Ｓ１５では、図１に示すように、第１配線層９０が形成される。具体的には、スルーホール配線（７１，７２，７５，７６，７７，７８）及び層間絶縁膜３の上に（全面に）金属（例えば、アルミニウム）がスパッタ法により成膜された後に、レジストを用いてパターニングが行われる。これにより、第１１配線９１，第１２配線９２，第１５配線９５，第１６配線９６，第１７配線９７及び第１８配線９８が形成される。

（半導体装置の製造方法における特徴）
（１）
ここでは、第２イオン注入工程Ｓ３において、第１露出部分（Ａ１，Ａ２，Ａ３）に第２イオンが注入される。これにより、新たにエッチングする工程を追加せずに第２イオンが注入されるようになっている。

また、埋め込み工程Ｓ４において、第２イオン注入工程Ｓ３の後に、第１トレンチ（５１ａ，５２ａ，５３ａ）に絶縁膜が埋め込まれる。これにより、平坦化可能な段差より段差（図４（ｂ）参照，Ｈ１≒１５００Å）が小さな状態で層間絶縁膜３が形成されるようになっている。

このように、工程が増えることが抑制され、層間絶縁膜３の形成後の段差（図４（ｃ）参照，Ｈ２≒１５００Å）が平坦化可能な段差以下に抑えられている。このため、工程の複雑化は低減され、層間絶縁膜は容易に平坦化される（図４（ｄ）参照）。

（２）
ここでは、拡散工程Ｓ８において、熱処理されて、拡散領域（１１ｄ，１１ｅ）に注入された第１イオンが活性化される。また、拡散工程Ｓ８において、第１露出部分（Ａ１，Ａ２，Ａ３）に注入された第２イオンがさらに活性化される。これにより、第１半導体層１０に注入された第１イオンと、第２半導体層２０に注入された第２イオンとは同時に活性化される。このため、工程をさらに簡略化することができるようになっている。

（３）
ここでは、金属層形成工程Ｓ９において、拡散工程Ｓ８の後に、ゲート電極（６１，６２）及び拡散領域（１１ｄ，１１ｅ）の上にコバルト層７が形成される。また、サリサイド工程Ｓ１０において、熱処理されて、ゲート電極（６１，６２）及び拡散領域（１１ｄ，１１ｅ）に接している部分のコバルト層７がシリサイド化される。すなわち、高温（例えば、１０００℃）で熱処理が行われる拡散工程Ｓ８の後にコバルトシリサイド層（６１ａ，１１ｄ１，１１ｅ１）が形成されているので、コバルトシリサイド層（６１ａ，１１ｄ１，１１ｅ１）が高温で熱処理されてトランジスタの特性が劣化することは抑制されている。

（４）
ここでは、層間絶縁膜形成工程Ｓ１１において、ゲート電極（６１，６２）及び拡散領域（１１ｄ，１１ｅ）の上に層間絶縁膜３が形成される。これにより、段差が少ない（図４（ｂ）参照，Ｈ１≒１５００Å）状態で層間絶縁膜３を形成することが容易になっている。

（第１実施形態の変形例）
ゲート電極（６１，６２）は、ポリシリコン層を有する代わりに、ポリシリコン層及びタングステンシリサイド層などを有していても良い。ここで、タングステンシリサイド層などは、ポリシリコン層の上に積層される。

＜第２実施形態＞
本発明の第２実施形態に係る半導体装置の断面図を図６に示す。なお、図６では、トランジスタが２つ示されているが、ＳＯＩ基板１０５に同様の構成が繰り返し形成されているものとする。

（半導体装置の概略構成）
半導体装置１００は、第２半導体層２０の代わりに第２半導体層１２０を備える。

ＳＯＩ基板１０５の第２半導体層１２０には、第１ゲート電極（６１，６１ａ）の下方にＮウェル１２４が形成されている。Ｎウェル１２４には、スルーホール配線７１が接続される部分に基板コンタクト層１２１が形成されている。基板コンタクト層１２１は、ＡｓやＰなどのＮ型の不純物が高濃度（例えば、１．０Ｅ２０個／立方センチメートル）でドープされた領域となっている。一方、第２半導体層１２０においてＮウェル１２４以外の領域には、スルーホール配線７２が接続される部分に基板コンタクト層１２３が形成されている。基板コンタクト層１２３は、ＢなどのＰ型の不純物が高濃度（例えば、１．０Ｅ２０個／立方センチメートル）でドープされた領域となっている。

他の点は第１実施形態に係る半導体装置１と同様である。

（半導体装置の製造方法）
半導体装置の製造方法を、図７に示す工程断面図を用いて説明する。

準備工程Ｓ１は、第１実施形態と同様である。

第３イオン注入工程Ｓ１１６では、図７（ａ）に示すように、Ｎウェル１２４が形成される。具体的には、ＳＯＩ基板１０５の第１半導体層１０ａの上にレジストＲ１０１のパターンが形成されて、レジストＲ１０１をマスクとして第３イオンが注入される。第３イオンは、ＡｓやＰなどのＮ型の不純物イオンであり、低濃度で注入される。

トレンチエッチング工程Ｓ１０２では、図７（ｂ）に示すように、第１トレンチ（５１ａ，５２ａ，５３ａ）が形成される。具体的には、全面にＳｉＮ層（４１，４２）が形成された後、ＳｉＮ層（４１，４２）とともに第１半導体層１０ａとＢＯＸ層３０ａとがエッチングされて、第１トレンチ（５１ａ，５２ａ，５３ａ）が形成される。ここで、第１トレンチ（５１ａ，５２ａ，５３ａ）は、素子分離のためのトレンチである。また、第１露出部分（Ａ１０１，Ａ１０２，Ａ１０３）も形成される。ここで、第１露出部分（Ａ１０１，Ａ１０２，Ａ１０３）は、第２半導体層１２０において第１トレンチ（５１ａ，５２ａ，５３ａ）により露出されている部分である。

第４イオン注入工程Ｓ１１７では、図７（ｃ）に示すように、基板コンタクト層１２１が形成される。具体的には、ＳｉＮ層（４１，４２）及び第２半導体層１２０の上に、第１露出部分（Ａ１０１，Ａ１０２，Ａ１０３）の（Ｎウェル１２４の形成されている）一部の領域Ａ１１１が開口されるようなレジストＲ１０２のパターンが形成されて、レジストＲ１０２をマスクとして第４イオンが注入される。第４イオンは、ＡｓやＰなどのＮ型の不純物イオンであり、高濃度（例えば、１．０Ｅ２０個／立方センチメートル）で注入される。

第２イオン注入工程Ｓ１０３では、図７（ｄ）に示すように、基板コンタクト層１２３が形成される。具体的には、ＳｉＮ層（４１，４２）及び第２半導体層１２０の上に、第１露出部分（Ａ１０１，Ａ１０２，Ａ１０３）の（Ｎウェル１２４の形成されていない）一部の領域Ａ１１３が開口されるようなレジストＲ１０３のパターンが形成されて、レジストＲ１０３をマスクとして第２イオンが注入される。第２イオンは、ＢなどのＰ型の不純物イオンであり、高濃度（例えば、１．０Ｅ２０個／立方センチメートル）で注入される。

埋め込み工程Ｓ４〜第１配線層形成工程Ｓ１５は、第１実施形態と同様である。

（半導体装置の製造方法における特徴）
工程が増えることが抑制され、層間絶縁膜３の形成後の段差（図４（ｃ）参照，Ｈ２≒１５００Å）が平坦化可能な段差以下に抑えられている点は、第１実施形態と同様である。したがって、このような半導体装置１００の製造方法によっても、工程の複雑化は低減され、層間絶縁膜は容易に平坦化される（図４（ｄ）参照）。

また、第３イオン注入工程Ｓ１１６において、準備工程Ｓ１の後であってトレンチエッチング工程Ｓ１０２の前に、第２半導体層１２０の一部に第３イオンが注入される。これにより、第２半導体層１２０にＮウェル１２４が形成され、Ｎウェル１２４が形成された部分とＮウェル１２４が形成されていない部分とで第２半導体層１２０の電位を変えることができるようになっている。このため、Ｎウェル１２４が形成された部分とＮウェル１２４が形成されていない部分とでトランジスタの閾値電圧を変えることができるようになっている。

本発明に係る半導体装置の製造方法は、工程を簡略化することができ、層間絶縁膜を容易に平坦化できるという効果を有し、半導体装置の製造方法等として有用である。

本発明の第１実施形態に係る半導体装置の断面図。 半導体装置の製造方法を示す工程断面図。 半導体装置の製造方法を示す工程断面図。 半導体装置の製造方法を示す工程断面図。 半導体装置の製造方法を示す工程断面図。 本発明の第２実施形態に係る半導体装置の断面図。 半導体装置の製造方法を示す工程断面図。

符号の説明

１，１００ 半導体装置
３ 層間絶縁膜
５，１０５ ＳＯＩ基板
１０ 第１半導体層
１１ｃ等 ゲート酸化膜
２０，１２０ 第２半導体層
３０ ＢＯＸ層
５０ 素子分離用酸化膜群
６０ ゲート電極群
７０ スルーホール配線群
９０ 第１配線層

Claims (5)

1. 表面側の半導体層である第１半導体層と裏面側の半導体層である第２半導体層と前記第１半導体層及び前記第２半導体層に挟まれた基板絶縁膜とを有するＳＯＩ基板が準備される準備工程と、
   少なくとも前記第１半導体層と前記基板絶縁膜とがエッチングされて、素子分離のためのトレンチである第１トレンチが形成されるトレンチエッチング工程と、
   前記第２半導体層において前記第１トレンチにより露出されている部分である第１露出部分の少なくとも一部に第２イオンが注入される第２イオン注入工程と、
   前記第２イオン注入工程の後に、前記第１トレンチに絶縁膜が埋め込まれる埋め込み工程と、
   を備えた、
   半導体装置の製造方法。
2. 前記埋め込み工程の後に、ゲート酸化膜が形成されるゲート酸化膜形成工程と、
   前記ゲート酸化膜の上にゲート電極が形成されるゲート電極形成工程と、
   前記第１半導体層において前記ゲート酸化膜の下部を挟む部分である拡散領域に、第１イオンが注入される第１イオン注入工程と、
   熱処理されて、前記拡散領域に注入された前記第１イオンが活性化される拡散工程と、
   をさらに備え、
   前記拡散工程では、前記第１露出部分の少なくとも一部に注入された前記第２イオンがさらに活性化される、
   請求項１に記載の半導体装置の製造方法。
3. 前記拡散工程の後に、前記ゲート電極及び前記拡散領域の上に金属層が形成される金属層形成工程と、
   熱処理されて、前記ゲート電極及び前記拡散領域に接している部分の前記金属層がシリサイド化されるサリサイド工程と、
   をさらに備えた、
   請求項２に記載の半導体装置の製造方法。
4. シリサイド化された前記金属層の上に層間絶縁膜が形成される層間絶縁膜形成工程をさらに備えた、
   請求項３に記載の半導体装置の製造方法。
5. 前記準備工程の後であって前記トレンチエッチング工程の前に、前記第２半導体層の一部に第３イオンが注入される第３イオン注入工程をさらに備えた、
   請求項１から４のいずれか１項に記載の半導体装置の製造方法。

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