JP2009152458A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】工程数の増加や前後のプロセスへの影響を抑えて、n型MOS−FET、p型MOS−FETのそれぞれに適する応力を付与することが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板wと、半導体基板wに形成されたソース領域12aおよびドレイン領域13aと、半導体基板w上のソース領域12a、ドレイン領域13a間に形成されたゲート電極16と、半導体基板wおよびゲート電極16上に形成された層間膜18と、層間膜18に埋め込み形成され、引張または圧縮応力を有する金属または金属化合物を含む膜22a、22bを有し、半導体基板wおよびゲート電極16と離間するように形成されたダミーフローティングパターン22を備える。
【選択図】図1
【解決手段】半導体基板wと、半導体基板wに形成されたソース領域12aおよびドレイン領域13aと、半導体基板w上のソース領域12a、ドレイン領域13a間に形成されたゲート電極16と、半導体基板wおよびゲート電極16上に形成された層間膜18と、層間膜18に埋め込み形成され、引張または圧縮応力を有する金属または金属化合物を含む膜22a、22bを有し、半導体基板wおよびゲート電極16と離間するように形成されたダミーフローティングパターン22を備える。
【選択図】図1
Description
本発明は、例えばCMOS−FET(Complementary Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置とその製造方法に関する。
近年、電子機器などの小型化、高機能化に伴い、例えば、SRAM(Static Random Access Memory)セルを構成するCMOS−FETなどにおいて、駆動力を向上させるために、キャリア移動度を上げることが検討されている。
キャリア移動度は、用いられる基板面方位や軸方向、格子歪みなどによる応力に依存することが知られているが、その向上・劣化の方向は、電子をキャリアとするn型MOS−FETと、ホールをキャリアとするp型MOS−FETでは異なる。例えば、Si基板(100)面の〈110〉軸方向をチャネル長方向とする場合、その方向(X方向)と基板面に垂直方向(Z方向)に、N型MOS−FETでは引張応力を、P型MOS−FETでは圧縮応力を付与し、チャネル幅方向(Y方向)には、それぞれ引張応力を付与することで、キャリア移動度向上させることができる。
それぞれの応力付与の手法としては、STI(Shallow Trench Isolation)などの素子分離に、引張応力を持つSiN膜などを形成することにより、引張応力を付与する手法、Siより格子定数の大きいSiGe層をエピタキシャル成長させることにより、圧縮応力を付与する手法、電極上に引張応力あるいは圧縮応力を持つ絶縁膜を形成するなどの手法が挙げられる。そして、それぞれの素子を作り分けすることにより、それぞれの素子に適する応力を付与することが行われている(例えば特許文献1、2など参照)。
しかしながら、作り分けプロセスを要するため、工程数が増加したり、プロセスマージンが低下し前後のプロセスに影響するなどの問題がある。
特開平11−340337号公報([請求項1]、[0009]など)
特開2006−165335号公報([0021]など)
本発明は、工程数の増加や前後のプロセスへの影響を抑えて、n型MOS−FET、p型MOS−FETのそれぞれに適する応力を付与することが可能な半導体装置とその製造方法を提供することを目的とするものである。
本発明の一態様によれば、半導体基板と、前記半導体基板に形成されたソース領域およびドレイン領域と、前記半導体基板上の前記ソース領域、前記ドレイン領域間に形成されたゲート電極と、前記半導体基板および前記ゲート電極上に形成された層間膜と、前記層間膜に埋め込み形成され、引張または圧縮応力を有する金属または金属化合物を含む膜を有し、前記半導体基板および前記ゲート電極と離間するように形成されたダミーフローティングパターンを備えることを特徴とする半導体装置が提供される。
また、本発明の一態様によれば、半導体基板上にゲート電極を形成し、前記半導体基板に、アクティブエリアを形成し、前記アクティブエリア上および前記ゲート電極上に層間膜を形成し、前記層間膜に、前記半導体基板または前記ゲート電極に到達する第1のトレンチと、前記半導体基板および前記ゲート電極と離間する第2のトレンチを形成し、前記第1のトレンチに金属または金属化合物を含む第1の膜を埋め込み、ビアコンタクトを形成し、前記第2のトレンチに金属または金属化合物を含み、前記第1の膜と同じ、または異なる第2の膜を埋め込み、ダミーフローティングパターンを形成することを特徴とする半導体装置の製造方法が提供される。
本発明の一実施態様によれば、半導体装置の製造工程数の増加や前後のプロセスへの影響を抑えて、n型MOS−FET、p型MOS−FETのそれぞれに適する応力を付与することが可能となる。
以下本発明の実施形態について、図面を参照して説明する。
図1に本実施形態の半導体装置におけるMOSFETセルの断面図を示す。図に示すように、例えば半導体基板として、バルクSi基板、SiGe基板、SOI(Silicon On Insulator)基板などの基板wを用い、基板wは、例えばLP(Low Pressure)−SiN膜11a/TEOS(Tetraethoxysilane)膜11b/TEOS膜11cから構成されるSTI11により素子分離されるとともに、SiN膜11aにより引張応力が付与されている。素子分離された領域には、それぞれ離間したソース領域12a、ドレイン領域13aおよびLDD(Lightly Doped Drain)12b、13bを有するアクティブエリアが形成されている。ソース領域12a、ドレイン領域13aの表面には、それぞれNiなどのシリサイド層14、15が形成されている。ソース領域12a、ドレイン領域13aに挟まれた領域上には、ゲート絶縁膜16aを介して形成された多結晶シリコン層16bおよびシリサイド層16cからなるゲート電極16が形成されている。ゲート電極16には、TEOSなどの絶縁膜17a/LP−SiN膜17bからなるゲート側壁が形成されている。
これらの上層には、例えばSiN膜18a/P−SiN膜18b/TEOS膜18cからなる層間膜18が形成されており、SiN膜18aにより、引張応力が付与されている。そして、層間膜18を貫通するように、ゲート電極16に到達するビアコンタクト19、シリサイド層14、15に到達するビアコンタクト20、21が形成されている。さらに、ビアコンタクト19とビアコンタクト20、21の間に、それぞれアクティブエリアと離間したダミーフローティングパターン22が形成されている。これらビアコンタクト19、20、21およびダミーフローティングパターン22は、それぞれチタンなどのバリアメタル膜/タングステンなどのメタル膜より構成されており、ダミーフローティングパターン22により、引張応力が付与されている。
さらに、ビアコンタクト19、20、21の上層には、層間膜23により分離された、Tiなどのバリアメタル膜24a/Cu24b膜からなる配線24が形成されている。
このような半導体装置は、以下のようにして形成される。
先ず、図2に示すように、基板w上に、LPCVD(Low Pressure Chemical Vapor Deposition)法により、SiN膜を例えば150nm形成する。SiN膜上にレジスト膜を塗布し、リソグラフィ法によりレジストパターンを形成する。そして、レジストパターンをマスクとして、RIE(Reactive Ion Etching)法によりSiN膜をエッチングする。さらに基板wを例えば300nmエッチングし、レジストパターンを剥離して、STIトレンチを形成する。
次いで、LPCVD法により、SiN膜11aとなるSiN膜を例えば20nm形成し、さらに絶縁膜11bとなるTEOS膜などの絶縁膜を全面に堆積させ、STIトレンチを埋め込む。これを所定の深さまでエッチバックして、SiN膜11aの一部を露出させ、露出した部分をエッチングにより除去する。そして、絶縁膜11cとなるTEOS膜などの絶縁膜を全面に堆積させた後、CMP(Chemical Mechanical Polishing)法により、SiN膜をストッパーとして、平坦化を行う。
さらに、絶縁膜11cを例えば100nm程度エッチングし、その上面を基板wの表面から所定の高さとする。そして、基板w表面のSiN膜をエッチングにより全剥離することにより、STI11を形成する。
次いで、図3に示すように、P型あるいはN型素子領域を形成するために、基板中に不純物注入を行い、例えば1000℃以上で熱処理を施すことにより、基板wの表面側にP型あるいはN型のウェル、チャネル領域を形成する。そして、基板w上にゲート絶縁膜16aとなる絶縁膜を例えば1nm形成し、さらにLPCVD法によりゲート電極16を構成する多結晶シリコン層16bとなる多結晶シリコンを例えば150nm形成する。
そして、多結晶シリコン上にレジスト膜を塗布し、リソグラフィ法によりレジストパターンを形成する。そして、レジストパターンをマスクとして、RIE法により多結晶シリコンをエッチングし、レジストパターンを剥離して、ゲート電極16を構成する多結晶シリコン層16bを形成する。さらに、露出した絶縁膜を、ウェットエッチングにより全剥離してゲート電極16を形成する。
次いで、図4に示すように、P型あるいはN型のウェル、チャネル領域中に、不純物注入を行い、例えば800℃程度の熱処理を施すことにより、LDD12b、13bとなる浅い不純物拡散領域を形成する。そして、全面にLPCVD法により絶縁膜を例えば20nm形成した後、全面にLPCVD法によりSiN膜を形成し、RIE法によりエッチバックすることにより、ゲート電極16に絶縁膜17a/SiN膜17bからなるゲート側壁を形成する。
そして、ゲート電極16およびウェル、チャネル領域、拡散領域中に不純物注入を行い、例えば1000℃以上の熱処理を施すことにより、ソース領域12a、ドレイン領域13aと、LDD12b、13bが形成される。さらに、サリサイド法により、ソース領域12a、ドレイン領域13aおよび多結晶シリコン層16b表面に、それぞれシリサイド層14、15、16cを選択的に形成する。
次いで、図5に示すように、全面にLPCVD法により、SiN膜18aを例えば30nm形成し、SiN膜18a上に、LPCVD法により、P−SiN膜などの絶縁膜を例えば400nm形成し、CMP法により平坦化して、絶縁膜18bを形成する。さらにプラズマCVD法により、絶縁膜18b上にTEOS膜などの絶縁膜18cを例えば200nm形成する。
そして、絶縁膜18c上にレジスト膜を塗布し、リソグラフィ法によりレジストパターンを形成する。このとき、レジストパターンには、それぞれビアコンタクト19、20、21のパターンと、ビアコンタクト19とビアコンタクト20、21間にそれぞれ配置されたダミーフローティングパターン22のパターンが形成されており、ダミーフローティングパターン22のパターンは、加工限界以下の寸法とする。このようなレジストパターンをマスクとして、RIE法により絶縁膜18c、絶縁膜18b、SiN膜18aをエッチングし、レジストパターンを剥離して、図6に上面図を示すように、コンタクトホール19’、20’、21’およびダミーフローティングホール22’を形成する。このとき、ダミーフローティングホール22’は、加工限界以下の寸法で形成されているため、アクティブエリアに到達することなく絶縁膜18bの途中でエッチストップする。
次いで、図7に示すように、バリアメタル膜19a、20a、21a、22aとなるチタンなどのバリアメタル膜を、スパッタ法により形成し、バリアメタル膜上に、メタル膜19b、20b、21b、22bとなるタングステンなどのメタル膜を、熱CVD法により形成して、コンタクトホール19’、20’、21’およびダミーフローティングホール22’を埋め込む。そして、CMP法により、絶縁膜18c上のメタル膜、バリアメタル膜を除去することにより、ビアコンタクトホール19’、20’、21’およびダミーフローティングホール22’内に、それぞれシリサイド層14、15、16cに到達するビアコンタクト19、20、21と、アクティブエリアと離間したダミーフローティングパターン22を形成する。このとき、ダミーフローティングパターン22内のバリアメタル膜22a、メタル膜22bは、引張応力を有している。
さらに、絶縁膜18cおよびビアコンタクト19、20、21、ダミーフローティングパターン22上に、プラズマCVD法により、層間膜23となる絶縁膜を例えば200nm形成する。絶縁膜上にレジスト膜を塗布し、リソグラフィ法によりレジストパターンを形成する。そして、レジストパターンをマスクとして、RIE法により絶縁膜をエッチングし、レジストパターンを剥離して、層間膜23およびトレンチが形成される。
次いで、スパッタ法により、バリアメタル膜24aとなるチタンなどのバリアメタル膜を形成し、バリアメタル膜上に、メッキ法により、Cu膜24bを形成して、トレンチを埋め込む。そして、CMP法により、絶縁膜18c上のCu膜、バリアメタル膜を除去することにより、トレンチ内にバリアメタル膜24a/Cu膜24bからなる配線24を形成することにより、図1に示すような半導体装置が形成される。そして。配線上に形成されるメタルパッドに電圧を印加することにより、動作させることができる。
このようにして、ゲート電極近傍に引張応力を有するダミーフローティングパターンを形成することにより、ゲート電極近傍に引張応力を付与することが可能となる。そして、キャリア移動度の向上を図ることができ、CMOS−FETなどの半導体装置における駆動力の向上を図ることが可能となる。
本実施形態において、ダミーフローティングパターン22をビアコンタクト19とビアコンタクト20、21間に配置したが、ゲート電極近傍に効果的に応力を印加できるように配置されていればよい。例えば、図8に示すように、ビアコンタクト19およびビアコンタクト20、21を挟むように、ダミーフローティングパターン32を配置してもよい。また、図9に示すように、ビアコンタクト19およびビアコンタクト20、21を挟み、ゲート電極16を囲むように、ダミーフローティングパターン42を配置してもよい。また、図10に示すように、基板wの裏面(非素子形成面)側にダミーフローティングパターン52を形成してもよく、さらにこれらを組合せてもよい。
また、本実施形態において、引張応力を付与するダミーフローティングパターン内の膜として、チタン膜/タングステン膜を用いたが、このような膜に限定されるものではない。例えば、チタン膜、タングステン膜の他、チタン酸化膜、チタン窒化膜、タンタル膜、タンタル酸化膜、タンタル窒化膜、Al膜、Cu膜を単層で、あるいは積層して用いることができる。
また、本実施形態において、ダミーフローティングパターンにより引張応力を付与したが、ダミーフローティングパターンにより圧縮応力を付与してもよい。ダミーフローティングパターンにより、その膜の材料、膜厚、層構成、形成プロセスなどに依存して、引張/圧縮のいずれかの応力が付与される。従って、ダミーフローティングパターン内の膜を、例えばCu膜としたり、上述したチタン膜、タングステン膜、チタン酸化膜、チタン窒化膜、タンタル膜、タンタル酸化膜、タンタル窒化膜、Al膜などの膜厚、層構成、形成プロセスなどを適宜変動させることにより、ゲート電極近傍に圧縮応力を付与したり、応力を緩和することも可能である。
そして、基板の面方向にも依存するが、このようにして、例えば、C−MOSFETにおいて、n型能動素子が形成される領域に引張応力を、p型能動素子領域に圧縮応力をそれぞれ付与することにより、それぞれの領域においてキャリア移動度の向上を図ることが可能となる。
また、本実施形態においては、ダミーフローティングパターン内の膜をビアコンタクトと同じ構成として、ダミーフローティングパターンをビアコンタクトと同時に形成したが、必ずしも同時に形成する必要はない。しかしながら、同時形成により、工程数を増加させることなく、ゲート電極近傍に応力を付与することが可能となる。このとき、ダミーフローティングパターンを加工限界以下の寸法にすることにより、ダミーフローティングホールの深さを制御したが、グレイトーン、ハーフトーンなどの多階調マスクを用いることにより、ビアコンタクトホールと異なる深さに制御することも可能であり、その他、エッチング深さを変動させる種々の手法を用いることができる。
また、ダミーフローティングパターンは、効率的にゲート電極近傍に応力を付与するためには、できるだけゲート電極近傍まで形成されることが好ましい。しかしながら、ゲート電極、あるいはアクティブエリアに到達すると、応力が開放されてしまうため、これらに到達しない深さであることが必要である。プロセスにおけるばらつきを考慮すると、ダミーフローティングパターンの底部が、例えばゲート電極の高さの1.5倍の位置となるように配置すればよい。
また、本実施形態においては、ダミーフローティングパターン上に層間膜が形成され、上層配線(多層配線)と非導通であるが、上層配線(多層配線)と接続されていてもよい。導通であっても、非導通であっても、ゲート電極近傍への応力の付与には影響はなく、また電気的な不具合も認められないためである。従って、上層配線の配置は、ダミーフローティングパターンの配置に影響されることなく、適宜決定することが可能である。
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
w…基板、11…STI、12a…ソース領域、12b、13b…LDD、13a…ドレイン領域、14、15、16c…シリサイド層、16…ゲート電極、16a…ゲート絶縁膜、16b…多結晶シリコン層、17a…絶縁膜、17b…SiN膜、18、23…層間膜、19、20、21…ビアコンタクト、19’、20’、21’…コンタクトホール、22、32、42、52…ダミーフローティングパターン、22’…ダミーフローティングホール、24…配線。
Claims (5)
- 半導体基板と、
前記半導体基板に形成されたソース領域およびドレイン領域と、
前記半導体基板上の前記ソース領域、前記ドレイン領域間に形成されたゲート電極と、
前記半導体基板および前記ゲート電極上に形成された層間膜と、
前記層間膜に埋め込み形成され、引張または圧縮応力を有する金属または金属化合物を含む膜を有し、前記半導体基板および前記ゲート電極と離間するように形成されたダミーフローティングパターンを備えることを特徴とする半導体装置。 - 前記半導体基板は、n型能動素子が形成される第1の領域と、p型能動素子が形成される第2の領域を有し、
前記ダミーフローティングパターンは、
前記第1の領域に形成され、引張応力を有する第1のダミーフローティングパターンと、
前記第2の領域に形成され、前記第1のダミーフローティングパターンと異なる膜からなり、圧縮応力または引張応力を有する第2のダミーフローティングパターンを有することを特徴とする請求項1に記載の半導体装置。 - 前記膜は、積層膜であることを特徴とする請求項1または請求項2に記載の半導体装置。
- 半導体基板の非素子形成面側に、引張または圧縮応力を有する金属または金属化合物を含む膜を有するダミーフローティングパターンを備えることを特徴とする半導体装置。
- 半導体基板上にゲート電極を形成し、
前記半導体基板に、アクティブエリアを形成し、
前記アクティブエリア上および前記ゲート電極上に層間膜を形成し、
前記層間膜に、前記半導体基板または前記ゲート電極に到達する第1のトレンチと、前記半導体基板および前記ゲート電極と離間する第2のトレンチを形成し、
前記第1のトレンチに金属または金属化合物を含む第1の膜を埋め込み、ビアコンタクトを形成し、
前記第2のトレンチに金属または金属化合物を含み、前記第1の膜と同じ、または異なる第2の膜を埋め込み、ダミーフローティングパターンを形成することを特徴とする半導体装置の製造方法。
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