JP2008192686A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】コンタクトライナー膜の下地依存性を解消できる構造を備えた半導体装置を提供する。
【解決手段】半導体装置は、活性領域１００上において、ゲート絶縁膜１０２と、ゲート電極１０３と、サイドウォール１０５と、ソースドレイン領域１０６と、シリサイド領域１０７とを備える。さらに、活性領域１００上に、ゲート電極１０３、サイドウォール１０５、及びシリサイド領域１０７を覆うように、ＡＬＤ法によって形成された下地絶縁膜１０８と、下地絶縁膜１０８の上に、プラズマＣＶＤ法によって形成され、チャネル領域におけるゲート長方向に引張応力を印加する応力絶縁膜からなるコンタクトライナー膜１０９とを備える。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、ウェハ面内において均一な膜厚を持つコンタクトライナー膜を有する電界効果型トランジスタ及びその製造方法に関するものである。
半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上に１億個以上の電界効果型（ＭＩＳ：Metal Insulating Semiconductor）トランジスタを搭載することも可能となっている。このようなチップを実現するためには、数十ナノメートルオーダーの加工精度が要求されるリソグラフィ、エッチング等の超微細加工技術の進展だけでなく、微細なトランジスタを形成した場合においても電流の絶対量を確保するために、トランジスタの高駆動力化も強く求められている。
トランジスタの駆動力を向上させる手法の一つとして、チャネル領域への応力印加が近年注目を集めている。これは、基板であるシリコンに応力を加えることで、そのバンド構造を変化させ、キャリア移動度を向上させる手法である。従来からの研究により、ｎチャネルＭＩＳトランジスタ（ＮＭＩＳ）の移動度を向上させるには、チャネル領域におけるゲート長方向に引張応力を加えることが有効であることが分かっている。一方、ｐチャネルＭＩＳトランジスタ（ＰＭＩＳ）に対しては、チャネル領域におけるゲート長方向に圧縮応力を加えることが有効である。
チャネル領域に応力を印加する手法として、コンタクトライナー膜を用いた方法が提案されている（例えば、特許文献１参照）。
図５は、ゲート長方向（チャネル方向）に応力を印加するコンタクトライナー膜を備えた従来のＮＭＩＳトランジスタの断面構造を示している。
図５に示すように、半導体基板５０１上には、ゲート絶縁膜５０２を介して、上層にシリサイド領域５０７を有するゲート電極５０３が形成されている。半導体基板５０１におけるゲート電極５０３の両側方の領域には、接合深さが浅いｎ型ソースドレイン領域５０４が形成されている。シリサイド領域５０７、ゲート電極５０３及びゲート絶縁膜５０２の側面には、サイドウォール５０５が形成されている。半導体基板５０１におけるサイドウォール５０５の外側方の領域には、上層にシリサイド領域５０７を有する接合深さが深いｎ型ソースドレイン領域５０６が形成されている。半導体基板５０１の全面上には、ゲート電極５０３及びサイドウォール５０５を覆うように、ゲート長方向に引張応力を有するシリコン窒化膜からなるコンタクトライナー膜５０８が形成されている。コンタクトライナー膜５０８上には、層間絶縁膜５０９が形成されている。層間絶縁膜５０９には、該層間絶縁膜５０９を貫通し、下端がシリサイド領域５０７の上面に到達するコンタクトプラグ５１０が形成されている。
以上の構造を有する従来の半導体装置によると、引張応力を有するシリコン窒化膜からなるコンタクトライナー膜５０８を備えることにより、ＮＭＩＳトランジスタの駆動力が７％向上することが特許文献１に開示されている。
また、以下の非特許文献１によると、ＮＭＩＳトランジスタの駆動力はコンタクトライナー膜の膜厚に依存することが分かっており、当該非特許文献１に開示されたコンタクトライナー膜厚とオン電流変化との関係から明らかなように、窒化膜からなるコンタクトライナー膜の膜厚を８０ｎｍに厚膜化することにより、ＮＭＩＳトランジスタの駆動力が１２％向上することが分かる。
以上から、ＮＭＩＳトランジスタの駆動力を向上させるためには、引張応力を有するシリコン窒化膜を用いてコンタクトライナー膜を形成し、その膜厚を可能な限り厚くすることが有効であることが分かる。また、ＰＭＩＳトランジスタの駆動力を向上させるためには、大きな圧縮応力を持つコンタクトライナー膜を用いるとよい。
特開２００３−６００７６号公報 Mistry et al., Symp. on VLSI Tech., Digest of Tech. Papers pp.50-51 (2004)
ところで、大きな引張応力又は圧縮応力を有するシリコン窒化膜からなるコンタクトライナー膜は、通常、プラズマＣＶＤ法を用いて形成されている。
しかしながら、このプラズマＣＶＤ法を用いて、半導体基板の上に、ゲート電極及びサイドウォールを覆うように、コンタクトライナー膜を構成するシリコン窒化膜を形成すると、該シリコン窒化膜の膜厚が、ウェハ面内において変動するということが判明した。
具体的には、本件発明者が実験したところによると、プラズマＣＶＤ法を用いて、シリコン窒化膜を２５ｎｍ形成した場合、ソースドレイン拡散領域の上層のシリサイド領域上ではシリコン窒化膜の膜厚が２０ｎｍしか形成されていなかった。
このように、プラズマＣＶＤ法を用いて形成されるシリコン窒化膜は、下地依存性を有し、拡散領域におけるシリサイド領域上でその膜厚が薄くなるため、シリコン窒化膜が有する引張応力又は圧縮応力が全体として低減することになる。このため、コンタクトライナー膜としてのシリコン窒化膜の膜厚を厚膜化することによるＭＩＳトランジスタの駆動力の向上が抑制されるという問題があった。
前記に鑑み、本発明の目的は、コンタクトライナー膜の下地依存性を解消できる構造を備えた半導体装置及びその製造方法を提供することである。
前記の目的を達成するために、本件発明者が鋭意検討を重ねた結果、ＡＬＤ（Atomic Layer Deposition）法を用いて形成した下地絶縁膜を、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて引張応力又は圧縮応力を有する応力絶縁膜からなるコンタクトライナー膜の下側に設けた構造を採用することにより、コンタクトライナー膜の下地依存性を解消し、シリサイド領域上のコンタクトライナー膜の薄膜化を防止できることを見出した。そしてさらに、下地絶縁膜を構成する材料としては、シリコン酸化膜などの他の絶縁膜であれば、コンタクトライナー膜の下地依存性を解消することができるが、インテグレーションを考慮すると、シリコン窒化膜からなる下地絶縁膜を用いることが好ましいことを見出した。
すなわち、インテグレーション上、下地依存性を解消する下地膜自身が下地依存性を持たないという点、コンタクトライナー膜を厚膜化するために下地膜は薄膜形成が可能であるという点、及び、シリサイド領域を変質させないために低温形成が可能であるという点が重要となるが、ＡＬＤ法を用いて形成されたシリコン窒化膜は上記のいずれの点をも満足するものである。ＡＬＤ法を用いてシリコン窒化膜を形成する場合、１層ずつ堆積して形成するため、膜自身は下地依存性を持たず、且つ、均一的に非常に薄く形成することができると共に、４００℃以下の低温での形成が可能であるため、シリサイド領域を変質させることがないからである。また、インテグレーション上、コンタクトエッチングを複雑化させないために、下地膜とコンタクトライナー膜とが同じ材料からなることが好ましいが、上記の理由から、ＡＬＤ法を用いて形成される下地絶縁膜とプラズマＣＶＤ法を用いて形成されるコンタクトライナー膜とがシリコン窒化膜からなることがより好ましい。
本発明は、以上の知見に鑑みてなされたものであり、具体的には、本発明の一形態に係る半導体装置は、半導体基板における第１の活性領域上に形成された第１のＭＩＳトランジスタを有する半導体装置であって、第１のＭＩＳトランジスタは、第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面に形成された第１の側壁絶縁膜と、第１の活性領域における第１の側壁絶縁膜の外側方に形成された第１のソースドレイン領域と、第１のソースドレイン領域における上層に形成されたシリサイド領域と、第１の活性領域上に、第１のゲート電極、第１の側壁絶縁膜、及びシリサイド領域を覆うように、ＡＬＤ法によって形成された第１の下地絶縁膜と、第１の下地絶縁膜の上に、プラズマＣＶＤ法によって形成され、チャネル領域におけるゲート長方向に引張応力又は圧縮応力を印加する応力絶縁膜からなる第１のコンタクトライナー膜とを備える。
本発明の一形態の半導体装置において、第１の下地絶縁膜は、シリコン窒化膜からなり、第１のコンタクトライナー膜は、シリコン窒化膜からなることが好ましい。
本発明の一形態の半導体装置において、第１の下地絶縁膜を構成するシリコン窒化膜は、シリコンに対する窒素の割合が１．２以上であることが好ましい。
本発明の一形態の半導体装置において、第１の下地絶縁膜を構成するシリコン窒化膜は、０．３ｎｍ以上であって且つ１０ｎｍ以下の膜厚を有することが好ましい。
本発明の一形態の半導体装置において、第１のコンタクトライナー膜を構成するシリコン窒化膜は、１５ｎｍ以上であって且つ５０ｎｍ以下の膜厚を有することが好ましい。
本発明の一形態の半導体装置において、第１のＭＩＳトランジスタは、Ｎ型のＭＩＳトランジスタであり、第１のコンタクトライナー膜は、チャネル領域におけるゲート長方向に引張応力を印加する応力絶縁膜からなることが好ましい。
本発明の一形態の半導体装置において、第１のＭＩＳトランジスタは、Ｐ型のＭＩＳトランジスタであり、第１のコンタクトライナー膜は、チャネル領域におけるゲート長方向に圧縮応力を印加する応力絶縁膜からなることが好ましい。
本発明の一形態の半導体装置において、半導体基板における第１の活性領域とは異なる第２の活性領域に形成された第２のＭＩＳトランジスタをさらに備え、第２のＭＩＳトランジスタは、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面に形成された第２の側壁絶縁膜と、第２の活性領域における第２の側壁絶縁膜の外側方に形成された第２のソースドレイン領域と、第２の活性領域上に、第２のゲート電極及び第２の側壁絶縁膜を覆うように、ＡＬＤ法によって形成された第２の下地絶縁膜と、第２の下地絶縁膜の上に、プラズマＣＶＤ法によって形成され、チャネル領域におけるゲート長方向に引張応力又は圧縮応力を印加する応力絶縁膜からなる第２のコンタクトライナー膜とを有し、第１の活性領域におけるシリサイド領域上の第１のコンタクトライナー膜の膜厚は、第２の活性領域上の第２のコンタクトライナー膜の膜厚と等しい。
本発明の一形態の半導体装置において、第１のコンタクトライナー膜及び第２のコンタクトライナー膜の上に形成された層間絶縁膜と、層間絶縁膜及び第１のコンタクトライナー膜を貫通し、シリサイド領域に到達するように形成された第１のコンタクトプラグと、層間絶縁膜及び第２のコンタクトライナー膜を貫通し、第２のソースドレイン領域に到達するように形成された第２のコンタクトプラグとをさらに備えることが好ましい。
本発明の一形態の半導体装置の製造方法は、半導体基板における第１の活性領域上に第１のゲート絶縁膜を形成する工程（ａ）と、第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、第１のゲート電極の側面に第１の側壁絶縁膜を形成する工程（ｃ）と、第１の活性領域における第１の側壁絶縁膜の外側方に第１のソースドレイン領域を形成する工程（ｄ）と、第１のソースドレイン領域における上層にシリサイド領域を形成する工程（ｅ）と、第１の活性領域上に、第１のゲート電極、第１の側壁絶縁膜及びシリサイド領域を覆うように、ＡＬＤ法を用いて、第１の下地絶縁膜を形成する工程（ｆ）と、第１の下地絶縁膜の上に、プラズマＣＶＤ法を用いて、チャネル領域におけるゲート長方向に引張応力又は圧縮応力を印加する応力絶縁膜からなる第１のコンタクトライナー膜を形成する工程（ｇ）とを備える。
本発明の一形態の半導体装置の製造方法において、工程（ｆ）は、シリコン窒化膜からなる第１の下地絶縁膜を形成する工程を含み、工程（ｇ）は、シリコン窒化膜からなる第１のコンタクトライナー膜を形成する工程を含むことが好ましい。
本発明の一形態の半導体装置の製造方法において、工程（ａ）は、半導体基板における第１の活性領域とは異なる第２の活性領域上に第２のゲート絶縁膜を形成する工程を含み、工程（ｂ）は、第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、工程（ｃ）は、第２のゲート電極の側面に第２の側壁絶縁膜を形成する工程を含み、工程（ｄ）は、第２の活性領域における第２の側壁絶縁膜の外側方に第２のソースドレイン領域を形成する工程を含み、工程（ｅ）は、第２のソースドレイン領域における上層には、シリサイド領域を形成しない工程であり、工程（ｆ）は、第２の活性領域上に、第２のゲート電極及び第２の側壁絶縁膜を覆うように、ＡＬＤ法を用いて、第２の下地絶縁膜を形成する工程を含み、工程（ｇ）は、第２の下地絶縁膜の上に、プラズマＣＶＤ法を用いて、チャネル領域におけるゲート長方向に引張応力又は圧縮応力を印加する応力絶縁膜からなる第２のコンタクトライナー膜を形成する工程を含む。
本発明の一形態の半導体装置の製造方法において、工程（ｇ）の後に、第１のコンタクトライナー膜及び第２のコンタクトライナー膜の上に、層間絶縁膜を形成する工程（ｈ）と、層間絶縁膜及び第１のコンタクトライナー膜を貫通し、シリサイド領域に到達するように第１のコンタクトプラグを形成すると共に、層間絶縁膜及び第２のコンタクトライナー膜を貫通し、第２のソースドレイン領域に到達するように第２のコンタクトプラグを形成する工程（ｇ）とをさらに備えることが好ましい。
以上のように、本発明の半導体装置及びその製造方法によると、シリサイド領域上におけるコンタクトライナー膜の下地依存性を解消し、その膜厚の薄膜化を抑制することができる。その結果、コンタクトライナー膜の膜厚の厚膜化によるＭＩＳトランジスタの駆動力の向上が実現される。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の構造について図面を参照しながら説明する。
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。
図１に示すように、例えばシリコンからなる半導体基板１０１には、図示しない素子分離領域によって囲まれ、ｐウェル（図示せず）が形成された活性領域１００が形成されており、該活性領域１００上には、例えばＳｉＯＮ系の膜からなる膜厚約２ｎｍのゲート絶縁膜１０２を介して、上層に例えばＮｉＳｉからなる膜厚約２０ｎｍのシリサイド領域１０７を有する膜厚約１１０ｎｍのゲート電極１０３が形成されている。なお、ゲート電極１０３のゲート長は約５０ｎｍとしている。活性領域１００におけるゲート電極１０３の両側方の領域には、例えばヒ素やリンなどのｎ型不純物が注入された接合深さが浅いｎ型のソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１０４が形成されている。
また、シリサイド領域１０７、ゲート電極１０３及びゲート絶縁膜１０２の側面並びに活性領域１００上には、底部の幅約５０ｎｍのサイドウォール１０５が形成されている。また、活性領域１００におけるサイドウォール１０５の外側方の領域には、上層に膜厚約２０ｎｍのシリサイド領域１０７を有し、例えばヒ素やリンなどのｎ型不純物が注入された接合深さがソースドレイン領域１０４よりも深いｎ型のソースドレイン領域１０６が形成されている。
また、半導体基板１０１上には、ゲート電極１０３及びソースドレイン領域１０６上のシリサイド領域１０７、並びにサイドウォール１０５を覆うように、ＡＬＤ（Atomic Layer Deposition）法を用いて形成された下地絶縁膜１０８が形成されている。ここで、下地絶縁膜１０８は、堆積温度４００℃にてＡＬＤ法を用いて形成された膜厚３ｎｍのシリコン窒化膜からなるが、該シリコン窒化膜は、シリコンに対する窒素の割合が１．２以上であることが好ましく、さらにその膜厚は、０．３ｎｍ以上であって且つ１０ｎｍ以下であればよい。
また、下地絶縁膜１０８の上には、プラズマＣＶＤ法を用いて形成され、チャネル領域におけるゲート長方向に引張応力を印加するコンタクトライナー膜１０９が形成されている。ここで、コンタクトライナー膜１０９として、プラズマＣＶＤ法を用いて１．４ＧＰａの引張応力を有するシリコン窒化膜を膜厚２５ｎｍ堆積したところ、ソースドレイン領域１０６の上層のシリサイド領域１０７上においても、シリサイド領域１０７が存在しない拡散領域（非シリサイド領域：図示せず）上においても、その膜厚は２５ｎｍと同等であった。また、コンタクトライナー膜１０９の膜厚としては、１５ｎｍ以上であって且つ５０ｎｍ以下であることが好ましく、２０ｎｍ以上であって且つ３０ｎｍ以下であることがより好ましい。
また、コンタクトライナー膜１０９上には、例えばＴＥＯＳ膜に代表されるシリコン酸化膜からなり、表面が平坦化された膜厚約３５０ｎｍの層間絶縁膜１１０が形成されている。層間絶縁膜１１０、コンタクトライナー膜１０９及び下地絶縁膜１０８には、これらの膜を貫通し、下端がシリサイド領域１０７に到達するコンタクトプラグ１１１が形成されている。
次に、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
まず、図２（ａ）に示すように、例えばシリコンからなる半導体基板１０１における、例えばＳＴＩ（shallow trench isolation）法等を用いて選択的に形成した素子分離領域（図示せず）によって囲まれた領域に、イオン注入法により、ｐウェル（図示せず）を形成することによって活性領域１００を形成する。続いて、活性領域１００上に、例えばＳｉＯＮ系の膜からなる膜厚約２ｎｍのゲート絶縁膜形成膜を形成した後に、例えばポリシリコンからなる膜厚約１２０ｎｍのゲート電極形成膜を形成する。続いて、リソグラフィ及びドライエッチング技術を用いて、ゲート絶縁膜形成膜よりなるゲート絶縁膜１０２及びゲート電極形成膜よりなるゲート電極１０３を形成する。なお、ゲート電極１０３のゲート長は約５０ｎｍとしている。
続いて、ゲート電極１０３をマスクにして活性領域１００に対して、例えば注入エネルギーが３ｋｅＶであって且つ注入ドーズ量が１×１０１４／ｃｍ２である条件下で、例えばヒ素やリンなどのｎ型不純物のイオン注入を行うことにより接合深さが相対的に浅い（ソースドレイン領域１０６よりも浅い）ｎ型のソースドレイン領域１０４を形成する。
続いて、ゲート電極１０３を覆うように、半導体基板１０１上の全面に例えばＳｉＯ２ のシリコン酸化膜からなる膜厚約５０ｎｍの絶縁膜を形成した後、該絶縁膜をエッチバックすることにより、ゲート絶縁膜１０２及びゲート電極１０３の側面上には、サイドウォール１０５が形成される。
続いて、ゲート電極１０３及びサイドウォール１０５をマスクに用いて、活性領域１００におけるサイドウォール１０５の外側方の領域に、例えば注入エネルギーが１０ｋｅＶであって且つ注入ドーズ量が１×１０１５／ｃｍ２である条件下で、例えばヒ素やリンなどのｎ型不純物のイオン注入を行うことにより、接合深さが相対的に深い（ソースドレイン領域１０４よりも深い）ｎ型のソースドレイン領域１０６を形成する。
続いて、半導体基板１０１上の全面に、例えばコバルト又はニッケル等の金属膜を１０ｎｍ程度堆積した後に、熱処理を加えてシリコンと金属膜の金属とを反応させることにより、サイドウォールスペーサ１０５の外側のソースドレイン領域１０６の上層に例えばＮｉＳｉからなるシリサイド領域１０７を形成すると共に、ゲート電極１０３の上層にもシリサイド領域１０７を形成する。このとき、ゲート電極１０３は上部の１０ｎｍ程度がシリサイド化されるため、シリサイド領域１０７形成後の膜厚は、約１１０ｎｍ程度となる。
次に、図２（ｂ）に示すように、ＡＬＤ法を用いて、４００℃以下の堆積温度にて、半導体基板１０１上の全面に、ゲート電極１０３及びソースドレイン領域１０７の上層のシリサイド領域１０７、サイドウォール１０５を覆うように、下地絶縁膜１０８を形成する。ここで、下地絶縁膜１０８は、堆積温度４００℃にてＡＬＤ法を用いて形成された膜厚３ｎｍのシリコン窒化膜からなるが、該シリコン窒化膜は、シリコンに対する窒素の割合が１．２以上であることが好ましく、さらにその膜厚は、０．３ｎｍ以上であって且つ１０ｎｍ以下であればよい。
続いて、プラズマＣＶＤ法を用いて、２５０℃以上であって且つ４５０℃以下の堆積温度にて、下地絶縁膜１０８の上に、コンタクトライナー膜１０９を形成する。ここで、コンタクトライナー膜１０９として、プラズマＣＶＤ法を用いて１．４ＧＰａの引張応力を有するシリコン窒化膜を膜厚２５ｎｍ堆積したところ、ソースドレイン領域１０６の上層のシリサイド領域１０７上においても、シリサイド領域１０７が存在しない拡散領域（非シリサイド領域：図示せず）上においても、その膜厚は２５ｎｍと同等であった。また、コンタクトライナー膜１０９の膜厚としては、１５ｎｍ以上であって且つ５０ｎｍ以下であることが好ましく、２０ｎｍ以上であって且つ３０ｎｍ以下であることがより好ましい。
次に、図２（ｃ）に示すように、コンタクトライナー膜１０９の全面上に、ＴＥＯＳ膜に代表されるシリコン酸化膜を５００ｎｍ程度堆積した後、ＣＭＰを用いて表面を平坦化することにより、３５０ｎｍ程度の膜厚を有する層間絶縁膜１１０を形成する。続いて、リソグラフィ及びドライエッチング技術を用いて、層間絶縁膜１１０、コンタクトライナー膜１０９及び下地絶縁膜１０８に、これらの膜を貫通し、深いｎ型ソースドレイン領域１０６の上層のシリサイド領域１０７を露出するコンタクトホールを形成した後、該コンタクトホールに例えばタングステンなどの導電膜を埋め込むことにより、下端がシリサイド領域１０７に到達するコンタクトプラグ１１１を形成する。
以上のように、本発明の第１の実施形態に係る半導体装置及びその製造方法によると、プラズマＣＶＤ法を用いて形成され、ゲート長方向に引張応力を印加する応力絶縁膜であるシリコン窒化膜からなるコンタクトライナー膜１０９の下地層として、ＡＬＤ法を用いて形成され、シリコン窒化膜からなる下地絶縁膜１０８を設けているため、コンタクトライナー膜１０９の下地依存性を解消して、コンタクトライナー膜１０９の薄膜化を抑制できる。このため、コンタクトライナー膜１０９の厚膜化により、トランジスタのオン電流を上昇させることができる。具体的には、プラズマＣＶＤ法を用いてシリコン窒化膜を膜厚２５ｎｍ堆積すると、従来例では、拡散領域におけるシリサイド領域上にはシリコン窒化膜は２０ｎｍしか堆積されなかったが、本実施形態によると、ソースドレイン領域１０６におけるシリサイド領域上にはシリコン窒化膜は２５ｎｍ堆積することが可能となるため、従来例に比して２５％の厚膜化ができる。これにより、ＭＩＳトランジスタのオン電流を向上させることができる。また、本実施形態におけるコンタクトライナー膜１０９は、ソースドレイン領域１０６におけるシリサイド領域１０７上においても、シリサイド領域１０７が存在しない拡散領域（非シリサイド領域：図示せず）上においても、その膜厚は２５ｎｍで等しいため、コンタクトプラグ１１１を形成するためのコンタクトホールのエッチング条件の設定が容易になる。
また、下地絶縁膜１０８を構成する材料としては、コンタクトライナー膜の下地依存性を解消する点だけに鑑みれば、シリコン酸化膜などの他の絶縁膜であってもよい。ただし、本実施形態のように、ＡＬＤ法を用いて、シリコン窒化膜からなる下地絶縁膜１０８を形成することは、下地絶縁膜１０８自身が下地依存性を持たないと共に、下地絶縁膜１０８の均一的な薄膜形成（例えば３ｎｍ）が可能であるためコンタクトライナー膜１０９の厚膜化ができ、さらには、低温形成（例えば４００℃）が可能であるためシリサイド領域１０７の変質を防止できるため、インテグレーション上、より好ましい。
また、インテグレーション上、下地絶縁膜１０７とコンタクトライナー膜１０８とが同じ材料からなることが好ましく、上述の通り、いずれの膜もシリコン窒化膜からなることがより好ましい。
また、本実施形態では、ＡＬＤ法を用いて形成したシリコン窒化膜が膜厚３ｎｍを有すると共に堆積温度が４００℃であり、また、プラズマＣＶＤ法を用いて形成したシリコン窒化膜が膜厚２５ｎｍを有すると共に１．４ＧＰａの引張応力を有する場合について説明したが、これらの値に限定されるものではない。
また、本実施形態では、ＮＭＩＳトランジスタを備えた半導体装置及びその製造方法について説明したが、ＰＭＩＳトランジスタの場合であっても、ＡＬＤ法を用いて形成された下地絶縁膜１０８の上に、チャネル領域におけるゲート長方向に圧縮応力を印加する応力絶縁膜であるシリコン窒化膜などのコンタクトライナー膜１０９を形成することで、ＰＭＩＳトランジスタの場合における上述と同様の効果を得ることができる。
また、本実施形態において、サイドウォール１０５が、シリサイド領域１０７、ゲート電極１０３及びゲート絶縁膜１０２の側面並びに活性領域１００上に形成された断面形状がＬ字状の絶縁膜の内側表面上に形成される構成であってもよいし、さらに、Ｌ字状の絶縁膜とシリサイド領域１０７、ゲート電極１０３及びゲート絶縁膜１０２の側面との間に、断面形状がＩ字状の絶縁膜を設ける構成であってもよい。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の構造について図面を参照しながら説明する。
図３は、本発明の第２の実施形態に係る半導体装置の構造を示す要部断面図である。
図３に示すＮＭＩＳトランジスタが形成される領域Ａにおいて、例えばシリコンからなる半導体基板２０１には、図示しない素子分離領域によって囲まれ、ｐウェル（図示せず）が形成された活性領域２００ａが形成されている。活性領域２００ａ上には、例えばＳｉＯＮ系の膜からなる膜厚約２ｎｍのゲート絶縁膜２０２ａを介して、膜厚約１２０ｎｍのゲート電極２０３ａが形成されている。なお、ゲート電極２０３ａのゲート長は約５０ｎｍとしている。
また、活性領域２００ａにおけるゲート電極２０３ａの両側方の領域には、例えばヒ素やリンなどのｎ型不純物が注入された接合深さが相対的に浅い（ソースドレイン領域２０６ａよりも浅い）ｎ型のソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）２０４ａが形成されている。また、ゲート電極２０３ａ及びゲート絶縁膜２０２ａの側面並びに活性領域２００ａ上には、底部の幅約５０ｎｍのサイドウォール２０５ａが形成されている。また、活性領域２００ａにおけるサイドウォール２０５ａの外側方の領域には、例えばヒ素やリンなどのｎ型不純物が注入された接合深さが相対的に深い（ソースドレイン領域２０４ａよりも深い）ｎ型のソースドレイン領域２０６ａが形成されている。
また、半導体基板２０１上には、ゲート電極２０３ａ及びサイドウォール２０５ａを覆うように、ＡＬＤ法を用いて形成された下地絶縁膜２０８ａが形成されている。
また、下地絶縁膜２０８ａの上には、プラズマＣＶＤ法を用いて形成され、チャネル領域におけるゲート長方向に引張応力を印加するコンタクトライナー膜２０９ａが形成されている。
また、コンタクトライナー膜２０９ａ上には、例えばＴＥＯＳ膜に代表されるシリコン酸化膜からなり、表面が平坦化された膜厚約３５０ｎｍの層間絶縁膜２１０ａが形成されている。層間絶縁膜２１０ａ、コンタクトライナー膜２０９ａ及び下地絶縁膜２０８ａには、これらの膜を貫通し、下端がソースドレイン領域２０６ａに到達するコンタクトプラグ２１１ａが形成されている。
一方、図３に示すＮＭＩＳトランジスタが形成される領域Ｂにおいて、半導体基板２０１には、図示しない素子分離領域によって囲まれ、ｐウェル（図示せず）が形成された活性領域２００ｂが形成されている。活性領域２００ｂ上には、例えばＳｉＯＮ系の膜からなる膜厚約２ｎｍのゲート絶縁膜２０２ｂを介して、上層に例えばＮｉＳｉからなる膜厚約２０ｎｍのシリサイド領域２０７ｂを有する膜厚約１１０ｎｍのゲート電極２０３ｂが形成されている。活性領域２００ｂにおけるゲート電極２０３ｂの両側方の領域には、例えばボロン又はインジウムなどのｎ型不純物が注入された接合深さが相対的に浅い（ソースドレイン領域２０６ｂよりも浅い）ｎ型のソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）２０４ｂが形成されている また、シリサイド領域２０７ｂ、ゲート電極２０３ｂ及びゲート絶縁膜２０２の側面、並びに活性領域２００ｂ上には、底部の幅約５０ｎｍのサイドウォール２０５ｂが形成されている。活性領域２００ｂにおけるサイドウォール２０５ｂの外側方の領域には、上層に膜厚約２０ｎｍのシリサイド領域２０７ｂを有し、ｎ型不純物が注入された接合深さが相対的に深い（ソースドレイン領域２０４ｂよりも深い）ｎ型のソースドレイン領域２０６ｂが形成されている。
また、半導体基板２０１上には、ＡＬＤ法を用いて、上述の下地絶縁膜２０８ａと一体的に連続し、ゲート電極２０３ｂ及びサイドウォール２０５ｂを覆うように、下地絶縁膜２０８ｂが形成されている。ここで、上述の下地絶縁膜２０８ａと下地絶縁膜２０８ｂは、堆積温度４００℃にてＡＬＤ法を用いて形成された膜厚３ｎｍのシリコン窒化膜からなるが、該シリコン窒化膜は、シリコンに対する窒素の割合が１．２以上であることが好ましく、さらにその膜厚は、０．３ｎｍ以上であって且つ１０ｎｍ以下であればよい。
また、下地絶縁膜２０８ｂの上には、プラズマＣＶＤ法を用いて形成され、上述のコンタクトライナー膜２０９ａと一体的に連続し、チャネル領域におけるゲート長方向に引張応力を印加するコンタクトライナー膜２０９ｂが形成されている。ここで、上述のコンタクトライナー膜２０９ａとコンタクトライナー膜２０９ｂとして、プラズマＣＶＤ法を用いて１．４ＧＰａの引張応力を有するシリコン窒化膜を膜厚２５ｎｍ堆積したところ、ソースドレイン領域２０６ｂの上層のシリサイド領域２０７ｂ上においても、シリサイド領域が存在しないソースドレイン領域２０６ａ（非シリサイド領域）上においても、その膜厚は２５ｎｍと同等であった。また、コンタクトライナー膜２０９ａ及び２０９ｂの膜厚としては、１５ｎｍ以上であって且つ５０ｎｍ以下であることが好ましく、２０ｎｍ以上であって且つ３０ｎｍ以下であることがより好ましい。
また、コンタクトライナー膜２０９ｂ上には、例えばＴＥＯＳ（tetraethylorthosilicate）膜に代表されるシリコン酸化膜からなり、表面が平坦化された膜厚約３５０ｎｍの層間絶縁膜２１０ｂが形成されている。層間絶縁膜２１０ｂ、コンタクトライナー膜２０９ｂ及び下地絶縁膜２０９ｂには、これらの膜を貫通し、下端がシリサイド領域２０７ｂに到達するコンタクトプラグ２１１ｂが形成されている。
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図４（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
まず、図４（ａ）に示すように、半導体基板２０１における素子分離領域（図示せず）によって囲まれた領域に、所定のマスクを用い、ｐ型不純物をイオン注入することにより、ｐウェル（図示せず）を選択的に形成することにより、領域Ａに活性領域２００ａを形成する。また、同様に、所定のマスクを用い、ｐ型不純物をイオン注入することにより、ｐウェル（図示せず）を選択的に形成することにより、領域Ｂに活性領域２００ｂを形成する。続いて、活性領域２００ａ上に、例えばＳｉＯＮ系の膜からなる膜厚約２ｎｍのゲート絶縁膜２０２ａ及び例えばポリシリコンからなる膜厚約１２０ｎｍのゲート電極２０３ａを形成すると共に、活性領域２００ｂ上に、例えばＳｉＯＮ系の膜からなる膜厚約２ｎｍのゲート絶縁膜２０２ｂ及び例えばポリシリコンからなる膜厚約１２０ｎｍのゲート電極２０３ｂを形成する。
続いて、ゲート電極２０３ａをマスクに用いて、ｎ型不純物をイオン注入することより、活性領域２００ａにおけるゲート電極２０３ａの両側方の領域に、接合深さが浅いｎ型のソースドレイン領域２０４ａを形成すると共に、ゲート電極２０３ｂをマスクに用いて、ｎ型不純物をイオン注入することより、活性領域２００ｂにおけるゲート電極２０３ｂの両側方の領域に、接合深さが浅いｎ型のソースドレイン領域２０４ｂを形成する。
続いて、活性領域２００ａ上、並びにゲート絶縁膜２０２ａ及びゲート電極２０３ａの側面上に、底部の幅約５０ｎｍのサイドウォール２０５ａを形成すると共に、活性領域２００ｂ上、並びにゲート絶縁膜２０２ｂ及びゲート電極２０３ｂの側面上に、底部の幅約５０ｎｍのサイドウォール２０５ｂを形成する。
続いて、ゲート電極２０３ａ及びサイドウォール２０５ａをマスクに用いて、ｎ型不純物をイオン注入することにより、活性領域２００ａにおけるサイドウォール２０５ａの外側方の領域に、接合深さが深いｎ型のソースドレイン領域２０６ａを形成する。また、ゲート電極２０３ｂ及びサイドウォール２０５ｂをマスクに用いて、ｎ型不純物をイオン注入することにより、活性領域２００ｂにおけるサイドウォール２０５ｂの外側方の領域に、接合深さが深いｎ型のソースドレイン領域２０６ｂを形成する。
続いて、領域Ｂの全面に例えばコバルト又はニッケル等の金属膜を堆積した後に熱処理を加えることにより、サイドウォール２０５ｂの外側のソースドレイン領域２０６ｂの上層及びゲート電極２０３ｂの上層に、膜厚約２０ｎｍのシリサイド領域２０７ｂを形成する。このとき、サイドウォール２０５ａの外側のソースドレイン領域２０６ａの上層及びゲート電極２０３ａの上層には、シリサイド領域が形成されないように、選択的にシリサイド領域２０７ｂを形成する。例えば、領域Ａに形成された金属膜を除去した後に熱処理を行う、あるいは、金属膜を形成する前に領域Ａ上にシリコン酸化膜からなるシリサイド防止膜を形成しておくことにより、領域Ｂにのみシリサイド領域２０７ｂを形成する。
次に、図４（ｂ）に示すように、半導体基板２０１の全面に、ＡＬＤ法を用いて、ゲート電極２０３ａ、サイドウォール２０５ａ、ゲート電極２０３ｂ、サイドウォール２０５ｂを覆うように、シリコン窒化膜を形成することにより、領域Ａには下地絶縁膜２０８ａ、領域Ｂには下地絶縁膜２０８ｂが形成される。ここで、下地絶縁膜２０８ａ及び２０８ｂは、堆積温度４００℃にてＡＬＤ法を用いて形成された膜厚３ｎｍのシリコン窒化膜からなるが、該シリコン窒化膜は、シリコンに対する窒素の割合が１．２以上であることが好ましく、さらにその膜厚は、０．３ｎｍ以上であって且つ１０ｎｍ以下であればよい。
続いて、下地絶縁膜２０８ａ及び２０８ｂの上に、プラズマＣＶＤ法を用いて、チャネル領域におけるゲート長方向に引張応力を印加するシリコン窒化膜を形成する。これにより、領域Ａにはコンタクトライナー膜２０９ａ、領域Ｂにはコンタクトライナー膜２０９ｂが形成される。ここで、コンタクトライナー膜２０９ａ及び２０９ｂとして、プラズマＣＶＤ法を用いて１．４ＧＰａの引張応力を有するシリコン窒化膜を膜厚２５ｎｍ堆積したところ、ソースドレイン領域２０６ｂの上層のシリサイド領域２０７ｂ上においても、シリサイド領域が存在しないソースドレイン領域２０６ａ（非シリサイド領域）上においても、その膜厚は２５ｎｍと同等であった。また、コンタクトライナー膜２０９ａ及び２０９ｂの膜厚としては、１５ｎｍ以上であって且つ５０ｎｍ以下であることが好ましく、２０ｎｍ以上であって且つ３０ｎｍ以下であることがより好ましい。なお、引張応力を有するシリコン窒化膜の形成は、第１の実施形態と同様である。
次に、図４（ｃ）に示すように、コンタクトライナー膜２０９ａ及び２０９ｂの全面上に、ＴＥＯＳ膜に代表されるシリコン酸化膜を５００ｎｍ程度堆積した後、ＣＭＰを用いて表面を平坦化することにより、３５０ｎｍ程度の膜厚を有する層間絶縁膜を形成する。これにより、領域Ａには層間絶縁膜２１０ａ、領域Ｂには層間絶縁膜２１０ｂが形成される。続いて、リソグラフィ及びドライエッチング技術を用いて、層間絶縁膜２１０ａ、コンタクトライナー膜２０９ａ及び下地絶縁膜２０８ａに、これらの膜を貫通し、ソースドレイン領域２０６ａを露出するコンタクトホールを形成した後、該コンタクトホールに例えばタングステンなどの導電膜を埋め込むことにより、下端がソースドレイン領域２０６ａに到達するコンタクトプラグ２１１ａを形成する。同様にして、層間絶縁膜２１０ｂ、コンタクトライナー膜２０９ｂ及び下地絶縁膜２０８ｂに、これらの膜を貫通し、ソースドレイン領域２０６ｂの上層のシリサイド領域２０７ｂを露出するコンタクトホールを形成した後、該コンタクトホールに例えばタングステンなどの導電膜を埋め込むことにより、下端がソースドレイン領域２０６ｂの上層のシリサイド領域２０７ｂに到達するコンタクトプラグ２１１ｂを形成する。
以上のように、本発明の第２の実施形態に係る半導体装置及びその製造方法によると、領域Ａに示すシリサイド領域を有しないＮＭＩＳトランジスタと、領域Ｂに示すシリサイド領域２０７ｂを有するＮＭＩＳトランジスタとを同一ウェハ上に備えた半導体装置において、ＡＬＤ法を用いて形成した下地絶縁膜２０８ａ及び２０８ｂの上に、プラズマＣＶＤ法を用いて形成されたコンタクトライナー膜２０９ａ及び２０９ｂを備える構造を採用することにより、コンタクトライナー膜２０９ａ及び２０９ｂの下地依存性を解消して、コンタクトライナー膜２０９ａ及び２０９ｂの膜厚は、シリサイド領域２０７ｂの上においても、シリサイド領域２０７ｂが存在しない非シリサイド領域においても、膜厚２５ｎｍという均一な膜厚が実現される。
この点、シリサイド領域を有しないＮＭＩＳトランジスタとシリサイド領域を有するＮＭＩＳトランジスタとを同一ウェハ上に備え、コンタクトライナー膜の下部に本発明の下地絶縁膜を備えていない従来の半導体装置では、本件発明者が実験したところによると、コンタクトライナー膜としてシリコン窒化膜を２５ｎｍ堆積した場合、シリサイド領域が形成されていない非シリサイド領域では２５ｎｍの膜厚となるのに対して、シリサイド領域上では２０ｎｍの膜厚しか堆積されなかった。このように、従来の半導体装置では、ウェハ面内において、特に拡散領域上のコンタクトライナー膜の膜厚が変動するため、コンタクトエッチング条件の適正化が困難であった。つまり、シリサイド領域が形成されていないトランジスタ側に形成される厚いコンタクトライナー膜の膜厚に合わせてエッチング条件を設定すると、シリサイド領域が形成されているトランジスタ側に形成される薄いコンタクトライナー膜に対するコンタクトエッチングが過剰にかかるため、接合リーク電流の増大を引き起こす。一方、薄いコンタクトライナー膜に合わせてエッチング条件を設定すると、厚いコンタクトライナー膜に対しては、アンダーエッチングとなり、コンタクトオープン不良を引き起こし歩留まりが低下するという問題があった。
これに対し、本実施形態によると、均一な膜厚を有するコンタクトライナー膜２０９ａ及び２０９ｂを得ることができるため、コンタクトプラグ２１１ａ及び２１１ｂを形成するためのコンタクトホールのエッチング条件の設定が容易になり、上記従来の問題を回避することができる。また、シリサイド領域２０７ｂ上におけるコンタクトライナー膜２０９ｂの膜厚は２５ｎｍとなり、第１の実施形態と同様に、従来におけるシリサイド領域上のコンタクトライナー膜の膜厚が２０ｎｍとなるのに対して２５％の厚膜化ができるため、ＭＩＳトランジスタのオン電流を向上させることができる。
また、下地絶縁膜２０８ａ及び２０８ｂを構成する材料としては、第１の実施形態と同様の理由により、コンタクトライナー膜２０９ａ及び２０９ｂの下地依存性を解消する点だけに鑑みれば、シリコン酸化膜などの他の絶縁膜であってもよいが、インテグレーションを考慮すると、シリコン窒化膜からなることが好ましい。また、下地絶縁膜２０８ａ及び２０８ｂとコンタクトライナー膜２０９ａ及び２０９ｂとが同じ材料からなることが好ましいことも同様である。
また、本実施形態では、ＡＬＤ法を用いて形成したシリコン窒化膜が膜厚３ｎｍを有すると共に堆積温度が４００℃であり、また、プラズマＣＶＤ法を用いて形成したシリコン窒化膜が膜厚２５ｎｍを有すると共に１．４ＧＰａの引張応力を有する場合について説明したが、これらの値に限定されるものではない。
また、本実施形態では、２つのＮＭＩＳトランジスタを備えた半導体装置及びその製造方法について説明したが、２つのＰＭＩＳトランジスタの場合や１つのＮＭＩＳトランジスタと１つのＰＭＩＳトランジスタとを組み合わせた場合であっても、ＡＬＤ法を用いて形成された下地絶縁膜２０８ａ及び２０８ｂの上に、チャネル領域におけるゲート長方向に圧縮応力を印加する応力絶縁膜であるシリコン窒化膜などのコンタクトライナー膜２０９ａ及び２０９ｂを形成することで、２つのＰＭＩＳトランジスタの場合における上述と同様の効果を得ることができる。
また、本実施形態において、サイドウォール２０５ａ及び２０５ｂが第１の実施形態と同様に、断面形状がＬ字状の絶縁膜の内側表面上に形成された構成であってもよいし、断面形状がＩ字状の絶縁膜をさらに設けた構成であってもよい。
以上説明したように、本発明によると、プラズマＣＶＤ法を用いて形成されたコンタクトライナー膜を備えた半導体装置及びその製造方法にとって有用である。
本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。 本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。 （ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。 従来の半導体装置の構造を示す断面図である。
符号の説明
１００ 活性領域
１０１ 半導体基板
１０２ ゲート絶縁膜
１０３ ゲート電極
１０４ ｎ型のソースドレイン領域
１０５ サイドウォール
１０６ ｎ型のソースドレイン領域
１０７ シリサイド領域
１０８ 下地絶縁膜
１０９ コンタクトライナー膜
１１０ 層間絶縁膜
１１１ コンタクトプラグ
２００ａ、２００ｂ 活性領域
２０１ 半導体基板
２０２ａ、２０２ｂ ゲート絶縁膜
２０３ａ、２０３ｂ ゲート電極
２０４ａ、２０４ｂ ｎ型のソースドレイン領域
２０５ａ、２０５ｂ サイドウォール
２０６ａ、２０６ｂ ｎ型のソースドレイン領域
２０７ｂ シリサイド領域
２０８ａ、２０８ｂ 下地絶縁膜
２０９ａ、２０９ｂ コンタクトライナー膜
２１０ａ、２１０ｂ 層間絶縁膜
２１１ａ、２１１ｂ コンタクトプラグ

Claims (13)

  1. 半導体基板における第１の活性領域上に形成された第１のＭＩＳトランジスタを有する半導体装置であって、
    前記第１のＭＩＳトランジスタは、
    前記第１の活性領域上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    前記第１のゲート電極の側面に形成された第１の側壁絶縁膜と、
    前記第１の活性領域における前記第１の側壁絶縁膜の外側方に形成された第１のソースドレイン領域と、
    前記第１のソースドレイン領域における上層に形成されたシリサイド領域と、
    前記第１の活性領域上に、前記第１のゲート電極、前記第１の側壁絶縁膜、及び前記シリサイド領域を覆うように、ＡＬＤ法によって形成された第１の下地絶縁膜と、
    前記第１の下地絶縁膜の上に、プラズマＣＶＤ法によって形成され、チャネル領域におけるゲート長方向に引張応力又は圧縮応力を印加する応力絶縁膜からなる第１のコンタクトライナー膜とを備える、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の下地絶縁膜は、シリコン窒化膜からなり、
    前記第１のコンタクトライナー膜は、シリコン窒化膜からなる、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１の下地絶縁膜を構成するシリコン窒化膜は、シリコンに対する窒素の割合が１．２以上である、半導体装置。
  4. 請求項２又は３に記載の半導体装置において、
    前記第１の下地絶縁膜を構成するシリコン窒化膜は、０．３ｎｍ以上であって且つ１０ｎｍ以下の膜厚を有する、半導体装置。
  5. 請求項２〜４のうちのいずれか１項に記載の半導体装置において、
    前記第１のコンタクトライナー膜を構成するシリコン窒化膜は、１５ｎｍ以上であって且つ５０ｎｍ以下の膜厚を有する、半導体装置。
  6. 請求項１〜５のうちのいずれか１項に記載の半導体装置において、
    前記第１のＭＩＳトランジスタは、Ｎ型のＭＩＳトランジスタであり、
    前記第１のコンタクトライナー膜は、チャネル領域におけるゲート長方向に引張応力を印加する応力絶縁膜からなる、半導体装置。
  7. 請求項１〜５のうちのいずれか１項に記載の半導体装置において、
    前記第１のＭＩＳトランジスタは、Ｐ型のＭＩＳトランジスタであり、
    前記第１のコンタクトライナー膜は、チャネル領域におけるゲート長方向に圧縮応力を印加する応力絶縁膜からなる、半導体装置。
  8. 請求項１〜７のうちのいずれか１項に記載の半導体装置において、
    前記半導体基板における前記第１の活性領域とは異なる第２の活性領域に形成された第２のＭＩＳトランジスタをさらに備え、
    前記第２のＭＩＳトランジスタは、
    前記第２の活性領域上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
    前記第２のゲート電極の側面に形成された第２の側壁絶縁膜と、
    前記第２の活性領域における前記第２の側壁絶縁膜の外側方に形成された第２のソースドレイン領域と、
    前記第２の活性領域上に、前記第２のゲート電極及び前記第２の側壁絶縁膜を覆うように、ＡＬＤ法によって形成された第２の下地絶縁膜と、
    前記第２の下地絶縁膜の上に、プラズマＣＶＤ法によって形成され、チャネル領域におけるゲート長方向に引張応力又は圧縮応力を印加する応力絶縁膜からなる第２のコンタクトライナー膜とを有し、
    前記第１の活性領域における前記シリサイド領域上の前記第１のコンタクトライナー膜の膜厚は、前記第２の活性領域上の前記第２のコンタクトライナー膜の膜厚と等しい、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第１のコンタクトライナー膜及び前記第２のコンタクトライナー膜の上に形成された層間絶縁膜と、
    前記層間絶縁膜及び前記第１のコンタクトライナー膜を貫通し、前記シリサイド領域に到達するように形成された第１のコンタクトプラグと、
    前記層間絶縁膜及び前記第２のコンタクトライナー膜を貫通し、前記第２のソースドレイン領域に到達するように形成された第２のコンタクトプラグとをさらに備える、半導体装置。
  10. 半導体基板における第１の活性領域上に第１のゲート絶縁膜を形成する工程（ａ）と、
    前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、
    前記第１のゲート電極の側面に第１の側壁絶縁膜を形成する工程（ｃ）と、
    前記第１の活性領域における前記第１の側壁絶縁膜の外側方に第１のソースドレイン領域を形成する工程（ｄ）と、
    前記第１のソースドレイン領域における上層にシリサイド領域を形成する工程（ｅ）と、
    前記第１の活性領域上に、前記第１のゲート電極、前記第１の側壁絶縁膜及び前記シリサイド領域を覆うように、ＡＬＤ法を用いて、第１の下地絶縁膜を形成する工程（ｆ）と、
    前記第１の下地絶縁膜の上に、プラズマＣＶＤ法を用いて、チャネル領域におけるゲート長方向に引張応力又は圧縮応力を印加する応力絶縁膜からなる第１のコンタクトライナー膜を形成する工程（ｇ）とを備える、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記工程（ｆ）は、シリコン窒化膜からなる前記第１の下地絶縁膜を形成する工程を含み、
    前記工程（ｇ）は、シリコン窒化膜からなる前記第１のコンタクトライナー膜を形成する工程を含む、半導体装置の製造方法。
  12. 請求項１０又は１１に記載の半導体装置の製造方法において、
    前記工程（ａ）は、前記半導体基板における前記第１の活性領域とは異なる第２の活性領域上に第２のゲート絶縁膜を形成する工程を含み、
    前記工程（ｂ）は、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、
    前記工程（ｃ）は、前記第２のゲート電極の側面に第２の側壁絶縁膜を形成する工程を含み、
    前記工程（ｄ）は、前記第２の活性領域における前記第２の側壁絶縁膜の外側方に第２のソースドレイン領域を形成する工程を含み、
    前記工程（ｅ）は、前記第２のソースドレイン領域における上層には、前記シリサイド領域を形成しない工程であり、
    前記工程（ｆ）は、前記第２の活性領域上に、前記第２のゲート電極及び前記第２の側壁絶縁膜を覆うように、ＡＬＤ法を用いて、第２の下地絶縁膜を形成する工程を含み、
    前記工程（ｇ）は、前記第２の下地絶縁膜の上に、プラズマＣＶＤ法を用いて、チャネル領域におけるゲート長方向に引張応力又は圧縮応力を印加する応力絶縁膜からなる第２のコンタクトライナー膜を形成する工程を含む、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記工程（ｇ）の後に、前記第１のコンタクトライナー膜及び前記第２のコンタクトライナー膜の上に、層間絶縁膜を形成する工程（ｈ）と、
    前記層間絶縁膜及び前記第１のコンタクトライナー膜を貫通し、前記シリサイド領域に到達するように第１のコンタクトプラグを形成すると共に、前記層間絶縁膜及び前記第２のコンタクトライナー膜を貫通し、前記第２のソースドレイン領域に到達するように第２のコンタクトプラグを形成する工程（ｇ）とをさらに備える、半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100053455A (ko) * 2008-11-11 2010-05-20 가부시끼가이샤 르네사스 테크놀로지 반도체 장치 및 그 제조 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007052050B4 (de) * 2007-10-31 2010-04-08 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement und Verfahren zum Erhöhen der Ätzselektivität während der Strukturierung einer Kontaktstruktur des Halbleiterbauelements
JP5136544B2 (ja) * 2009-12-16 2013-02-06 三菱電機株式会社 半導体装置
JP2011199195A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 半導体装置およびその製造方法
JP2012216631A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ窒化処理方法
US20130189822A1 (en) * 2012-01-24 2013-07-25 Globalfoundries Inc. Methods of fabricating integrated circuits with the elimination of voids in interlayer dielectics
US20140306290A1 (en) * 2013-04-11 2014-10-16 International Business Machines Corporation Dual Silicide Process Compatible with Replacement-Metal-Gate
KR102338319B1 (ko) 2015-09-25 2021-12-13 삼성전자주식회사 자기 메모리 장치 및 그 제조 방법
US9966141B2 (en) * 2016-02-19 2018-05-08 Nscore, Inc. Nonvolatile memory cell employing hot carrier effect for data storage
CN106449362B (zh) * 2016-10-10 2019-02-01 上海华力微电子有限公司 一种改善应力记忆工艺效果的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3326560B2 (ja) * 2000-03-21 2002-09-24 日本テキサス・インスツルメンツ株式会社 半導体メモリ装置
KR100784603B1 (ko) * 2000-11-22 2007-12-11 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
DE60137788D1 (de) * 2001-12-27 2009-04-09 St Microelectronics Srl Architektur einer nichtflüchtigen Phasenwechsel -Speichermatrix
JP3873771B2 (ja) * 2002-02-22 2007-01-24 ソニー株式会社 半導体装置の製造方法
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6939814B2 (en) * 2003-10-30 2005-09-06 International Business Machines Corporation Increasing carrier mobility in NFET and PFET transistors on a common wafer
JP4653949B2 (ja) * 2003-12-10 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP4444027B2 (ja) * 2004-07-08 2010-03-31 富士通マイクロエレクトロニクス株式会社 ｎチャネルＭＯＳトランジスタおよびＣＭＯＳ集積回路装置
US7432553B2 (en) * 2005-01-19 2008-10-07 International Business Machines Corporation Structure and method to optimize strain in CMOSFETs
US20070065578A1 (en) * 2005-09-21 2007-03-22 Applied Materials, Inc. Treatment processes for a batch ALD reactor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100053455A (ko) * 2008-11-11 2010-05-20 가부시끼가이샤 르네사스 테크놀로지 반도체 장치 및 그 제조 방법
KR101647511B1 (ko) 2008-11-11 2016-08-10 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법

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