KR101647511B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101647511B1
KR101647511B1 KR1020090108064A KR20090108064A KR101647511B1 KR 101647511 B1 KR101647511 B1 KR 101647511B1 KR 1020090108064 A KR1020090108064 A KR 1020090108064A KR 20090108064 A KR20090108064 A KR 20090108064A KR 101647511 B1 KR101647511 B1 KR 101647511B1
Authority
KR
South Korea
Prior art keywords
film
misfet
insulating film
silicon nitride
gate electrode
Prior art date
Application number
KR1020090108064A
Other languages
English (en)
Other versions
KR20100053455A (ko
Inventor
유끼 고이데
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20100053455A publication Critical patent/KR20100053455A/ko
Application granted granted Critical
Publication of KR101647511B1 publication Critical patent/KR101647511B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.

Abstract

반도체 장치의 소형화가 진행되어도 반도체 장치의 신뢰성 향상을 도모할 수 있는 기술을 제공한다. 본 발명의 기술적 사상은, 적층 형성되는 질화실리콘막 SN1∼SN3의 각각의 막 두께를 일정값이 아니라, 토탈의 총 막 두께를 일정하게 유지하면서, 상층의 질화실리콘막 SN3으로부터 하층의 질화실리콘막 SN1을 따라서 막 두께를 얇게 하도록 구성하고 있는 점에 있다. 이에 의해, 변형 실리콘 기술을 실효있게 하는 질화실리콘막 SN1∼SN3의 인장 응력을 확보하면서, 특히, 최상층의 질화실리콘막 SN3의 매립 특성을 개선할 수 있다.
Figure R1020090108064
질화실리콘막, 인장 응력, 매립 특성, 막 두께, 커버리지 특성, 사이드월, 산화실리콘막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 특히, 미세화된 반도체 장치 및 그 제조에 적용하기에 유효한 기술에 관한 것이다.
일본 특표 2008-506262호 공보(특허 문헌 1)에는, 서로 겹쳐서 형성된 질화물 에치 스톱층을 갖는 다층 질화물 스택을 구비하고, 이들 질화물 에치 스톱층의 각각은, 막 형성 프로세스를 사용하여 형성되는 반도체 장치가 기재되어 있다. 다층 질화물 스택을 형성하는 방법은, 단일 웨이퍼 퇴적 챔버에 기판을 배치하고, 퇴적 직전에 기판에 열적 쇼크를 제공하는 것을 포함한다. 제1 질화물 에치 스톱층이 기판 상에 퇴적된다. 제2 질화물 에치 스톱층이 제1 질화물 에치 스톱층 상에 퇴적된다. 이 때, 제1 질화물 에치 스톱층과 제2 질화물 에치 스톱층은 동일한 막 두께인 것으로 하고 있다.
또한, 국제 공개 제2002/043151호 팜플렛(특허 문헌 2)에는, 자기 정합용의 질화실리콘막을 이용하여, n채널 MISFET에 인장 응력을 발생시키고, p채널 MISFET에 압축 응력을 발생시키는 것이 기재되어 있다. 또한，n채널 MISFET에 인장 응력 을 발생시키는 질화실리콘막을 형성하고，p채널 MISFET에 인장 응력을 발생시키는 질화실리콘막과, 압축 응력을 발생시키는 질화실리콘막을 적층시키고 있다. 이에 의해，n채널 MISFET에 인장 응력을 발생시키면서, p채널 MISFET에 발생하는 인장 응력을 완화시키는 예 등이 개시되어 있다.
<선행 기술 문헌>
<특허 문헌>
[특허 문헌 1] 일본 특표 2008-506262호 공보
[특허 문헌 2] 국제 공개 제2002/043151호 팜플렛
최근, 복수의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 포함하는 반도체 장치의 소형화가 진행되고 있다. 반도체 장치의 소형화를 추진하기 위해서는, 각각의 MISFET를 구성하는 게이트 전극의 미세화를 행함과 함께, 복수의 MISFET를 고밀도로 배치하는 것이 행해진다. 즉, 인접하는 MISFET의 게이트 전극 사이의 영역을 좁히는 것이 행해진다.
반도체 장치에서는, 반도체 기판에 복수의 MISFET를 형성한 후, 이 복수의 MISFET를 덮도록 질화실리콘막을 형성하고，이 질화실리콘막 상에 산화실리콘막을 형성한다. 이 때, 인접하는 MISFET의 게이트 전극 사이의 영역을 좁히면, 이 영역을 매립하도록 형성하는 질화실리콘막의 매립 특성이 열화된다. 그렇게 하면, 인접하는 MISFET의 게이트 전극 사이에 있는 영역 상에 질화실리콘막을 개재하여 산 화실리콘막을 형성하지만, 산화실리콘막의 하층에 형성되어 있는 질화실리콘막의 매립 특성의 열화를 반영하여 영역 상에 형성되는 산화실리콘막에 보이드가 발생한다.
그 후, 게이트 전극 사이의 영역에 산화실리콘막 및 질화실리콘막을 관통하는 복수의 컨택트 홀을 형성하고，이 컨택트 홀 내에 배리어 도체막과 도체막을 매립하여 플러그를 형성한다. 이 때, 산화실리콘막에 보이드가 존재하면, 게이트 전극 사이의 영역에 형성되는 복수의 컨택트 홀이 보이드에 의해 접속되고, 그 후, 컨택트 홀에 매립하는 배리어 도체막과 도체막이 보이드의 내부에까지 유입된다. 그렇게 하면, 컨택트 홀에 배리어 도체막과 도체막을 매립하여 형성되는 인접하는 플러그가, 보이드에 유입된 도전 재료(배리어 도체막과 도체막)를 통하여 전기적으로 쇼트하게 된다. 이 쇼트한 각각의 플러그에 서로 다른 전압이 인가되는 경우, 반도체 장치로서 회로 동작 불량으로 되어, 제품의 수율이 저하되게 된다. 또한, 인접한 플러그에 쇼트 불량이 발생한 반도체 장치를 프로브 검사에 의해 불량화할 수 없으면, 반도체 장치의 신뢰성의 저하를 초래하여, 시장에 불량품이 출회되게 된다.
본 발명의 목적은, 반도체 장치의 소형화가 진행되어도 반도체 장치의 신뢰성 향상을 도모할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
대표적인 실시 형태에 따른 반도체 장치의 제조 방법은, (a) 반도체 기판 상에 서로 인접하는 제1 MISFET 및 제2 MISFET를 포함하는 복수의 MISFET를 형성하는 공정과, (b) 상기 (a) 공정 후, 상기 제1 MISFET의 제1 게이트 전극과 상기 제2 MISFET의 제2 게이트 전극 사이의 제1 영역을 포함하는 상기 반도체 기판 상에 다층 절연막을 형성하는 공정을 구비한다. 그리고, (c) 상기 (b) 공정 후, 상기 다층 절연막 상에 층간 절연막을 형성하는 공정과, (d) 상기 (c) 공정 후, 상기 층간 절연막과 상기 다층 절연막을 관통하여 상기 반도체 기판에 도달하고, 또한, 상기 제1 영역 내로서, 상기 제1 게이트 전극과 상기 제2 게이트 전극이 병행하여 연장되는 제1 방향을 따라서 복수의 컨택트 홀을 형성하는 공정을 구비한다. 또한, (e) 상기 (d) 공정 후, 상기 복수의 컨택트 홀에 도전 재료를 매립하여 플러그를 형성하는 공정을 구비한다. 여기서, 상기 (b) 공정은, (b1) 상기 반도체 기판 상에, 상기 복수의 MISFET의 각각의 게이트 전극 상에 형성되는 막 두께가 제1 막 두께인 제1 절연막을 형성하는 공정과, (b2) 상기 (b1) 공정 후, 상기 복수의 MISFET의 각각의 게이트 전극 상에 형성되는 막 두께가 상기 제1 막 두께보다도 두꺼운 제2 막 두께인 제2 절연막을 상기 제1 절연막 상에 형성하는 공정을 포함한다. 그리고, 상기 다층 절연막은 상기 제1 절연막과 상기 제2 절연막을 포함하고, 상기 제1 절연막 및 상기 제2 절연막은 동일한 재료로 형성되어 있고, 상기 층간 절연막과, 상기 제1 절연막 및 상기 제2 절연막은, 다른 재료로 형성되어 있는 것을 특징 으로 하는 것이다.
또한, 대표적인 실시 형태에 따른 반도체 장치는, 게이트 절연막, 게이트 전극, 사이드월 스페이서, 소스 영역 및 드레인 영역을 갖고, 그 동작 시에, 상기 게이트 절연막을 개재한 상기 게이트 전극 아래의 반도체 기판에 채널이 형성되는 채널 형성 영역을 갖는 제1 MISFET 및 제2 MISFET를 포함하는 반도체 장치이다. 그리고, 상기 제1 MISFET의 게이트 전극과 상기 제2 MISFET의 게이트 전극 사이의 제1 영역을 포함하는 상기 반도체 기판 상에, 상기 제1 MISFET 및 상기 제2 MISFET를 덮도록 형성된 다층 절연막을 갖는다. 또한, 상기 다층 절연막 상에 형성되며, 또한, 상기 다층 절연막보다도 막 두께가 두꺼운 층간 절연막을 갖는다. 또한, 상기 층간 절연막 및 상기 다층 절연막에 형성되며, 또한, 상기 제1 MISFET 및 상기 제2 MISFET의 상기 소스 영역 및 상기 드레인 영역에 접속하는 복수의 플러그를 갖는다. 그리고, 상기 다층 절연막은 제1 절연막과, 상기 제1 절연막보다도 막 두께가 두꺼운 제2 절연막을 포함한다. 또한, 상기 제1 절연막 및 상기 제2 절연막은 동일한 재료로 형성되어 있고, 상기 층간 절연막과, 상기 제1 절연막 및 상기 제2 절연막은, 다른 재료로 형성되어 있는 것을 특징으로 하는 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
반도체 장치의 미세화가 진행되어도 반도체 장치의 신뢰성 향상을 도모할 수 있다.
이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한，이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백히 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이라도 이하라도 된다.
또한，이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 도면을 알기 쉽게 하기 위해서 평면도라도 해칭을 하는 경우가 있다.
<실시 형태 1>
반도체 장치의 코스트 삭감의 관점에서, 1매의 반도체 웨이퍼로부터 취득하는 반도체 칩의 수를 늘리는 것이 진행되고 있다. 1매의 반도체 웨이퍼로부터 취득할 수 있는 반도체 칩의 수가 많아지면, 반도체 칩 하나당 단가를 저감할 수 있으므로, 반도체 장치의 코스트 삭감을 실현할 수 있다. 이것으로부터, 1매의 반도체 웨이퍼로부터 취득할 수 있는 반도체 칩을 많게 하기 위해서, 개개의 반도체 칩의 사이즈를 축소하는 것이 행해지고 있다.
예를 들면, 반도체 칩에는 복수의 MISFET(전계 효과 트랜지스터)로 이루어지는 집적 회로가 형성되지만, 이 반도체 칩의 소형화는, 개개의 MISFET의 게이트 전극의 게이트 길이(채널 방향의 폭)를 축소화하는 것과, 인접하는 MISFET의 게이트 전극 사이의 영역을 축소함으로써 대응하고 있다. 구체적으로, 논리 회로를 포함하는 로직 회로에서는, 게이트 길이의 축소화와 게이트 전극 사이의 영역의 축소화가 행해지고 있다. 마찬가지로, 반도체 칩의 축소화는, 로직 회로뿐만 아니라, SRAM(Static Random Access Memory)을 포함하는 집적 회로에서도 행해지고 있다.
그러나, SRAM에서는, 게이트 전극의 게이트 길이의 축소화는 그다지 행해지지 않고, 게이트 전극 사이의 영역을 축소화함으로써, 소형화를 추진하고 있다. 이와 같이 SRAM에서 소형화를 실현할 때, 게이트 전극의 게이트 길이의 축소화가 행해지지 않는 것은 이하에 설명하는 이유에 의한다. 반도체 장치의 소형화를 위해서 게이트 전극의 게이트 길이를 축소화하면, 게이트 전극의 가공 치수의 변동이 커지는 경향이 있다. 이 때문에, SRAM에서 필요 이상으로 게이트 길이를 축소화하면，SRAM을 구성하는 복수의 MISFET에서 게이트 길이의 변동이 커진다. 게이트 길 이의 변동이 커지면，SRAM의 동작 마진이 작아져, SRAM의 메모리 동작 안정성이 저하되게 된다. 즉, SRAM에서는 게이트 길이의 가공 변동이 메모리 동작에 미치는 영향이 커서, 메모리 동작의 안정성을 확보하는 관점에서, SRAM에서는 게이트 전극의 게이트 길이를 대폭 축소할 수 없는 것이다. 즉, 게이트 전극의 미세화에 의해 게이트 길이의 가공 변동이 커지지만, 이 게이트 길이의 가공 변동에 대한 동작 마진(동작 여유)은, 로직 회로를 구성하는 MISFET보다도 SRAM을 구성하는 MISFET에서 엄격해지는 것이다. 이것으로부터, 로직 회로를 구성하는 MISFET에서는, 게이트 길이를 축소화하는 것과, 게이트 전극 사이의 영역을 축소화함으로써 집적 회로의 소형화가 행해진다. 이에 대하여, SRAM을 구성하는 MISFET에서는, 게이트 길이의 축소화는 행하지 않고, 게이트 전극 사이의 영역을 축소화하는 것만으로 SRAM의 소형화가 행해지고 있다.
따라서, 게이트 전극 사이의 영역에서의 축소화는, 게이트 길이의 축소화와 병용하여 집적 회로의 소형화를 도모하고 있는 로직 회로보다도 SRAM에서, 보다 진행되어져 있게 된다. 예를 들면, 로직 회로와 SRAM에서 마찬가지의 소형화를 실현하는 것을 생각한다. 이 경우, 로직 회로에서는, 게이트 길이의 축소화와 게이트 전극 사이의 영역에서의 축소화가 행해지므로, 게이트 길이의 축소화가 행해지는 만큼, 게이트 전극 사이의 영역에서의 축소화는 완화된다. 한편，SRAM에서는, 게이트 전극 사이의 영역에서의 축소화가 주로 행해지기 때문에, 로직 회로와 SRAM을 마찬가지의 소형화를 실현하기 위해서는, SRAM쪽이 게이트 전극 사이의 영역을 보다 좁게 해야만 하게 된다. 이상의 것으로부터, 특히, SRAM에서, 게이트 전극 사 이의 영역이 좁아지는 경향이 현저하게 나타나는 것을 알 수 있다.
반도체 장치에서는, 반도체 기판에 복수의 MISFET를 형성한 후, 이 복수의 MISFET를 덮도록 질화실리콘막을 형성하고，이 질화실리콘막 상에 산화실리콘막을 형성한다. 이 때, 인접하는 MISFET의 게이트 전극 사이의 영역을 좁히면, 이 영역을 매립하도록 형성하는 질화실리콘막의 매립 특성이 열화되는 문제점이 발생한다. 이 질화실리콘막의 매립 특성의 열화는, 반도체 칩의 소형화에 의해, 게이트 전극 사이의 영역이 좁아지면 보다 현저하게 나타난다. 따라서, 로직 회로나 SRAM에서도 소형화를 실현하기 위해서 게이트 전극 사이의 영역을 좁히면, 이 영역을 매립하는 질화실리콘막의 매립 특성이 열화된다. 특히, SRAM에서는, 전술한 바와 같이, 게이트 전극 사이의 영역에서의 축소화가 로직 회로보다도 앞선다고 생각되므로, 게이트 전극 사이의 영역을 매립하는 질화실리콘막의 매립 특성의 열화가 로직 회로보다도 현저하게 나타난다고 생각된다.
따라서, 본 실시 형태 1에서는, 반도체 장치의 일례로서 SRAM을 들어 설명하기로 한다. 단, 본 실시 형태 1에서의 기술적 사상은, SRAM에 한하지 않고, 로직 회로, DRAM 또는 플래시 메모리 등의 불휘발성 메모리 등을 포함하는 집적 회로에도 폭넓게 적용할 수 있다.
우선，SRAM을 구성하는 메모리 셀 MC의 등가 회로에 대하여 설명한다. 도 1은, 본 실시 형태 1에서의 SRAM의 메모리 셀 MC를 도시하는 등가 회로도이다. 도 1에 도시한 바와 같이, 이 메모리 셀 MC는, 한쌍의 상보성 데이터선(데이터선 DL, 데이터선 /(바)DL)과 워드선 WL의 교차부에 배치되고, 한쌍의 구동용 MISFET Qd1, Qd2, 한쌍의 부하용 MISFET Qp1, Qp2 및 한쌍의 전송용 MISFET Qt1, Qt2에 의해 구성되어 있다. 구동용 MISFET Qd1, Qd2 및 전송용 MISFET Qt1, Qt2는 n채널형 MISFET로 구성되고, 부하용 MISFET Qp1, Qp2는 p채널형 MISFET로 구성되어 있다.
메모리 셀 MC를 구성하는 상기 6개의 MISFET 중, 구동용 MISFET Qd1 및 부하용 MISFET Qp1은, CMOS 인버터 INV1을 구성하고, 구동용 MISFET Qd2 및 부하용 MISFET Qp2는, CMOS 인버터 INV2를 구성하고 있다. 이들 한쌍의 CMOS 인버터 INV1, INV2의 상호의 입출력 단자(축적 노드 A, B)는, 교차 결합되어, 1비트의 정보를 기억하는 정보 축적부로서의 플립플롭 회로를 구성하고 있다. 또한，이 플립플롭 회로의 한쪽의 입출력 단자(축적 노드 A)는, 전송용 MISFET Qt1의 소스 영역, 드레인 영역 중 한쪽에 접속되고, 다른 쪽의 입출력 단자(축적 노드 B)는, 전송용 MISFET Qt2의 소스 영역, 드레인 영역 중 한쪽에 접속되어 있다.
또한, 전송용 MISFET Qt1의 소스 영역, 드레인 영역 중 다른 쪽은 데이터선 DL에 접속되고, 전송용 MISFET Qt2의 소스 영역, 드레인 영역 중 다른 쪽은 데이터선 /DL에 접속되어 있다. 또한, 플립플롭 회로의 일단(부하용 MISFET Qp1, Qp2의 각 소스 영역)은 전원 전압(Vcc)을 공급하는 배선에 접속되고, 타단(구동용 MISFET Qd1, Qd2의 각 소스 영역)은 기준 전압(Vss)을 공급하는 배선에 접속되어 있다.
상기 회로의 동작을 설명하면, 한쪽의 CMOS 인버터 INV1의 축적 노드 A가 고전위("H")일 때에는, 구동용 MISFET Qd2가 ON으로 되므로, 다른 쪽의 CMOS 인버터 INV2의 축적 노드 B가 저전위("L")로 된다. 따라서, 구동용 MISFET Qd1이 OFF로 되어, 축적 노드 A의 고전위("H")가 유지된다. 즉, 한쌍의 CMOS 인버터 INV1, INV2를 교차 결합시킨 래치 회로에 의해 상호의 축적 노드 A, B의 상태가 유지되고, 전원 전압이 인가되어 있는 동안, 정보가 보존된다.
전송용 MISFET Qt1, Qt2의 각각의 게이트 전극에는 워드선 WL이 접속되고, 이 워드선 WL에 의해 전송용 MISFET Qt1, Qt2의 도통, 비도통이 제어된다. 즉, 워드선 WL이 고전위("H")일 때에는, 전송용 MISFET Qt1, Qt2가 ON으로 되어, 래치 회로와 상보성 데이터선(데이터선 DL, /DL)이 전기적으로 접속되므로, 축적 노드 A, B의 전위 상태("H" 또는 "L")가 데이터선 DL, /DL에 나타내어져, 메모리 셀 MC의 정보로서 읽어내어진다.
메모리 셀 MC에 정보를 기입하기 위해서는, 워드선 WL을 "H" 전위 레벨, 전송용 MISFET Qt1, Qt2를 ON 상태로 하여 데이터선 DL, /DL의 정보를 축적 노드 A, B에 전달한다. 이상과 같이 하여, SRAM을 동작시킬 수 있다.
다음으로, 전술한 SRAM의 레이아웃 구성의 일례에 대하여 도 2를 참조하면서 설명한다. 도 2는 SRAM의 레이아웃 구성을 도시하는 모식적인 평면도이다. 예를 들면, 도 2에서는, SRAM을 구성하는 4개 메모리 셀 MC1∼MC4(4비트분)가 도시되어 있다. 이 중, 1개의 메모리 셀 MC1을 이용하여 메모리 셀의 레이아웃 구성을 설명한다.
SRAM의 메모리 셀 MC1은, 예를 들면, 도 2에 도시한 바와 같이, 반도체 기판에 형성된 한쌍의 구동용 MISFET Qd1, Qd2, 한쌍의 부하용 MISFET Qp1, Qp2 및 한쌍의 전송용 MISFET Qt1, Qt2의 6개의 전계 효과 트랜지스터로 구성되어 있다. 이 때, 한쌍의 구동용 MISFET Qd1, Qd2 및 한쌍의 전송용 MISFET Qt1, Qt2는, n채널형 MISFET로 구성되고, 한쌍의 부하용 MISFET Qp1, Qp2는 p채널형 MISFET로 구성되어있다.
구체적으로는, 반도체 기판을 소자 분리 영역 STI에 의해 복수의 액티브 영역(활성 영역) An1, An2, An3, An4, Ap1, Ap2, Ap3, Ap4로 구획한다. 소자 분리 영역 STI에 의해 구획된 복수의 액티브 영역 An1, An2, An3, An4, Ap1, Ap2, Ap3, Ap4는, 반도체 기판의 제1 방향(도 2의 세로 방향)으로 배열되어 연장되도록 배치되고, 액티브 영역 An1, An2, An3, An4, Ap1, Ap2, Ap3, Ap4의 주위를 소자 분리 영역 STI로 둘러싸는 구조로 되어 있다. n채널형 MISFET를 형성하는 액티브 영역 An1, An2, An3, An4에서는, 액티브 영역 An1, An2, An3, An4 내에 인이나 비소 등의 n형 불순물을 도입함으로써 소스 영역 및 드레인 영역이 형성되어 있다. 그리고, 소스 영역과 드레인 영역 사이의 액티브 영역 An1, An2, An3, An4 상에 게이트 절연막을 개재하여 게이트 전극 G가 형성되어 있다. 게이트 전극 G는, 액티브 영역 An1, An2, An3, An4가 연장되는 제1 방향과는 교차하는 제2 방향(가로 방향)으로 연장되어 있다. 이와 같이 하여, 액티브 영역 An1, An2, An3, An4 상에 형성되어 있는 게이트 전극 G, 및, 게이트 전극 G를 사이에 두도록 액티브 영역 An1, An2, An3, An4 내에 형성되어 있는 소스 영역 및 드레인 영역에 의해 n채널형 MISFET가 형성된다. 마찬가지로, 액티브 영역 Ap1, Ap2, Ap3, Ap4 상에 형성되어 있는 게이트 전극 G, 및, 게이트 전극 G를 사이에 두도록 액티브 영역 Ap1, Ap2, Ap3, Ap4 내에 형성되어 있는 소스 영역 및 드레인 영역에 의해 p채널형 MISFET가 형성된다.
예를 들면, SRAM의 메모리 셀 MC1에서, 액티브 영역 An1에 형성되어 있는 소스 영역 및 드레인 영역과 2개의 게이트 전극 G에 의해, 구동용 MISFET Qd1 및 전송용 MISFET Qt1이 동일한 액티브 영역 An1에 형성되어 있다. 또한, 액티브 영역 Ap1에 형성되어 있는 소스 영역 및 드레인 영역과 게이트 전극 G에 의해, 부하용 MISFET Qp1이 형성되고, 액티브 영역 Ap2에 형성되어 있는 소스 영역 및 드레인 영역과 게이트 전극 G에 의해, 부하용 MISFET Qp2가 형성되어 있다. 마찬가지로, 액티브 영역 An2에 형성되어 있는 소스 영역 및 드레인 영역과 게이트 전극 G에 의해, 구동용 MISFET Qd2 및 전송용 MISFET Qt2가 동일한 액티브 영역 An2에 형성되어 있다.
SRAM의 메모리 셀 MC1에서, 예를 들면, 액티브 영역 An1에 형성되어 있는 구동용 MISFET Qd1 및 전송용 MISFET Qt1에서는, 소스 영역 및 드레인 영역에 플러그 PLG가 전기적으로 접속되어 있다. 또한, 부하용 MISFET Qp1이 형성되어 있는 액티브 영역 Ap2와, 부하용 MISFET Qp2를 구성하는 게이트 전극 G는, 쉐어드 컨택트 플러그 SCNT에 의해 전기적으로 접속되어 있다.
계속해서, 도 2의 A-A선으로 절단한 2개의 전송용 MISFET Qt2를 예로 들어 SRAM을 구성하는 MISFET의 구성에 대하여 설명한다. 2개의 전송용 MISFET Qt2는, 메모리 셀 MC1의 전송용 MISFET Qt2와, 메모리 셀 MC2의 전송용 MISFET Qt2이다. 전송용 MISFET Qt2는, n채널형 MISFET로 구성되어 있으므로, 도 3에서는, 전송용 MISFET Qt2를 n채널형 MISFET로 한다.
도 3은 SRAM을 구성하는 2개의 n채널형 MISFET의 단면 구조를 도시하는 도면 으로서, 도 2의 A-A선으로 절단한 단면도이다. 이 도 3을 이용하여, 본 실시 형태 1에서의 n채널형 MISFET의 구조를 설명한다. 도 3에 도시되어 있는 2개의 n채널형 MISFET의 구조는 거의 동일하므로, 1개의 n채널형 MISFET(예를 들면, 도 3의 좌측의 MISFET)를 예로 들어, 그 구조를 설명한다.
도 3에 도시한 바와 같이, 반도체 기판(1S)에는, p형 웰 PWL1(액티브 영역 An2)이 형성되어 있고, p형 웰 PWL1을 형성한 반도체 기판(1S) 상에, 게이트 절연막 GOX가 형성되어 있다. 그리고, 게이트 절연막 GOX 상에 게이트 전극 G1(도 3의 우측의 MISFET에서는 게이트 전극 G2)이 형성되어 있다. 본 실시 형태 1에서, 게이트 절연막 GOX는, 예를 들면, 산화실리콘막으로 형성되어 있다. 한편, 게이트 전극 G1은, 도전막으로서, 예를 들면, 폴리실리콘막 PF와 니켈 실리사이드막 CS의 적층막으로 구성되어 있다. 폴리실리콘막 PF에는, 예를 들면, 인 등의 n형 불순물이 도입되어 있어, n채널형 MISFET의 임계값 전압이 조정되어 있다. 이 폴리실리콘막 PF 상에 형성되어 있는 니켈 실리사이드막 CS는, 게이트 전극 G1의 저저항화를 위해서 형성되어 있다. 그리고, 게이트 전극 G1의 양측의 측벽에는, 사이드월 SW가 형성되어 있다. 이 사이드월 SW는, 예를 들면, 산화실리콘막, 질화실리콘막 또는 산질화실리콘 등의 절연막으로 형성되어 있다. 또한，사이드월 SW는, 이들 절연막을 적층시킨 적층막으로 형성하여도 된다. 또한, 실리사이드막은, 본 실시 형태 1에서는 니켈 실리사이드막 CS를 예시하지만, 다른 실리사이드막으로서, 플라티나 실리사이드막, 코발트 실리사이드막, 또는, 티탄 실리사이드막 등으로 형성할 수도 있다. 또한, 게이트 전극 G1은, 다결정 실리콘막 상에 실리사이드막을 형성 한 경우를 예시하고 있지만, 금속막을 이용한 풀 메탈 게이트 구조를 적용하여도 된다.
다음으로，사이드월 SW 바로 아래의 p형 웰 PWL1 내에는, 게이트 전극 G1에 정합하여 형성된 얕은 n형 불순물 확산 영역 EX가 형성되어 있다. 이 얕은 n형 불순물 확산 영역 EX는, 반도체 기판(1S)에 인(P)이나 비소(As) 등의 n형 불순물을 도입하여 형성된 반도체 영역이다. 그리고, 얕은 n형 불순물 확산 영역 EX의 외측의 p형 웰 PWL1 내에는, 사이드월 SW에 정합하여 깊은 n형 불순물 확산 영역 NR이 형성되어 있다. 이 깊은 n형 불순물 확산 영역 NR도, 반도체 기판(1S)에 인이나 비소 등의 n형 불순물을 도입함으로써 형성되어 있고, 반도체 영역으로 되어 있다. 이와 같이 한쌍의 얕은 n형 불순물 확산 영역 EX와, 한쌍의 깊은 n형 불순물 확산 영역 NR에 의해, n채널형 MISFET의 소스 영역과 드레인 영역이 형성되어 있다. 또한, 깊은 n형 불순물 확산 영역 NR의 표면에는 저저항화를 위한 니켈 실리사이드막 CS가 형성되어 있다. 이상과 같이 하여, 반도체 기판(1S)에 n채널형 MISFET가 형성되어 있다.
SRAM에는, 도 2에 도시한 바와 같이, n채널형 MISFET(전송용 MISFET Qt1, Qt2, 구동용 MISFET Qd1, Qd2)뿐만 아니라, p채널형 MISFET(부하용 MISFET Qp1, Qp2)도 형성되어 있다. 이 SRAM을 구성하는 p채널형 MISFET의 구성도, 도 3에 도시한 n채널형 MISFET의 구성과 거의 마찬가지이다. 다른 점은, 반도체 영역의 도전형이 역도전형으로 되어 있는 것이다. 구체적으로는, 도 3에 도시한 n채널형 MISFET는, p형 웰 PWL1 상에 형성되어 있지만, p채널형 MISFET는 n형 웰 상에 형성 된다. 그리고, n채널형 MISFET에서는, 소스 영역이나 드레인 영역을 얕은 n형 불순물 확산 영역 EX와 깊은 n형 불순물 확산 영역 NR로 구성하고 있는 것에 대하여, p채널형 MISFET에서는, 소스 영역이나 드레인 영역을 얕은 p형 불순물 확산 영역과 깊은 p형 불순물 확산 영역으로 구성하고 있다.
이상과 같이 하여, 도 2에 도시한 SRAM의 메모리 셀 MC1은, 예를 들면, 4개의 n채널형 MISFET와, 2개의 p채널형 MISFET로 구성되어 있게 된다.
도 3에 도시한 바와 같이, SRAM을 구성하는 2개의 n채널형 MISFET가 인접되어 형성되어 있고, SRAM의 미세화에 의해, 예를 들면, 도 3에 도시한 2개의 n채널형 MISFET의 게이트 전극 G1과 게이트 전극 G2 사이의 거리(영역)가 좁아진다. 이 때, n채널형 MISFET를 덮도록 질화실리콘막이 형성되지만, 이 질화실리콘막을 게이트 전극 사이의 영역에 매립하는 특성(매립 특성)은, 게이트 전극간 거리에만 관계되는 것이 아니라, 게이트 전극 G1, G2의 높이에도 의존한다. 즉, 게이트 전극간 거리가 작아져도, 게이트 전극 G1, G2의 높이가 낮으면, 질화실리콘막의 매립 특성은 그다지 열화되지 않는 것이다. 바꿔 말하면, 게이트 전극간 거리가 커져도, 게이트 전극 G1, G2의 높이가 높아질수록, 질화실리콘막의 매립 특성은 열화된다. 이것으로부터, 질화실리콘막의 매립 특성을 판단하는 지표로서 어스펙트비라고 불리는 것이 사용된다.
또한, 본 실시 형태에서 설명하는 게이트 전극 사이의 영역은, 게이트 전극의 측벽에 형성된 사이드월 SW 사이의 영역을 의미한다.
이하에서는, 이 어스펙트비에 대하여 도 3을 참조하면서 설명한다. 도 3에 서, 우선, 게이트 전극 G1과 게이트 전극 G2 사이의 거리를 거리 S0으로 한다. 거리 S0은, 엄밀하게 말하면, 게이트 전극 G1의 측벽에 형성되어 있는 사이드월 SW와, 게이트 전극 G2의 측벽에 형성되어 있는 사이드월 SW의 거리를 말하지만, 본 명세서에서는 편의상, 거리 S0을 게이트 전극간 거리라고 부르기로 한다. 다음으로, 게이트 전극 G1과 게이트 전극 G2의 높이를 높이 h0으로 한다. 이 높이 h0은, 반도체 기판(1S)의 주면과 게이트 전극 G1, G2의 상면 사이의 거리로서 정의된다.
이 때, 어스펙트비는 (h0/S0)으로 정의된다. 예를 들면, 게이트 전극의 높이 h0을 일정하게 하고, 게이트 전극간 거리인 거리 S0을 작게 해 가면 어스펙트비는 커진다. 이 경우, 거리 S0을 작게 해 감에 따라서 질화실리콘막의 매립 특성이 열화된다. 즉, 어스펙트비가 커지면, 질화실리콘막의 매립 특성이 열화되는 것을 알 수 있다.
SRAM의 소형화는, 게이트 전극 G1, G2의 게이트 길이를 유지한 상태 그대로, 게이트 전극 G1과 게이트 전극 G2 사이의 거리를 좁힘으로써 행해지고 있다. 게이트 전극 G1, G2의 게이트 길이를 유지하고 있다고 하는 것은, MISFET의 스케일링 법칙으로부터 생각하면, 게이트 전극 G1, G2의 높이도 유지하고 있는 것으로 된다. 이것은, 게이트 전극 G1, G2의 높이 h0을 일정하게 하고 있다고 생각할 수 있다. 한편，SRAM의 소형화는, 게이트 전극 G1과 게이트 전극 G2 사이의 거리를 좁힘으로써 행해지므로, SRAM의 소형화에 의해, 게이트 전극간 거리를 나타내는 거리 S0은 작아진다. 따라서，(h0/S0)으로 정의되는 어스펙트비는, SRAM의 소형화에 의해 커진다. 어스펙트비가 커진다고 하는 것은, 질화실리콘막의 매립 특성이 열화되는 것을 의미하고 있다. 이 때문에, SRAM의 소형화에 의해 질화실리콘막의 매립 특성이 열화되는 것을 어스펙트비에 의해 판단할 수 있는 것을 알 수 있다.
또한, 본 실시 형태 1에서, 게이트 전극 G1, G2 간의 거리 S0은, 게이트 전극 G1, G2의 측벽에 형성된 사이드월 SW간의 거리 S0으로서 나타내고 있다. 본 실시 형태 1에서, 게이트 전극 G1, G2의 높이 h0은 70∼100㎚ 정도이고, 게이트 전극 G1, G2 간은 100∼140㎚ 정도이며, 사이드월 SW의 폭은 20∼40㎚ 정도이다. 이 때, 거리 S0은 20∼100㎚ 정도로 된다.
여기서, SRAM에서는, 도 2에 도시한 바와 같이, 게이트 전극 G1과 게이트 전극 G2는, 서로 병행하도록 배치되어 있다. 이 때문에, 게이트 전극 G1과 게이트 전극 G2 사이의 거리는 일정하여, 게이트 전극 G1과 게이트 전극 G2 간의 어스펙트비는 일정하다고 생각된다. 그러나, 실제로는, 게이트 전극 G1과 게이트 전극 G2 사이의 거리(S0)가 일정하여도, 게이트 전극 G1과 게이트 전극 G2 아래에 존재하는 영역이 액티브 영역인지, 혹은, 소자 분리 영역인지에 따라서 변화하는 것이다. 그리고, 게이트 전극 G1과 게이트 전극 G2 아래에 존재하는 영역이 액티브 영역인 장소보다도, 게이트 전극 G1과 게이트 전극 G2 아래에 존재하는 영역이 소자 분리 영역인 장소는 어스펙트비가 높아진다. 즉, 게이트 전극 G1과 게이트 전극 G2 아래에 존재하는 영역이 소자 분리 영역인 장소는, SRAM 내에서 특히 어스펙트비가 높아지는 장소이며, 이 장소에서 가장 질화실리콘막의 매립 특성의 열화가 생기기 쉬운 장소로 된다.
이 이유에 대하여 설명한다. 도 2에 도시한 바와 같이, 서로 병행하도록 배 치되어 있는 게이트 전극 G1과 게이트 전극 G2는, 액티브 영역 An2, 소자 분리 영역 STI 및 액티브 영역 An3에 걸쳐 연장되어 있다. 이 때, 도 2에서의 A-A선에 의한 단면도가 도 3이다. 이 도 3은, 게이트 전극 G1과 게이트 전극 G2 아래에 존재하는 영역이 액티브 영역 An2인 예를 도시하고 있다고 할 수 있다. 이 경우, 어스펙트비는 (h0/S0)으로 된다.
이에 대하여, 도 4는 도 2의 B-B선으로 절단한 단면도이다. 즉, 도 4는 게이트 전극 G1과 게이트 전극 G2 아래에 존재하는 영역이 소자 분리 영역 STI인 예를 도시하고 있다. 이 도 4에서, 게이트 전극 G1과 게이트 전극 G2 간의 어스펙트비에 대하여 생각해 본다. 도 4에 도시한 바와 같이, 반도체 기판(1S)의 주면에 소자 분리 영역 STI가 형성되어 있지만, 소자 분리 영역 STI의 표면을 깎여져 깊이 d의 홈이 형성되어 있는 것을 알 수 있다. 즉, 게이트 전극 G1의 측벽과 게이트 전극 G2의 측벽에는, 각각, 사이드월 SW가 형성되어 있지만, 이 사이드월 SW 사이에 노출되어 있는 소자 분리 영역 STI에 깎여짐이 생겨 있어, 깊이 d의 홈이 형성되어 있다. 이와 같이 깊이 d의 홈이 형성되어 있는 이유에 대하여 설명한다.
사이드월 SW는, 게이트 전극 G1, G2를 덮도록 산화실리콘막을 형성하고，이 산화실리콘막을 이방성 에칭함으로써 형성된다. 이 때의 이방성 에칭에 의해 노출되어 있는 소자 분리 영역 STI의 표면이 에칭되는 것이다. 즉, 게이트 전극 G1, G2를 덮도록 형성되어 있는 막은 산화실리콘막이고, 소자 분리 영역 STI도 산화실리콘막이 매립되어 있기 때문에, 사이드월 SW를 형성하는 산화실리콘막의 이방성 에칭에 의해, 소자 분리 영역 STI의 일부도 에칭되는 것이다. 이 결과, 노출되어 있는 소자 분리 영역 STI의 표면이 에칭되어 소자 분리 영역 STI에 깊이 d의 홈이 형성되는 것이다.
이에 대하여, 도 3에 도시한 바와 같이, 게이트 전극 G1과 게이트 전극 G2 아래에 존재하는 영역이 액티브 영역 An2인 경우, 액티브 영역 An2는 실리콘을 주체로 하는 영역이고, 이 액티브 영역 An2 상에 형성되는 산화실리콘막과는 상이하다. 이 때문에, 게이트 전극 G1, G2를 덮도록 형성되어 있는 산화실리콘막을 이방성 에칭하여 게이트 전극 G1, G2의 측벽에 사이드월 SW를 형성하여도, 노출되어 있는 액티브 영역 An2는 에칭되지 않는다. 이 결과, 액티브 영역 An2는 깎여지지 않아 홈이 형성되지 않는 것이다.
또한, 반도체 장치의 제조 공정에서는 다양한 세정 공정이 실시되지만, 이 세정 공정에 의해, 산화실리콘막은 실리콘을 주체로 하는 영역보다도 제거되기 쉬운 것이다. 이것으로부터, 사이드월 SW로부터 노출되어 있는 액티브 영역 An2보다도, 사이드월 SW로부터 노출되어 있는 소자 분리 영역 STI에 깎여짐이 생기기 쉬운 것이다.
이상으로부터, 도 4에 도시한 바와 같이, 게이트 전극 G1과 게이트 전극 G2 아래에 존재하는 영역이 소자 분리 영역 STI인 경우, 게이트 전극 G1과 게이트 전극 G2 사이에서의 어스펙트비는, (H0/S0)으로 된다. 이 때, 높이 H0은, 게이트 전극 G1, G2의 반도체 기판(1S)의 주면으로부터의 높이 h0과, 소자 분리 영역 STI의 표면에 형성된 홈의 깊이 d와의 합으로 된다(H0=h0+d). 따라서, 게이트 전극 G1과 게이트 전극 G2 사이의 거리인 거리 S0이 도 3과 도 4에서 동일한 것으로 하면, 도 3에 도시한 경우의 어스펙트비(h0/S0)에 비해, 도 4에 도시한 경우의 어스펙트비(H0/S0)가 커진다. 이와 같이, 게이트 전극 G1과 게이트 전극 G2 아래에 존재하는 영역이 액티브 영역 An2인 장소(도 3)보다도, 게이트 전극 G1과 게이트 전극 G2 아래에 존재하는 영역이 소자 분리 영역 STI인 장소(도 4)는 어스펙트비가 높아지는 것을 알 수 있다. 즉, 게이트 전극 G1과 게이트 전극 G2 아래에 존재하는 영역이 소자 분리 영역 STI인 장소는, SRAM 내에서 특히 어스펙트비가 높아지는 장소이고, 이 장소에서 가장 질화실리콘막의 매립 특성의 열화가 생기기 쉬운 장소로 되는 것을 알 수 있다.
본 실시 형태 1에서는, 게이트 전극 G1과 게이트 전극 G2 사이의 영역을 포함하는 반도체 기판(1S) 상에, 우선, 절연막으로서 질화실리콘막을 형성하고, 그 후, 층간 절연막으로서, 예를 들면, 산화실리콘막을 형성하도록 구성하고 있다. 이와 같이, 게이트 전극 G1과 게이트 전극 G2 사이의 영역을 포함하는 반도체 기판(1S) 상에, 우선, 질화실리콘막을 형성한 후에 산화실리콘막을 형성하고 있다. 이 때문에, 게이트 전극 G1과 게이트 전극 G2 사이의 영역을 매립하는 질화실리콘막의 매립 특성이 중요시되고 있다.
이하에서는, 게이트 전극 G1과 게이트 전극 G2 사이의 영역을 포함하는 반도체 기판 상에 직접 층간 절연막으로 되는 산화실리콘막을 형성하는 것이 아니라, 질화실리콘막을 형성한 후에 산화실리콘막을 형성하는 것에 대하여 도면(도 5∼도 9)을 참조하면서 설명한다. 도 5∼도 9는 도 2의 A-A선으로 절단한 단면에 대응하는 도면이다.
우선, 게이트 전극 G1과 게이트 전극 G2 사이의 영역을 포함하는 반도체 기판(1S) 상에 직접 산화실리콘막을 형성하는 경우에 생기는 문제점에 대하여 설명한다. 도 5에 도시한 바와 같이, 게이트 전극 G1과 게이트 전극 G2 사이의 영역을 포함하는 반도체 기판(1S) 상에 산화실리콘막 TS를 형성한다. 그 후, 도 6에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 산화실리콘막 TS를 관통하여 반도체 기판(1S)에 형성된 소스 영역(특히, 깊은 n형 불순물 확산 영역 NR)이나 드레인 영역(특히, 깊은 n형 불순물 확산 영역 NR)에 도달하는 컨택트 홀 CNT1을 형성한다. 이 때, 통상적으로, 컨택트 홀 CNT1은, 게이트 전극 G1과 게이트 전극 G2 사이의 한가운데에 형성되지만, 예를 들면, 포토리소그래피 기술에서의 위치 어긋남(오정렬)에 의해, 컨택트 홀 CNT1의 위치가 게이트 전극 G1측으로 어긋나는 것으로 한다(도 6 참조). 그렇게 하면, 컨택트 홀 CNT1은, 사이드월 SW에 접촉하게 되지만, 이 사이드월 SW도 산화실리콘막 TS와 동일한 산화실리콘막으로 형성되어 있기 때문에，에칭되게 된다. 이 때문에, 컨택트 홀 CNT1과 게이트 전극 G1이 접근하여 형성되므로, 컨택트 홀 CNT1을 매립하는 플러그와 게이트 전극 G1의 쇼트 불량이 발생할 우려가 높아진다. 또한, 컨택트 홀 CNT1의 위치가 게이트 전극 G1측으로 어긋나기 때문에, 컨택트 홀 CNT1의 저부의 일부는, 니켈 실리사이드막 CS가 형성되어 있지 않은 얕은 n형 불순물 확산 영역 EX와 접촉하게 된다. 이 때문에, 컨택트 홀 CNT1에 도전 재료를 매립한 플러그와 소스 영역 혹은 드레인 영역의 접촉 저항이 상승한다.
따라서, 게이트 전극 G1과 게이트 전극 G2 사이의 영역을 포함하는 반도체 기판(1S) 상에 직접 산화실리콘막을 형성하는 것이 아니라, 우선, 질화실리콘막을 형성한 후, 이 질화실리콘막 상에 산화실리콘막을 형성하고 있다. 구체적으로는, 도 7에 도시한 바와 같이, 게이트 전극 G1과 게이트 전극 G2 사이의 영역을 포함하는 반도체 기판(1S) 상에 질화실리콘막 SN을 형성한 후, 이 질화실리콘막 SN 상에 산화실리콘막 TS를 형성한다.
다음으로, 도 8에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 산화실리콘막 TS를 에칭하여 컨택트 홀 CNT1을 형성한다. 이 때, 예를 들면, 포토리소그래피 기술에서의 위치 어긋남(오정렬)에 의해, 컨택트 홀 CNT1의 위치가 게이트 전극 G1측으로 어긋나는 것으로 한다. 그러나, 산화실리콘막 TS와 에칭 선택비가 취해져 있는 질화실리콘막 SN이 형성되어 있으므로, 컨택트 홀 CNT1은 질화실리콘막 SN을 관통하여 에칭되는 일은 없다. 따라서, 컨택트 홀 CNT1이 게이트 전극 G1측으로 어긋나서 형성되어도, 질화실리콘막 SN이 에칭 스토퍼막으로서 기능하기 때문에, 질화실리콘막 SN의 하층에 형성되어 있는 사이드월 SW가 에칭되는 일은 없다.
그 후, 도 9에 도시한 바와 같이, 컨택트 홀 CNT1의 저부에 노출되는 질화실리콘막 SN을 에칭한다. 여기서는, 질화실리콘막 SN의 에칭을 행하기 때문에, 산화실리콘막으로 형성되어 있는 사이드월 SW는 에칭되지 않고, 사이드월 SW를 따라서 자기 정합적으로 컨택트 홀 CNT1이 형성된다. 이 결과, 컨택트 홀 CNT1이 게이트 전극 G1측으로 어긋나도 자기 정합적으로 컨택트 홀 CNT1의 저부가 깊은 n형 불순물 확산 영역 NR 상에 형성되어 있는 니켈 실리사이드막 CS에 접촉하게 된다.
따라서, 컨택트 홀 CNT1이 게이트 전극 G1측으로 어긋나서 형성되어도, 사이드월 SW가 에칭되지 않기 때문에, 컨택트 홀 CNT1에 도전 재료를 매립함으로써 형성되는 플러그와 게이트 전극 G1의 거리가 확보된다. 이 때문에, 플러그와 게이트 전극 G1의 쇼트 불량을 억제할 수 있다. 또한, 컨택트 홀 CNT1의 저부가 자기 정합적으로 니켈 실리사이드막 CS 상에 접촉하도록 형성되기 때문에, 플러그와 소스 영역이나 드레인 영역과의 접촉 저항의 상승을 억제할 수 있다.
이와 같이, 게이트 전극 G1과 게이트 전극 G2 사이의 영역을 포함하는 반도체 기판(1S) 상에, 우선, 질화실리콘막을 형성한 후, 이 질화실리콘막 상에 산화실리콘막을 형성함으로써, 컨택트 홀 CNT1의 위치 어긋남에 의한 쇼트 불량 및 접촉 저항의 상승을 억제할 수 있는 효과가 얻어진다. 즉, 절연막인 질화실리콘막은 에칭 스토퍼막으로서 기능하고 있다. 이 기술은, 소위 SAC(Self Align Contact)라고 불리고 있다. 즉, 게이트 전극 G1과 게이트 전극 G2 사이의 영역을 포함하는 반도체 기판(1S) 상에 형성되는 질화실리콘막 SN은, SAC 기술을 실현하는 기능을 갖고, 컨택트 홀 CNT1의 위치 어긋남에 의한 불량 발생을 억제할 수 있는 기능을 갖는 것이다.
또한，이 절연막인 질화실리콘막 SN에는, 다른 기능도 있다. 이 다른 기능에 대하여 설명한다. 최근, MISFET의 고성능화를 도모하는 기술로서 변형 실리콘 기술이 있다. 변형 실리콘 기술이란, MISFET의 채널 형성 영역에 변형에 기인한 응력을 부여함으로써, 채널을 흐르는 캐리어(전자나 정공)의 이동도를 향상시키는 기술이다. 이 변형 실리콘 기술에 의하면, 채널을 흐르는 캐리어의 이동도를 향상 시킴으로써, MISFET의 고성능화를 실현할 수 있다.
구체적으로, n채널형 MISFET에서는, 1.3㎬∼1.7㎬의 인장 응력을 반도체 기판 내의 채널 영역에 가함으로써, 전자의 이동도를 향상시키고 있다. 한편，p채널형 MISFET에서는, 인장 응력과는 반대의 압축 응력을 반도체 기판 내의 채널 영역에 가함으로써, 정공의 이동도를 향상시키고 있다. 이 때, p채널형 MISFET에 발생시키는 압축 응력은, 1.3㎬∼1.7㎬ 정도이다. 또한, 본 실시 형태 1에서 설명하는 인장 응력과 압축 응력의 값은, 각각 반대 방향의 응력이며, 각각 절대값으로 표시하고 있다. 즉, p채널형 MISFET에 발생시키는 압축 응력을 1.3㎬∼1.7㎬로 표기하였을 때, n채널형 MISFET에 발생시키는 인장 응력을 -1.3㎬∼-1.7㎬로 표기할 수 있다. 또한, 이후의 설명에서 응력의 값을 표시할 때는, 기본적으로 절대값으로 표기한다.
이와 같이 변형 실리콘 기술에서는 반도체 기판에 응력을 발생시키고 있고,이 응력을 발생시키는 기능을 갖는 것이, 전술한 질화실리콘막 SN이다. 즉, 질화실리콘막 SN의 격자 간격과, 반도체 기판을 구성하는 실리콘과의 격자 간격의 차에 의한 스트레스를 발생시키고, 이 스트레스에 의해 반도체 기판의 채널에 응력을 발생시키고 있는 것이다. 구체적으로, 응력을 발생시키는 질화실리콘막 SN에는 내부응력을 발생시키기 위해서 소정 이상의 막 두께가 필요하게 된다.
또한, 이와 같은 응력을 발생시키는 막으로서, 본 실시 형태 1과 같은 SAC용 질화실리콘막으로 실현하는 것의 이점을 설명한다. 상기의 변형 실리콘 기술의 배경으로서, 당초는, 채널 영역에 2축성의 응력을 발생시키는 것이 주류이었다. 2축 성의 응력이란, 게이트 길이 방향, 및, 게이트 폭 방향으로 발생시키는 응력이다. 이 2축성의 응력을 이용한 경우, 구동 전류가 기대하고 있던 정도로 증가하지 않는 것이 실험에 의해 판명되었다. 특히, p채널형 MISFET에서, 전류의 증가는 적었다. 이것은 게이트 길이 방향으로 발생하는 응력은 전류를 증가시키고 있지만, 게이트 폭 방향으로 발생하는 응력은 전류를 감소시키고 있기 때문이었다. 따라서, 게이트 길이 방향으로만 응력을 발생시키는 1축성의 응력이 요구되었다. 본 실시 형태 1과 같은 SAC용 질화실리콘막은, 막 자체가 발생시키는 응력은 2축성이지만, 형성되는 장소가 게이트 전극의 측벽을 따르도록 형성되기 때문에, 게이트 전극의 한쪽의 측벽으로부터 다른 쪽의 측벽을 향하도록 응력이 강하게 발생한다. 즉, 예를 들면, 도 2의 각 게이트 전극 G를 참조하여 알 수 있는 바와 같이, 게이트 전극은, 전류량의 확보를 위해서, 게이트 폭 방향의 길이가 길어지도록 연장시키는 것이 일반적이다. 또한, 고속 동작을 위해서, 게이트 길이 방향의 길이를 짧게 하도록 스케일링하는 것이 일반적이다. 따라서, SAC용 질화실리콘막으로 게이트 전극을 덮은 경우, 게이트 길이 방향으로 발생시키는 응력을, 게이트 폭 방향으로 발생시키는 응력보다도 압도적으로 크게 할 수 있는 것이다. 즉, 주로, 게이트 길이 방향으로 응력을 발생시킬 수 있다.
또한, 이와 같은 응력에 의해 MISFET의 전류를 증가시키기 위해서는, 소스 영역과 드레인 영역 사이에 위치하고, 게이트 전극의 하부에 위치하는 채널 영역 전체에 응력이 발생하고 있을 필요가 있다. 즉, n채널형 MISFET에서는, 게이트 길이 방향으로 1축성의 인장 응력(Si 원자간의 거리를 넓히는 응력)을 채널 영역 전 체에 가하고, p채널형 MISFET에서는, 게이트 길이 방향으로 1축성의 압축 응력(Si 원자간의 거리를 좁히는 응력)을 채널 영역 전체에 가한다. 그를 위해서，n채널형 MISFET 및 p채널형 MISFET의 응력의 값을 1.3㎬∼1.7㎬로 하고 있다. 이 값이 작은 경우, 예를 들면 100㎫ 정도인 경우에서는, 그 응력은 게이트 전극의 단부 부근에만 영향을 주고, 전류의 증가에는 이르지 않는다. 또한, 채널 영역 전체에 응력을 발생시킬 필요가 있기 때문에, 게이트 전극의 게이트 길이가 긴 MISFET에서는 효과가 낮다. 본 실시 형태 1에서는, 게이트 전극의 게이트 길이가, 130㎚ 이하, 보다 바람직하게는 90㎚ 이하, 더욱 바람직하게는 65㎚ 이하인 경우를 상정하고 있다.
또한, 본 실시 형태 1에서는, 질화실리콘막 SN의 매립성에 대하여, 게이트 길이를 유지하면서 각 게이트 전극간의 거리가 작아진 경우를 상정하고 있지만, 게이트 길이가 짧아지고, 또한, 각 게이트 전극간의 거리가 작아진 경우도 마찬가지의 효과를 얻을 수 있다. 즉, 게이트 길이가, 상기한 바와 같이 130㎚ 이하, 90㎚ 이하, 또한 65㎚ 이하로 된 경우라도 적용 가능하다.
이상과 같이, 게이트 전극 G1과 게이트 전극 G2 사이의 영역을 포함하는 반도체 기판(1S) 상에 형성되는 절연막인 질화실리콘막 SN은, SAC 기술을 실현하는 제1 기능과, 변형 실리콘 기술을 실현하는 제2 기능을 갖고 있는 것을 알 수 있다. 게이트 전극 G1과 게이트 전극 G2 사이의 영역을 포함하는 반도체 기판(1S) 상에는, 우선, 전술한 기능을 실현하는 질화실리콘막 SN이 형성되므로, 게이트 전극 G1과 게이트 전극 G2 사이의 영역이 좁아지면, 이 영역을 매립하는 질화실리콘막 SN 의 매립 특성의 열화가 문제로 된다.
SRAM의 소형화를 진행시키면, 게이트 전극 G1과 게이트 전극 G2 사이의 영역(거리)이 좁아져 어스펙트비가 상승한다. 어스펙트비가 상승하면, 게이트 전극 G1과 게이트 전극 G2 사이의 영역(거리)을 매립하는 질화실리콘막 SN의 매립 특성이 열화된다. 이 질화실리콘막 SN의 매립 특성의 열화를 억제하는 방법으로서, 질화실리콘막 SN의 막 두께를 얇게 하는 것이 생각된다. 그러나, 전술한 바와 같이, 질화실리콘막 SN에는 응력을 발생시켜 변형 실리콘 기술을 실현하는 기능을 갖고 있고, 응력을 발생시키는 질화실리콘막 SN에는 내부 응력을 발생시키기 위해서 소정 이상의 막 두께가 필요로 된다. 이것으로부터, SRAM의 소형화를 실현하면, 게이트 전극 G1과 게이트 전극 G2 사이의 영역(거리)이 좁아져 어스펙트비가 상승하는 한편, 질화실리콘막 SN의 막 두께를 확보할 필요가 있으므로, 특히, 질화실리콘막 SN의 매립 특성이 열화된다. 구체적으로, 게이트 전극 G1과 게이트 전극 G2사이의 영역(거리)이 좁아져 어스펙트비가 1.4 이상으로 되고, 또한, 질화실리콘막 SN의 막 두께가, 게이트 전극 G1과 게이트 전극 G2 사이의 영역(거리)의 1/2 이상의 막 두께로 되면, 질화실리콘막 SN의 매립 특성의 열화가 현저해진다.
다음으로, 질화실리콘막 SN의 매립 특성이 열화됨으로써 발생하는 문제점을 본 발명자가 검토한 비교예를 이용하여 설명하고, 그 후, 그 문제점을 해결하는 본 실시 형태 1에서의 기술적 사상에 대하여 설명한다.
도 10∼도 14는, 본 발명자가 검토한 비교예에서의 반도체 장치의 제조 공정을 도시하는 단면도이다. 도 10∼도 14의 좌측에는, 도 2의 B-B선에서의 단면도가 도시되어 있고, 도 10∼도 14의 우측에는, 도 2의 C-C선에서의 단면도가 도시되어 있다.
우선, 도 10은 반도체 기판(1S) 상에 MISFET를 형성한 상태를 도시하고 있다. 도 10의 좌측에서는, 반도체 기판(1S)에 형성된 소자 분리 영역 STI 상에 게이트 전극 G1과 게이트 전극 G2가 일정 거리만큼 이격하여 형성되어 있고, 게이트 전극 G1의 측벽과 게이트 전극 G2의 측벽에 사이드월 SW가 형성되어 있다. 한편, 도 10의 우측에서는, 소자 분리 영역 STI에 의해 구획된 액티브 영역 An2, An3에 각각, p형 웰 PWL1, PWL2가 형성되어 있고, 이 p형 웰 PWL1, PWL2 상에 깊은 n형 불순물 확산 영역 NR이 형성되어 있다. 그리고, 이 깊은 n형 불순물 확산 영역 NR의 표면에 니켈 실리사이드막 CS가 형성되어 있다.
계속해서, 도 11에 도시한 바와 같이, 게이트 전극 G1 및 게이트 전극 G2를 덮도록 반도체 기판(1S) 상에 질화실리콘막 SN1∼SN3을 순차적으로 형성한다. 구체적으로는, 반도체 기판(1S) 상에 플라즈마 CVD법을 사용함으로써, 질화실리콘막 SN1을 형성한 후, 이 질화실리콘막 SN1에 대하여 자외선 조사한다. 이 자외선 조사는, 질화실리콘막 SN1의 막 내에 인장 응력을 발생하기 위해서 질화실리콘막 SN1을 소성하는 역할을 갖고 있다. 그리고, 질화실리콘막 SN1 상에 플라즈마 CVD법으로 질화실리콘막 SN2를 형성하고，이 질화실리콘막 SN2에 대하여 자외선 조사한다. 또한, 질화실리콘막 SN2 상에 플라즈마 CVD법을 사용함으로써 질화실리콘막 SN3을 형성한 후, 이 질화실리콘막 SN3에 대하여 자외선 조사한다. 이와 같이 하여 질화실리콘막 SN1∼SN3을 형성할 수 있다.
이와 같이 질화실리콘막 SN1∼SN3을 3층으로 나누어 형성하는 것은, 각각의 질화실리콘막 SN1∼SN3을 형성한 후에 축차적으로 자외선 조사를 행하여, 질화실리콘막 SN1∼SN3의 막 내에 응력을 효과적으로 발생시키기 위해서이다. 이와 같이 질화실리콘막 SN1∼SN3과 같이 나누어 축차적으로 형성하는 기술은, 예를 들면, 일본 특원 2007-154280호에 기재되어 있다.
단，이 기술에서는, 질화실리콘막 SN1∼SN3을 동일한 형성 조건에서, 또한, 동일한 막 두께로 형성하고 있다. 구체적으로, 질화실리콘막 SN1∼SN3의 게이트 전극 G1 상에서의 각각의 막 두께를 동일한 막 두께 t1로 하면, 적층된 질화실리콘막 SN1∼SN3의 총 막 두께 T0은, T0=t1+t1+t1로 나타낼 수 있다.
적층된 질화실리콘막 SN1∼SN3은 이상적으로는 컨포멀하게 형성되는 것이 바람직하지만, 실제로는, 컨포멀하게 형성되지 않는다. 즉, 질화실리콘막 SN1∼SN3은, 게이트 전극 G1, G2 상에서의 막 두께가 가장 두꺼워지고, 게이트 전극 G1, G2의 측벽에 형성되는 질화실리콘막 SN1∼SN3의 막 두께나, 게이트 전극 G1, G2 사이의 반도체 기판(1S)(소자 분리 영역 STI) 상에 형성되는 질화실리콘막 SN1∼SN3의 막 두께는, 게이트 전극 G1, G2 상에서의 막 두께보다도 얇게 형성되는 경향이 있다. 구체적으로 설명하면, 도 11에 도시한 바와 같이, 적층된 질화실리콘막 SN1∼SN3의 게이트 전극 G1 상에서의 총 막 두께를 총 막 두께 T0, 적층된 질화실리콘막 SN1∼SN3의 사이드월 SW의 측벽에 형성되는 총 막 두께를 총 막 두께 T1, 게이트 전극 G1, G2 사이의 소자 분리 영역 STI 상에 형성되는 질화실리콘막 SN1∼SN3의 총 막 두께를 총 막 두께 T2로 한다.
이 때, T0>T1, T0>T2의 관계가 성립한다. 그리고, 적층된 질화실리콘막 SN1∼SN3의 사이드월 SW의 측벽에 형성되는 각각의 막 두께를 막 두께 t4(<t1), t5(<t1), t6(<t1)으로 하면，T1=t4+t5+t6으로 나타낼 수 있다. 마찬가지로, 게이트 전극 G1, G2 사이의 소자 분리 영역 STI 상에 형성되는 질화실리콘막 SN1∼SN3의 각각의 막 두께를 막 두께 t7(<t1), t8(<t1), t9(<t1)로 하면，T2=t7+t8+t9로 나타낼 수 있다.
본 발명자가 검토한 비교예에서는, 전술한 바와 같이, 질화실리콘막 SN1∼SN3의 게이트 전극 G1 상에서의 막 두께를 동일하게 하고 있는 결과, 가장 상층에 형성되는 질화실리콘막 SN3을 형성할 때, 게이트 전극 G1, G2 사이의 영역에서의 어스펙트비가 커지는 것이다. 즉, 게이트 전극 G1, G2 간의 어스펙트비는, 질화실리콘막 SN1을 형성한 단계에서, 질화실리콘막 SN1을 형성하기 전의 단계에서의 어스펙트비보다도 상승하고, 또한, 질화실리콘막 SN1 상에 질화실리콘막 SN2를 형성한 단계에서 어스펙트비가 높아진다. 즉, 게이트 전극 G1, G2 간의 어스펙트비는, 질화실리콘막 SN1∼SN3을 순차적으로 형성함에 따라서 상승하고, 가장 상층에 형성되는 질화실리콘막 SN3을 매립할 때, 게이트 전극 G1, G2 간의 어스펙트비는 가장 커진다.
또한, 질화실리콘막 SN1∼SN3은 컨포멀하게 형성되지 않으므로, 게이트 전극 G1, G2 간의 커버리지 특성이 저하된다. 본 명세서에서 커버리지 특성의 저하란, 질화실리콘막 SN1∼SN3을 형성할 때, 게이트 전극 G1, G2의 측벽에 형성되는 질화실리콘막 SN1∼SN3의 막 두께나, 게이트 전극 G1, G2 사이의 반도체 기판(1S)(소자 분리 영역 STI) 상에 형성되는 질화실리콘막 SN1∼SN3의 막 두께가, 게이트 전극 G1, G2 상에서의 막 두께보다도 얇게 형성되는 결과, 질화실리콘막 SN1∼SN3의 표면의 형상이 순테이퍼 형상이 아니라 수직 형상이나 역테이퍼 형상으로 되는 것을 의미하고 있다. 예를 들면, 게이트 전극 G1, G2 간에서의 질화실리콘막 SN1의 커버리지 특성이 저하되면，이 질화실리콘막 SN1 상에 형성되는 질화실리콘막 SN2의 커버리지 특성이 더욱 저하된다. 이것은, 질화실리콘막 SN2를 형성할 때의 기초막으로 되는 질화실리콘막 SN1의 커버리지 특성이 저하되어 있으면, 그 커버리지 특성의 저하를 반영하여 질화실리콘막 SN2의 커버리지 특성이 더욱 저하되기 때문이다. 따라서, 가장 상층에 형성되는 질화실리콘막 SN3은, 더욱 커버리지 특성이 저하된 질화실리콘막 SN2 상에 형성되기 때문에, 질화실리콘막 SN1∼SN3 중에서 가장 질화실리콘막 SN3의 커버리지 특성이 저하되게 된다. 이 때문에, 도 11에 도시한 바와 같이, 게이트 전극 G1, G2 사이의 영역을 매립하는 질화실리콘막 SN3의 표면 형상은, 순테이퍼 형상이 아니라 테이퍼각이 선 수직 형상으로 된다. 이에 의해, 질화실리콘막 SN3의 매립 특성이 열화되게 된다.
즉, 질화실리콘막 SN1∼SN3의 매립 특성의 열화는, 질화실리콘막 SN1∼SN3 중 가장 상층에 형성되어 있는 질화실리콘막 SN3에서 현저하게 나타난다. 특히, 게이트 전극 G1과 게이트 전극 G2 사이의 영역(거리)이 좁아져 어스펙트비가 1.4 이상으로 되고, 또한, 질화실리콘막 SN1∼SN3의 총 막 두께가, 게이트 전극 G1과 게이트 전극 G2 사이의 영역(거리)의 1/2 이상의 막 두께로 되면, 최상층의 질화실리콘막 SN3의 매립 특성의 열화가 현저해진다.
계속해서, 도 12에 도시한 바와 같이, 질화실리콘막 SN3 상에 산화실리콘막 TS를 형성한다. 이 때, 게이트 전극 G1, G2 사이에 형성된 질화실리콘막 SN3의 매립 특성이 열화되어 있으므로, 산화실리콘막 TS를 게이트 전극 G1, G2 사이에 충분히 매립할 수 없어 보이드 V가 발생한다. 즉, 게이트 전극 G1, G2 사이에서의 질화실리콘막 SN3의 표면 형상이 순테이퍼 형상이 아니라 수직 형상을 하고 있으므로, 산화실리콘막 TS를 형성할 때의 반응 가스가 충분히 게이트 전극 G1, G2 사이에 퍼지지 않아, 산화실리콘막 TS에 공동부인 보이드 V가 발생하는 것이다.
그 후, 도 13에 도시한 바와 같이, 산화실리콘막 TS 상에 산화실리콘막 PS를 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 산화실리콘막 PS와 산화실리콘막 TS와 질화실리콘막 SN1, SN2, SN3을 관통하여 니켈 실리사이드막 CS에 도달하는 컨택트 홀 CNT1 및 컨택트 홀 CNT2를 형성한다. 이 때, 컨택트 홀 CNT1과 컨택트 홀 CNT2는 보이드 V에 의해 접속되게 된다.
다음으로, 도 14에 도시한 바와 같이, 컨택트 홀 CNT1과 컨택트 홀 CNT2에 배리어 도체막과 도전막을 매립함으로써 플러그 PLG1 및 플러그 PLG2를 형성한다. 이 때, 컨택트 홀 CNT1과 컨택트 홀 CNT2에 매립하는 배리어 도체막과 도체막이 보이드 V의 내부에까지 유입된다. 그렇게 하면, 컨택트 홀 CNT1에 배리어 도체막과 도체막을 매립하여 형성되는 플러그 PLG1과, 컨택트 홀 CNT2에 배리어 도체막과 도체막을 매립하여 형성되는 플러그 PLG2가, 보이드 V에 유입된 도전 재료(배리어 도체막과 도체막)를 통해서 전기적으로 쇼트하게 된다. 이 쇼트한 각각의 플러그 PLG1, PLG2에 서로 다른 전압이 인가되는 경우, 반도체 장치로서 회로 동작 불량으 로 되어, 제품의 수율이 저하되게 된다.
이상과 같이, 본 발명자가 검토한 비교예에서는, 게이트 전극 G1, G2 사이를 매립하는 질화실리콘막 SN3의 표면 형상이 수직 형상으로 되는 커버리지의 저하(매립 특성의 열화)가 생기고, 이 결과, 질화실리콘막 SN3 상에 형성되는 산화실리콘막 TS에 보이드 V가 발생한다. 그리고, 이 보이드 V에 도전 재료(배리어 도체막과 도체막)가 매립됨으로써, 인접하는 플러그 PLG1, PLG2에서 쇼트 불량이 발생하는 문제점이 생긴다.
따라서, 본 실시 형태 1에서는, 게이트 전극 G1, G2 사이에 매립되는 질화실리콘막 SN3의 매립 특성을 개선하는 것을 목적으로 하고 있다. 더욱 상세하게는, 질화실리콘막 SN3의 매립 특성을 개선함으로써, 이 질화실리콘막 SN3 상에 형성되는 산화실리콘막 TS에 보이드 V가 발생하는 것을 방지하는 것을 목적의 하나로 하고 있다. 이에 의해, 보이드 V를 통하여 인접하는 플러그 PLG1, PLG2에 쇼트 불량이 발생하는 것을 방지할 수 있다고 하는 효과가 얻어진다. 본 실시 형태 1에서는, 이 목적을 실현하기 위해서, 적층 형성하는 질화실리콘막 SN1∼SN3의 제조 방법을 연구하고 있다. 이하에, 이 본 실시 형태 1에서의 기술적 사상(반도체 장치의 제조 방법)에 대하여 도면을 참조하면서 설명한다.
본 실시 형태 1에서의 반도체 장치의 제조 공정을 설명하지만, 사용하는 도면은 기본적으로 도 2의 B-B선으로 절단한 단면도와 도 2의 C-C선으로 절단한 단면도를 사용한다. 우선, 도 15에 도시한 바와 같이, 붕소(B) 등의 p형 불순물을 도입한 실리콘 단결정으로 이루어지는 반도체 기판(1S)을 준비한다. 이 때, 반도체 기판(1S)은, 대략 원반 형상을 한 반도체 웨이퍼의 상태로 되어 있다. 그리고, 반도체 기판(1S)의 MISFET 형성 영역에 소자간을 분리하는 소자 분리 영역 STI를 형성한다. 소자 분리 영역 STI는, 소자가 서로 간섭하지 않도록 하기 위해서 형성된다. 이 소자 분리 영역 STI는, 예를 들면 LOCOS(local Oxidation of silicon)법이나 STI(shallow trench isolation)법을 이용하여 형성할 수 있다. 예를 들면, STI법에서는, 이하와 같이 하여 소자 분리 영역 STI를 형성하고 있다. 즉, 반도체 기판(1S)에 포토리소그래피 기술 및 에칭 기술을 사용하여 소자 분리홈을 형성한다. 그리고, 소자 분리홈을 매립하도록 반도체 기판 상에 산화실리콘막을 형성하고, 그 후, 화학적 기계적 연마법(CMP; chemical mechanical polishing)에 의해, 반도체 기판 상에 형성된 불필요한 산화실리콘막을 제거한다. 이에 의해, 소자 분리홈 내에만 산화실리콘막을 매립한 소자 분리 영역 STI를 형성할 수 있다.
다음으로, 소자 분리 영역 STI에 의해 분리된 활성 영역에 불순물을 도입하여 웰을 형성한다. 예를 들면, 활성 영역 중 n채널형 MISFET 형성 영역에는, p형 웰 PWL1, PWL2를 형성한다. p형 웰 PWL1, PWL2는, 예를 들면 붕소 등의 p형 불순물을 이온 주입법에 의해 반도체 기판에 도입함으로써 형성된다.
계속해서, p형 웰 PWL1, PWL2의 표면 영역에 채널 형성용의 반도체 영역(도시 생략)을 형성한다. 이 채널 형성용의 반도체 영역은, 채널을 형성하는 임계값 전압을 조정하기 위해서 형성된다.
다음으로, 도 16에 도시한 바와 같이, 반도체 기판(1S) 상에 게이트 절연막 GOX를 형성한다. 게이트 절연막 GOX는, 예를 들면, 산화실리콘막으로 형성되고, 예를 들면 열산화법이나 ISSG 산화법을 사용하여 형성할 수 있다. 단, 게이트 절연막 GOX는, 산화실리콘막에 한정되는 것이 아니라 다양하게 변경 가능하고, 예를 들면, 게이트 절연막 GOX를 산질화실리콘막(SiON)으로 하여도 된다. 즉, 게이트 절연막 GOX에 질소를 도입시키는 구조로 하여도 된다. 산질화실리콘막은, 산화실리콘막에 비해 막 내에서의 계면 준위의 발생을 억제하거나, 전자 트랩을 저감하는 효과가 높다. 따라서, 게이트 절연막 GOX의 핫 캐리어 내성을 향상시킬 수 있어, 절연 내성을 향상시킬 수 있다. 또한, 산질화실리콘막은, 산화실리콘막에 비해 불순물이 관통하기 어렵다. 이 때문에, 게이트 절연막 GOX에 산질화실리콘막을 이용함으로써, 게이트 전극 내의 불순물이 반도체 기판(1S)측으로 확산되는 것에 기인하는 임계값 전압의 변동을 억제할 수 있다. 산질화실리콘막을 형성하는 것은, 예를 들면, 반도체 기판(1S)을 NO, NO2 또는 NH3 등의 질소를 포함하는 분위기 속에서 열처리하면 된다. 또한, 반도체 기판(1S)의 표면에 산화실리콘막으로 이루어지는 게이트 절연막 GOX를 형성한 후, 질소를 포함하는 분위기 속에서 반도체 기판(1S)을 열처리하고, 게이트 절연막 GOX에 질소를 도입시킴으로써도 마찬가지의 효과를 얻을 수 있다.
또한, 게이트 절연막 GOX는, 예를 들면 산화실리콘막보다 유전율이 높은 고유전율막으로 형성하여도 된다. 종래, 절연 내성이 높고, 실리콘-산화실리콘 계면의 전기적·물성적 안정성 등이 우수하다고 하는 관점에서, 게이트 절연막 GOX로서 산화실리콘막이 사용되고 있다. 그러나, 소자의 미세화에 수반하여, 게이트 절연 막 GOX의 막 두께에 대하여, 극박화가 요구되도록 되어 오고 있다. 이와 같이 얇은 산화실리콘막을 게이트 절연막 GOX로서 사용하면，MISFET의 채널을 흐르는 전자가 산화실리콘막에 의해 형성되는 장벽을 터널하여 게이트 전극에 흐르는, 소위 터널 전류가 발생하게 된다.
따라서, 산화실리콘막보다 유전율이 높은 재료를 사용함으로써, 용량이 동일하여도 물리적 막 두께를 증가시킬 수 있는 고유전율막이 사용되도록 되어 오고 있다. 고유전율막에 따르면, 용량을 동일하게 하여도 물리적 막 두께를 증가시킬 수 있으므로, 리크 전류를 저감할 수 있다. 특히, 질화실리콘막도 산화실리콘막보다도 유전율이 높은 막이지만, 본 실시 형태 1에서는, 이 질화실리콘막보다도 유전율이 높은 고유전율막을 사용하는 것이 바람직하다.
예를 들면, 질화실리콘막보다도 유전율이 높은 고유전율막으로서, 하프늄 산화물의 하나인 산화하프늄막(HfO2막)을 사용할 수 있다. 또한, 산화하프늄막에 알루미늄을 첨가한 HfAlO막을 사용하여도 된다. 또한, 산화하프늄막 대신에, 하프늄 알루미네이트막, HfON막(하프늄 옥시나이트라이드막), HfSiO막(하프늄 실리케이트막), HfSiON막(하프늄 실리콘 옥시나이트라이드막), HfAlO막과 같은 다른 하프늄계 절연막을 사용할 수도 있다. 또한, 이들 하프늄계 절연막에 산화 탄탈, 산화 니오븀, 산화 티탄, 산화 지르코늄, 산화 란탄, 산화 이트륨 등의 산화물을 도입한 하프늄계 절연막을 사용할 수도 있다. 하프늄계 절연막은, 산화하프늄막과 마찬가지로 산화실리콘막이나 산질화실리콘막보다 유전율이 높으므로, 산화하프늄막을 이용 한 경우와 마찬가지의 효과가 얻어진다.
다음으로, 게이트 절연막 GOX 상에 폴리실리콘막 PF를 형성한다. 폴리실리콘막 PF는, 예를 들면, CVD법을 사용하여 형성할 수 있다. 그 후, 포토리소그래피 기술 및 이온 주입법을 사용하여, 폴리실리콘막 PF 내에 인이나 비소 등의 n형 불순물을 도입한다.
다음으로, 도 17에 도시한 바와 같이, 패터닝한 레지스트막을 마스크로 한 에칭에 의해 폴리실리콘막 PF를 가공하여, n채널형 MISFET 형성 영역에 게이트 전극 G1, G2를 형성한다.
여기서, n채널형 MISFET 형성 영역의 게이트 전극 G1, G2에는, 폴리실리콘막 PF 내에 n형 불순물이 도입되어 있다. 이 때문에, 게이트 전극 G1, G2의 일함수값을 실리콘의 전도대 근방(4.15eV)의 값으로 할 수 있으므로，n채널형 MISFET의 임계값 전압을 저감할 수 있다.
계속해서, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, n채널형 MISFET의 게이트 전극 G1, G2에 정합한 얕은 n형 불순물 확산 영역 EX를 형성한다. 얕은 n형 불순물 확산 영역 EX는, 반도체 영역이다.
다음으로, 도 18에 도시한 바와 같이, 반도체 기판(1S) 상에 산화실리콘막을 형성한다. 산화실리콘막은, 예를 들면, CVD법을 사용하여 형성할 수 있다. 그리고, 산화실리콘막을 이방성 에칭함으로써, 사이드월 SW를 게이트 전극 G1, G2의 측벽에 형성한다. 사이드월 SW는, 산화실리콘막의 단층막으로 형성하도록 하였지만, 이에 한하지 않고, 질화실리콘막이나 산질화실리콘막을 사용하여도 된다. 또한, 질화실리콘막, 산화실리콘막 및 산질화실리콘막 중 어느 하나를 조합한 적층막으로 이루어지는 사이드월 SW를 형성하여도 된다.
계속해서, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, n채널형 MISFET 형성 영역에 사이드월 SW에 정합한 깊은 n형 불순물 확산 영역 NR을 형성한다. 깊은 n형 불순물 확산 영역 NR은, 반도체 영역이다. 이 깊은 n형 불순물 확산 영역 NR과 얕은 n형 불순물 확산 영역 EX에 의해 소스 영역이 형성된다. 마찬가지로, 깊은 n형 불순물 확산 영역 NR과 얕은 n형 불순물 확산 영역 EX에 의해 드레인 영역이 형성된다. 이와 같이 소스 영역과 드레인 영역을 얕은 n형 불순물 확산 영역 EX와 깊은 n형 불순물 확산 영역 NR로 형성함으로써, 소스 영역 및 드레인 영역을 LDD(Lightly Doped Drain) 구조로 할 수 있다.
이와 같이 하여, 깊은 n형 불순물 확산 영역 NR을 형성한 후, 1000℃ 정도의 열처리를 행한다. 이에 의해, 도입한 불순물의 활성화가 행해진다.
그 후, 반도체 기판(1S) 상에 니켈막을 형성한다. 이 때, 게이트 전극 G1, G2에 직접 접하도록 니켈막이 형성된다. 마찬가지로, 얕은 n형 불순물 확산 영역 EX에도 니켈막이 직접 접한다.
니켈막은, 예를 들면, 스퍼터링법을 사용하여 형성할 수 있다. 그리고, 니켈막을 형성한 후, 열처리를 실시함으로써, 게이트 전극 G1, G2를 구성하는 폴리실리콘막과 니켈막을 반응시켜, 니켈 실리사이드막 CS를 형성한다. 이에 의해, 게이트 전극 G는 폴리실리콘막 PF와 니켈 실리사이드막 CS의 적층 구조로 된다. 니켈 실리사이드막 CS는, 게이트 전극 G1, G2의 저저항화를 위해서 형성된다. 마찬가지 로, 전술한 열처리에 의해, 얕은 n형 불순물 확산 영역 EX의 표면에서도 실리콘과 니켈막이 반응하여 니켈 실리사이드막 CS가 형성된다. 이 때문에, 소스 영역 및 드레인 영역에서도 저저항화를 도모할 수 있다.
그리고, 미반응의 니켈막은, 반도체 기판(1S) 상에서 제거된다. 또한, 본 실시 형태 1에서는, 니켈 실리사이드막 CS를 형성하도록 구성하고 있지만, 예를 들면, 니켈 실리사이드막 CS 대신에 코발트 실리사이드막이나 티탄 실리사이드막이나 플라티나 실리사이드막을 형성하도록 하여도 된다.
계속해서, 본 실시 형태 1에서는, 게이트 전극 G1, G2 사이의 영역(거리)을 포함하는 반도체 기판(1S) 상에 질화실리콘막을 형성하지만, 이 질화실리콘막의 형성 방법에 본 실시 형태 1의 특징이 있다. 이하에, 이 특징에 대하여 설명한다.
도 19에 도시한 바와 같이, 게이트 전극 G1, G2 사이의 영역을 포함하는 반도체 기판(1S) 상에 질화실리콘막 SN1을 형성한다. 이 질화실리콘막 SN1은, 예를 들면, 플라즈마 CVD법을 사용함으로써 형성할 수 있다. 그리고, 이 질화실리콘막 SN1의 막 두께 t1'는, 비교예에서 설명한 막 두께 t1보다도 얇게 되어 있다. 이에 의해, 질화실리콘막 SN1의 커버리지 특성이 향상된다. 이 이유에 대하여 설명한다.
질화실리콘막 SN1은 이상적으로는 컨포멀하게 형성되는 것이 바람직하지만, 실제로는, 컨포멀하게 형성되지 않는다. 즉, 질화실리콘막 SN1은, 게이트 전극 G1, G2 상에서의 막 두께가 가장 두꺼워지고, 게이트 전극 G1, G2의 측벽에 형성되는 질화실리콘막 SN1의 막 두께나, 게이트 전극 G1, G2 사이의 반도체 기판(1S)(소 자 분리 영역 STI) 상에 형성되는 질화실리콘막 SN1의 막 두께는, 게이트 전극 G1, G2 상에서의 막 두께보다도 얇게 형성된다.
예를 들면, 본 실시 형태 1에서, 질화실리콘막 SN1의 게이트 전극 G1 상의 막 두께를 막 두께 t1', 사이드월 SW의 측벽에 형성되는 질화실리콘막 SN1의 막 두께를 막 두께 t4', 소자 분리 영역 STI 상에 형성되는 질화실리콘막 SN1의 막 두께를 막 두께 t7'로 한다. 이 경우, t1'>t4' 및 t1'>t7'의 관계가 성립한다. 이것은, 비교예에서의 t1>t4, t1>t7의 관계와 마찬가지이다.
여기서, 구체적으로, 본 실시 형태 1에서, t4'=α×t1'(α<1), t7'=β×t1'(β<1)로 기술할 수 있는 것으로 하면, 비교예에서도, 동일한 α와 동일한 β를 이용하여, t4=α×t1(α<1), t7=β×t1(β<1)로 기술할 수 있다. 즉, 본 실시 형태 1과 비교예에서는，모두, 사이드월 SW의 측벽에 형성되는 질화실리콘막 SN1의 막 두께가, 질화실리콘막 SN1의 게이트 전극 G1 상의 막 두께의 α배로 된다고 가정하고, 소자 분리 영역 STI 상에 형성되는 질화실리콘막 SN1의 막 두께가, 질화실리콘막 SN1의 게이트 전극 G1 상의 막 두께의 β배로 된다고 가정하는 것이다.
이 때, 본 실시 형태 1에서의 질화실리콘막 SN1의 게이트 전극 G1 상에서의 막 두께 t1'는, 비교예에서의 질화실리콘막 SN1의 게이트 전극 G1 상에서의 막 두께 t1에 비해 얇게 되어 있다(t1'<t1). 이것은, t1'-t4'<t1-t4, t1'-t7'<t1-t7의 관계식이 성립하고 있는 것을 의미하고 있다. 바꿔 말하면, (1-α)×t1'<(1-α)×t1, (1-β)×t1'<(1-β)×t1의 관계식이 성립하고 있다라고도 할 수 있다. 이들 관계식이 의미하는 것은, 질화실리콘막 SN1의 게이트 전극 G1 상의 막 두께와 사이 드월 SW의 측벽에 형성되는 질화실리콘막 SN1의 막 두께와의 차, 혹은, 질화실리콘막 SN1의 게이트 전극 G1 상의 막 두께와 소자 분리 영역 STI 상에 형성되는 질화실리콘막 SN1의 막 두께와의 차가, 질화실리콘막 SN1의 막 두께가 얇아질수록 작아지는 것이다. 즉, 본 실시 형태 1에서는 비교예에 비해 질화실리콘막 SN1의 막 두께를 얇게 형성함으로써, 게이트 전극 G1, G2 사이의 영역을 매립하는 질화실리콘막 SN1을 보다 컨포멀하게 형성할 수 있는 것이다. 질화실리콘막을 컨포멀에 가까운 상태로 형성할 수 있다고 하는 것은, 게이트 전극 G1, G2 사이의 영역에 매립되는 질화실리콘막 SN1의 표면 형상을 순테이퍼 형상의 비교적 완만한 형상으로 할 수 있어, 질화실리콘막 SN1의 커버리지 특성을 개선할 수 있는 것을 의미하고 있다.
이와 같이 하여, 커버리지 특성이 개선된 질화실리콘막 SN1을 형성한 후, 이 질화실리콘막 SN1에 자외선을 조사한다. 이에 의해, 질화실리콘막 SN1의 소성을 행할 수 있어, 질화실리콘막 SN1의 막 내에 인장 응력을 발생할 수 있다. 이 자외선을 조사하는 공정은, UV 큐어 공정이라고도 불린다.
또한，n채널형 MISFET의 경우, 이 자외선을 조사하는 공정에서 이용되는 광원의 발광 파장은 210㎚ 이상 260㎚ 이하이고, 바람직하게는 220㎚ 이상 240㎚ 이하로 된다. 또한, 이와 같은 광원으로서는, 엑시머 램프, 엑시머 레이저, 수은 램프, 크세논 램프 또는 중수소 램프 중 적어도 1개를 이용할 수 있다. 특히, KrCl 엑시머의 발광을 이용한 광원이 바람직하다. 또한, 자외선의 조사 강도는, 15㎽/㎠ 이상으로 된다. 15㎽/㎠ 미만인 경우, 인장 응력을 향상시키기 위해서 장시간 을 요하기 때문에, 생산성이 저하되게 된다. 또한, 자외선 조사 시의 반도체 기판의 온도는, 400℃ 이상 550℃ 이하로 하는 것이 바람직하다.
또한，이 자외선 조사 공정은 반드시 필요한 것은 아니며, 자외선 조사 공정을 행하지 않더라도, 상기 인장 응력을 발생시키는 것은 가능하다. 그러나，보다 큰 응력을 발생시키고자 하는 경우에는, 자외선 조사 공정을 행한 쪽이 바람직하다. 이것은, 후술하는 질화실리콘막 SN2, SN3에 대해서도 마찬가지이다.
다음으로, 도 20에 도시한 바와 같이, 질화실리콘막 SN1 상에 질화실리콘막 SN2를 형성한다. 이 질화실리콘막 SN2는, 예를 들면, 플라즈마 CVD법을 사용함으로써 형성할 수 있다. 질화실리콘막 SN2의 막 두께 t2'는, 비교예에서 설명한 질화실리콘막 SN2의 막 두께 t1(=t2)과 동일한 막 두께로 되어 있다(t2'=t1). 다시 말하면, 본 실시 형태 1에서, 질화실리콘막 SN2의 막 두께 t2'는, 질화실리콘막 SN1의 막 두께 t1'보다도 두껍게 되어 있다.
예를 들면, 본 실시 형태 1에서, 질화실리콘막 SN2의 게이트 전극 G1 상의 막 두께를 막 두께 t2', 사이드월 SW의 측벽에 형성되는 질화실리콘막 SN2의 막 두께를 막 두께 t5', 소자 분리 영역 STI 상에 형성되는 질화실리콘막 SN2의 막 두께를 막 두께 t8'로 한다. 이 경우, t2'>t5' 및 t2'>t8'의 관계가 성립한다. 이것은, 비교예에서의 t1>t5, t1>t8의 관계와 마찬가지이다.
단, 본 실시 형태 1에서는, 비교예에 비해, 기초막인 질화실리콘막 SN1의 커버리지 특성이 개선되어 있으므로, 이 질화실리콘막 SN1 상에 형성되는 질화실리콘막 SN2의 커버리지 특성도 개선되는 것이다. 즉, 본 실시 형태 1에서, 게이트 전 극 G1, G2 사이의 영역에 매립되는 질화실리콘막 SN2의 표면 형상을, 비교예에서의 질화실리콘막 SN2의 표면 형상보다도, 보다 완만한 순테이퍼 형상으로 개선할 수 있는 것이다. 바꿔 말하면, 본 실시 형태 1과 비교예에서는，모두 동일한 막 두께의 질화실리콘막 SN2를 형성하고 있지만, 본 실시 형태 1에서의 기초막(질화실리콘막 SN1)의 커버리지 특성이, 비교예에서의 기초막(질화실리콘막 SN1)의 커버리지 특성보다도 개선되어 있으므로, 본 실시 형태 1에서의 질화실리콘막 SN2의 표면 형상을, 비교예에서의 질화실리콘막 SN2의 표면 형상보다도 개선할 수 있는 것이다.
또한, 중요한 것은, 본 실시 형태 1에서는, 질화실리콘막 SN1과 질화실리콘막 SN2의 합한 막 두께가 비교예에 비해 얇게 되어 있는 것이다. 즉, 질화실리콘막 SN1의 막 두께는, 질화실리콘막 SN1∼SN3을 합한 총 막 두께의 3분의 1보다 얇은 막 두께로 되어 있다. 예를 들면, 게이트 전극 G1 상의 막 두께를 생각하면, 본 실시 형태 1에서는, 질화실리콘막 SN1의 막 두께는 막 두께 t1'이고, 질화실리콘막 SN2의 막 두께는 막 두께 t2'(=t1)이다. 이것으로부터, 게이트 전극 G1 상에서, 질화실리콘막 SN1과 질화실리콘막 SN2를 합한 막 두께는 t1'+t2'로 된다. 이에 대하여, 비교예에서도, 게이트 전극 G1 상의 막 두께를 생각하면, 질화실리콘막 SN1의 막 두께와 질화실리콘막 SN2의 막 두께는 모두 막 두께 t1이기 때문에, 질화실리콘막 SN1과 질화실리콘막 SN2를 합한 막 두께는 2t1로 된다. 따라서, 막 두께 t1'<t1인 것을 생각하면, 본 실시 형태 1쪽이 비교예보다도, 질화실리콘막 SN1과 질화실리콘막 SN2를 합한 막 두께가 작아진다. 이상은, 게이트 전극 G1 상에서의 막 두께에 대하여 설명하였지만, 사이드월 SW의 측벽에 형성되는 질화실리콘막 SN1 과 질화실리콘막 SN2에도 마찬가지로 생각할 수 있다.
따라서, 도 20에 도시한 바와 같이, 게이트 전극 G1의 측벽에 형성된 사이드월 SW와, 게이트 전극 G2의 측벽에 형성된 사이드월 SW 간의 거리 S2는, 비교예보다도 본 실시 형태 1쪽이 커진다. 이것은, 질화실리콘막 SN2를 형성한 상태에서, 게이트 전극 G1, G2 사이의 영역에서의 어스펙트비가, 비교예보다도 본 실시 형태 1쪽이 작아지는 것을 의미하고 있다. 어스펙트비가 작아진다고 하는 것은, 막의 매립 특성이 개선된다고 하는 것이므로, 본 실시 형태 1에 따르면, 질화실리콘막 SN2 상에 형성하는 막의 매립 특성을 개선할 수 있는 것이다.
이상과 같이, 본 실시 형태 1에 따르면, 질화실리콘막 SN1과 질화실리콘막 SN2를 적층한 단계에서, 질화실리콘막 SN2의 커버리지 특성을 개선함과 함께, 게이트 전극 G1, G2 간의 어스펙트비를 작게 할 수 있는 것을 알 수 있다.
계속해서, 질화실리콘막 SN1 상에 질화실리콘막 SN2를 형성한 후, 질화실리콘막 SN2에 대하여 자외선을 조사한다. 자외선 조사의 조건은, 질화실리콘막 SN1에 대하여 행한 것과 마찬가지이다. 이에 의해, 질화실리콘막 SN2의 소성을 행할 수 있어, 질화실리콘막 SN2의 막 내에 인장 응력을 발생할 수 있다.
다음으로, 도 21에 도시한 바와 같이, 질화실리콘막 SN2 상에 질화실리콘막 SN3을 형성한다. 이 질화실리콘막 SN3은, 예를 들면, 플라즈마 CVD법을 사용함으로써 형성할 수 있다. 질화실리콘막 SN3의 막 두께 t3'는, 비교예에서 설명한 질화실리콘막 SN3의 막 두께 t1(=t3)보다도 두꺼운 막 두께로 되어 있다(t3'>t1). 다시 말하면, 본 실시 형태 1에서, 질화실리콘막 SN3의 막 두께 t3'은, 질화실리콘 막 SN2의 막 두께 t2'나 질화실리콘막 SN1의 막 두께 t1'보다도 두껍게 되어 있다. 그리고, 본 실시 형태 1에서도, 질화실리콘막 SN1의 막 두께 t1'와, 질화실리콘막 SN2의 막 두께 t2'와, 질화실리콘막 SN3의 막 두께 t3'를 합한 총 막 두께는 막 두께 T0으로, 비교예와 동일하다. 즉, 본 실시 형태 1과 비교예에서는, 질화실리콘막 SN1∼SN3을 합한 총 막 두께는 모두 막 두께 T0으로 되어 있고, 본 실시 형태 1에서도 비교예와 마찬가지의 인장 응력을 발생시킬 수 있다. 구체적으로는, 본 실시 형태 1에서도, 질화실리콘막 SN1∼SN3을 형성함으로써, 1.3㎬∼1.7㎬의 인장 응력을 n채널형 MISFET에 부여할 수 있다. 이 때, 사이드월 SW의 측벽에 형성되는 질화실리콘막 SN1∼SN3을 합한 총 막 두께는 모두 총 막 두께 T1'로 되어 있어, 소자 분리 영역 STI 상에 형성되는 질화실리콘막 SN1∼SN3을 합한 총 막 두께는 모두 총 막 두께 T2'로 되어 있다.
또한, 본 실시 형태 1에서, 질화실리콘막 SN3의 게이트 전극 G1 상의 막 두께를 막 두께 t3', 사이드월 SW의 측벽에 형성되는 질화실리콘막 SN3의 막 두께를 막 두께 t6', 소자 분리 영역 STI 상에 형성되는 질화실리콘막 SN3의 막 두께를 막 두께 t9'로 한다. 이 경우, t3'>t6' 및 t3'>t9'의 관계가 성립한다. 이것은, 비교예에서의 t1>t6, t1>t9의 관계와 마찬가지이다.
단, 본 실시 형태 1에서는, 비교예에 비해, 기초막인 질화실리콘막 SN2의 커버리지 특성이 개선되어 있음과 함께, 게이트 전극 G1, G2 사이의 영역에서의 어스펙트비(질화실리콘막 SN2를 형성한 후의 어스펙트비)가 작게 되어 있으므로, 이 커버리지 특성이 개선되고, 또한, 어스펙트비가 작은 질화실리콘막 SN2 상에 형성되 는 질화실리콘막 SN3의 커버리지 특성도 개선되는 것이다. 즉, 본 실시 형태 1에서, 게이트 전극 G1, G2 사이의 영역에 매립되는 질화실리콘막 SN3의 표면 형상을, 비교예에서의 질화실리콘막 SN3의 표면 형상보다도, 보다 완만한 순테이퍼 형상으로 개선할 수 있는 것이다. 바꿔 말하면, 비교예에서는, 질화실리콘막 SN3의 표면 형상이 수직 형상으로 되게 되어 있는 것에 대하여, 본 실시 형태 1에서는, 기초막(질화실리콘막 SN2)의 커버리지 특성 및 어스펙트비가, 비교예에 비해 개선되어 있으므로, 본 실시 형태 1에서의 질화실리콘막 SN3의 표면 형상을, 비교예에서의 질화실리콘막 SN3의 표면 형상보다도 개선할 수 있는 것이다.
여기서, 본 실시 형태 1에서의 질화실리콘막 SN3의 막 두께 t3'는, 비교예에서의 질화실리콘막 SN3의 막 두께 t1보다도 두껍게 되어 있다. 즉, 질화실리콘막 SN3의 막 두께는, 질화실리콘막 SN1∼SN3을 합한 총 막 두께의 3분의 1보다 두꺼운 막 두께로 되어 있다. 이 점에 주목하여 본원 발명자가 검토한 결과를 이하에 기재한다. 질화실리콘막 SN1의 형성 공정에서도 설명한 바와 같이, 질화실리콘막 SN1의 막 두께를 얇게 형성함으로써, 게이트 전극 G1, G2 사이의 영역을 매립하는 질화실리콘막 SN1을 보다 컨포멀하게 형성할 수 있다. 따라서, 본 실시 형태 1에서의 질화실리콘막 SN3의 막 두께 t3'는, 비교예에서의 질화실리콘막 SN3의 막 두께 t1보다도 두꺼우므로, 본 실시 형태 1에서의 질화실리콘막 SN3의 커버리지 특성은, 비교예에서의 질화실리콘막 SN3의 커버리지 특성보다도 나빠지는 것은 아닌지라고 하는 점에 대하여, 본원 발명자는 검토하였다.
그러나, 질화실리콘막 SN1과 질화실리콘막 SN3에서는, 막을 형성하는 전제 조건이 서로 다르다. 즉, 질화실리콘막 SN1을 형성하는 경우, 기초로 되는 것은 게이트 전극 G1, G2 사이의 영역을 포함하는 반도체 기판(1S)이다. 이 기초는, 본 실시 형태 1과 비교예에서는 마찬가지이다. 이 기초가 동일하다고 하는 전제 조건 하에, 막 두께를 얇게 형성함으로써, 게이트 전극 G1, G2 사이의 영역을 매립하는 질화실리콘막 SN1을 보다 컨포멀하게 형성할 수 있는 것이다.
이에 대하여, 질화실리콘막 SN3을 형성하는 경우, 기초막은 질화실리콘막 SN2이며, 이 기초막인 질화실리콘막 SN2의 커버리지 특성이 중요한 키를 쥐고 있는 것이다. 즉, 비교예에서는, 기초막인 질화실리콘막 SN2의 커버리지 특성이 열화되고 있는 것에 대하여, 본 실시 형태 1에서는, 기초막인 질화실리콘막 SN2의 커버리지 특성(질화실리콘막 SN2의 표면 형상이 완만한 순테이퍼 형상으로 되어 있는 특성)이 개선됨과 함께, 질화실리콘막 SN2를 형성한 단계에서의 게이트 전극 G1, G2 간의 어스펙트비도 작게 되어 있다. 따라서, 질화실리콘막 SN3의 경우에는, 기초막인 질화실리콘막 SN2의 상태가 완전히 상위하므로, 단순히, 질화실리콘막 SN3의 형성막 두께만으로, 질화실리콘막 SN3의 커버리지 특성의 우열을 논의할 수는 없는 것이다. 특히, 질화실리콘막 SN3의 커버리지 특성에 영향을 주는 것은, 기초막인 질화실리콘막 SN2의 상태가 중요한 역할을 하고 있는 것을 알 수 있었다.
계속해서, 질화실리콘막 SN2 상에 질화실리콘막 SN3을 형성한 후, 질화실리콘막 SN3에 대하여 자외선을 조사한다. 자외선 조사의 조건은, 질화실리콘막 SN1에 대하여 행한 것과 마찬가지이다. 이에 의해, 질화실리콘막 SN3의 소성을 행할 수 있어, 질화실리콘막 SN3의 막 내에 인장 응력을 발생할 수 있다.
또한, 자외선 조사된 질화실리콘막으로부터 발생하는 응력은, 그 막 두께가 두꺼울수록, 큰 응력으로 되어 있다. 즉, 본 실시 형태 1에서는, 질화실리콘막 SN3으로부터 발생하는 응력은 질화실리콘막 SN2로부터 발생하는 응력보다도 크고, 질화실리콘막 SN2로부터 발생하는 응력은 질화실리콘막 SN1로부터 발생하는 응력보다도 크다.
이상과 같이, 본 실시 형태 1의 특징은, 적층 형성되는 질화실리콘막 SN1∼SN3의 각각의 막 두께를 일정값이 아니라, 토탈의 총 막 두께를 일정하게 유지하면서, 상층의 질화실리콘막 SN3으로부터 하층의 질화실리콘막 SN1을 따라서 막 두께를 얇게 하도록 구성하고 있는 점에 있다. 이에 의해, 변형 실리콘 기술을 실효있게 하는 질화실리콘막 SN1∼SN3의 인장 응력을 확보하면서, 특히, 최상층의 질화실리콘막 SN3의 매립 특성을 개선할 수 있는 것이다.
특히, 본 실시 형태 1에 따르면, 게이트 전극 G1과 게이트 전극 G2 사이의 영역(거리)이 좁아져 어스펙트비가 1.4 이상으로 되고, 또한, 질화실리콘막 SN1∼SN3의 총 막 두께가, 게이트 전극 G1과 게이트 전극 G2 사이의 영역(거리)의 1/2 이상의 막 두께로 되는 경우라도, 최상층의 질화실리콘막 SN3의 매립 특성을 개선할 수 있는 현저한 효과를 발휘한다.
다음으로, 질화실리콘막 SN3 상에 층간 절연막을 형성한다. 본 실시 형태 1에서는, 층간 절연막으로서, 산화실리콘막 TS 및 산화실리콘막 PS를 예시하고 있다. 또한，이 층간 절연막은, 질화실리콘막 SN1∼SN3에 비해 충분히 두꺼운 막 두께로 형성되어 있다.
우선, 도 22에 도시한 바와 같이, 질화실리콘막 SN3 상에 산화실리콘막 TS를 형성한다. 산화실리콘막 TS는, 예를 들면, 오존(O3)과 TEOS(tetra ethyl ortho silicate)를 원료로 하는 플라즈마 CVD법으로 형성할 수 있다. 이 때, 본 실시 형태 1에서는, 게이트 전극 G1, G2 사이에 형성된 질화실리콘막 SN3의 매립 특성이 개선되어 있으므로, 산화실리콘막 TS를 게이트 전극 G1, G2 사이에 충분히 매립할 수 있다. 이 때문에, 본 실시 형태 1에서는, 게이트 전극 G1, G2 사이에서 산화실리콘막 TS에 공동부(보이드)가 형성되는 것을 방지할 수 있다. 즉, 게이트 전극 G1, G2 사이에서의 질화실리콘막 SN3의 표면 형상이, 수직 형상이 아니라 비교적 완만한 순테이퍼 형상을 하고 있으므로, 산화실리콘막 TS를 형성할 때의 반응 가스가 충분히 게이트 전극 G1, G2 사이에 퍼져, 산화실리콘막 TS에 보이드가 발생하는 것을 방지할 수 있는 것이다.
그 후, 도 23에 도시한 바와 같이, 산화실리콘막 TS 상에 산화실리콘막 PS를 형성한다. 산화실리콘막 PS는, 예를 들면, TEOS를 원료로 하는 플라즈마 CVD법을 사용함으로써 형성할 수 있다. 그리고, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 산화실리콘막 PS와 산화실리콘막 TS와 질화실리콘막 SN1, SN2, SN3을 관통하여 니켈 실리사이드막 CS에 도달하는 컨택트 홀 CNT1 및 컨택트 홀 CNT2를 형성한다.
다음으로, 도 24에 도시한 바와 같이, 컨택트 홀 CNT1, CNT2의 저면 및 내벽을 포함하는 산화실리콘막 PS 상에 티탄/질화티탄막을 형성한다. 티탄/질화티탄막 은, 티탄막과 질화티탄막의 적층막으로 구성되고, 예를 들면 스퍼터링법을 사용함으로써 형성할 수 있다. 이 티탄/질화티탄막은, 예를 들면, 후의 공정에서 매립하는 막의 재료인 텅스텐이 실리콘 내로 확산되는 것을 방지하는, 소위 배리어성을 갖는다.
계속해서, 컨택트 홀 CNT1, CNT2를 매립하도록, 반도체 기판(1S)의 주면의 전체면에 텅스텐막을 형성한다. 이 텅스텐막은, 예를 들면 CVD법을 사용하여 형성할 수 있다. 그리고, 산화실리콘막 PS 상에 형성된 불필요한 티탄/질화티탄막 및 텅스텐막을 예를 들면 CMP법에 의해 제거함으로써, 플러그 PLG1, PLG2를 형성할 수 있다.
그 후, 산화실리콘막 PS 및 플러그 PLG1, PLG2 상에, 얇은 탄질화실리콘막으로 두꺼운 산화실리콘막으로 이루어지는 층간 절연막 IMD를 형성한다. 계속해서, 포토리소그래피 기술 및 에칭 기술을 이용하여, 이들 막의 패터닝을 행하고, 탄질화실리콘막을 에칭 스토퍼로 하여 산화실리콘막을 에칭한다. 계속해서, 탄질화실리콘막을 에칭함으로써, 층간 절연막 IMD에 배선홈을 형성한다. 계속해서, 배선홈 내에 질화탄탈 또는 탄탈 등의 배리어 메탈막을 형성하고, 배리어 메탈막 상에 구리를 주성분으로 하는 도전성막을 도금법 등에 의해 형성한다. 계속해서, 배선홈 외부의 구리막과 배리어 메탈막을 CMP법 등에 의해 제거함으로써, 층간 절연막에 매립된 배선 L1이 완성된다. 이 후, 배선 L1의 상층에 다층 배선을 형성하지만, 여기서의 설명은 생략한다. 이와 같이 하여, 최종적으로 본 실시 형태 1에서의 반도체 장치를 형성할 수 있다.
이상으로부터, 본 실시 형태 1에서는, 게이트 전극 G1, G2 사이에 매립되는 질화실리콘막 SN3의 매립 특성을 개선할 수 있다. 이 결과, 이 질화실리콘막 SN3 상에 형성되는 산화실리콘막 TS에 보이드가 발생하는 것을 방지할 수 있어, 보이드를 통하여 인접하는 플러그 PLG1, PLG2에 쇼트 불량이 발생하는 것을 방지할 수 있는 현저한 효과가 얻어진다. 따라서, 반도체 장치의 소형화가 진행되어도 반도체 장치의 신뢰성 향상을 도모할 수 있다.
<실시 형태 2>
상기 실시 형태 1에서는, 질화실리콘막 SN3을 형성할 때의 기초막인 질화실리콘막 SN2의 커버리지 특성의 향상과 어스펙트비의 저하를 실현하는 관점에서 이루어진 기술적 사상에 대하여 설명하였다. 본 실시 형태 2에서는, 어스펙트비의 저하는 그다지 고려하지 않고, 기초막인 질화실리콘막 SN2의 커버리지 특성의 한층 더한 향상을 도모하는 것을 목적으로 하는 기술적 사상에 대하여 설명한다.
도 25∼도 30은 본 실시 형태 2에서의 반도체 장치의 제조 공정을 도시하는 단면도이다. 도 25∼도 30의 좌측에는, 도 2의 B-B선에서의 단면도가 도시되어 있고, 도 25∼도 30의 우측에는, 도 2의 C-C선에서의 단면도가 도시되어 있다.
우선, 상기 실시 형태 1과 마찬가지의 공정을 거침으로써, 반도체 기판(1S) 상에 MISFET를 형성한다. 계속해서, 도 25에 도시한 바와 같이, 게이트 전극 G1, G2 사이의 영역을 포함하는 반도체 기판(1S) 상에 질화실리콘막 SN1을 형성한다. 이 질화실리콘막 SN1은, 예를 들면, 플라즈마 CVD법을 사용함으로써 형성할 수 있다. 본 실시 형태 2에서, 질화실리콘막 SN1의 성막 온도는 500℃ 이하에서 가능한 한 높은 온도에서 형성한다. 구체적으로는，300℃ 이상, 500℃ 이하의 온도에서 행한다. 보다 바람직하게는, 400℃ 이상, 500℃ 이하의 온도에서 행한다. 이 질화실리콘막 SN1의 막 두께 t1''는, 비교예에서 설명한 막 두께 t1보다도 얇게 되어 있다. 이에 의해, 질화실리콘막 SN1의 커버리지 특성이 향상된다. 이 이유에 대하여 설명한다.
상기 실시 형태 1에서 설명한 바와 같이, 질화실리콘막 SN1의 게이트 전극 G1 상의 막 두께와 사이드월 SW의 측벽에 형성되는 질화실리콘막 SN1의 막 두께와의 차, 혹은, 질화실리콘막 SN1의 게이트 전극 G1 상의 막 두께와 소자 분리 영역 STI 상에 형성되는 질화실리콘막 SN1의 막 두께와의 차가, 질화실리콘막 SN1의 막 두께가 얇아질수록 작아진다. 즉, 본 실시 형태 2에서도 비교예에 비해 질화실리콘막 SN1의 막 두께를 얇게 형성함으로써, 게이트 전극 G1, G2 사이의 영역을 매립하는 질화실리콘막 SN1을 보다 컨포멀하게 형성할 수 있는 것이다. 질화실리콘막을 컨포멀에 가까운 상태로 형성할 수 있다고 하는 것은, 게이트 전극 G1, G2 사이의 영역에 매립되는 질화실리콘막 SN1의 표면 형상을 순테이퍼 형상의 비교적 완만한 형상으로 할 수 있어, 질화실리콘막 SN1의 커버리지 특성을 개선할 수 있는 것을 의미하고 있다. 이 점은 상기 실시 형태 1과 마찬가지이다.
또한, 본 실시 형태 2에서는, 질화실리콘막 SN1의 성막 온도를 500℃ 이하에서 가능한 한 높은 온도에서 형성하고 있지만, 이에 의해서도, 질화실리콘막 SN1의 커버리지 특성이 대폭 개선되는 것이다. 왜냐하면, 성막 온도를 가능한 한 고온으로 함으로서, 반응 가스가 활발하게 이동하는 결과, 예를 들면, 어스펙트비가 높은 게이트 전극 G1, G2 사이의 영역에도 충분히 반응 가스가 충전되어, 그 영역에서도 충분히 질화실리콘막 SN1이 성막되기 때문이다.
따라서, 본 실시 형태 2에서는, 질화실리콘막 SN1의 막 두께를 얇게 하는 것과, 질화실리콘막 SN1의 성막 온도를 500℃ 이하에서 가능한 한 고온으로 하는 것의 상승 효과에 의해, 질화실리콘막 SN1을 거의 컨포멀에 가까운 상태로 형성할 수 있다. 예를 들면, 본 실시 형태 2에서, 질화실리콘막 SN1의 게이트 전극 G1 상의 막 두께를 막 두께 t1'', 사이드월 SW의 측벽에 형성되는 질화실리콘막 SN1의 막 두께를 막 두께 t4'', 소자 분리 영역 STI 상에 형성되는 질화실리콘막 SN1의 막 두께를 막 두께 t7''로 하면，t1''≒t4''≒t7''로 할 수 있다.
여기서, 질화실리콘막 SN1의 성막 온도를 500℃ 이하로 한 이유에 대하여 설명한다. 질화실리콘막 SN1을 성막할 때에는, 이미, 게이트 전극 G1, G2를 갖는 n채널형 MISFET가 형성되어 있다(도시하지 않지만 p채널형 MISFET도 형성되어 있다). 따라서, 게이트 전극 G1, G2의 표면이나 깊은 n형 불순물 확산 영역 NR의 표면에는 니켈 실리사이드막 CS가 형성되어 있다. 이 니켈 실리사이드막 CS는, 500℃ 이상의 온도가 가해지면 재응집하게 되고, 심한 경우에는 게이트 전극 G1, G2의 단선에 이르는 경우도 있다. 이것으로부터, 니켈 실리사이드막 CS를 형성한 후에, 500℃ 이상의 열부하를 가하는 것은 반도체 장치의 신뢰성을 확보하는 관점에서 곤란하게 된다. 즉, 니켈 실리사이드막 CS의 형성 후에 질화실리콘막 SN1을 형성하기 때문에, 질화실리콘막 SN1의 성막 온도를 500℃ 이상으로 할 수 없는 것이다.
본 실시 형태 2에서는, 질화실리콘막 SN1의 성막 온도를 500℃ 이하에서 가 능한 한 고온으로 함으로써, 니켈 실리사이드막 CS의 재응집을 발생시키지 않고, 질화실리콘막 SN1의 커버리지 특성의 한층 더한 향상을 도모할 수 있다.
이와 같이 하여, 커버리지 특성이 개선된 질화실리콘막 SN1을 형성한 후, 이 질화실리콘막 SN1에 자외선을 조사한다. 이에 의해, 질화실리콘막 SN1의 소성을 행할 수 있어, 질화실리콘막 SN1의 막 내에 인장 응력을 발생할 수 있다. 이 자외선 조사 공정의 설명은, 상기 실시 형태 1에서 설명한 것과 마찬가지이다.
다음으로, 도 26에 도시한 바와 같이, 질화실리콘막 SN1 상에 질화실리콘막 SN2를 형성한다. 이 질화실리콘막 SN2는, 예를 들면, 플라즈마 CVD법을 사용함으로써 형성할 수 있다. 본 실시 형태 2에서, 질화실리콘막 SN2의 성막 온도는 500℃ 이하에서 가능한 한 높은 온도에서 형성한다. 구체적으로는，300℃ 이상, 500℃ 이하의 온도에서 행한다. 보다 바람직하게는, 400℃ 이상, 500℃ 이하의 온도에서 행한다.
질화실리콘막 SN2의 막 두께 t2''는, 비교예에서 설명한 질화실리콘막 SN2의 막 두께 t1(=t2)과 동일한 막 두께로 되어 있다(t2''=t1). 다시 말하면, 본 실시 형태 2에서, 질화실리콘막 SN2의 막 두께 t2''는, 질화실리콘막 SN1의 막 두께 t1''보다도 두껍게 되어 있다.
본 실시 형태 2에서는, 질화실리콘막 SN1의 성막 공정과 마찬가지로, 질화실리콘막 SN2의 성막 온도를 500℃ 이하에서 가능한 한 고온으로 함으로써, 질화실리콘막 SN2를 거의 컨포멀에 가까운 상태로 형성할 수 있다. 예를 들면, 본 실시 형태 2에서, 질화실리콘막 SN2의 게이트 전극 G1 상의 막 두께를 막 두께 t2'', 사이 드월 SW의 측벽에 형성되는 질화실리콘막 SN2의 막 두께를 막 두께 t5'', 소자 분리 영역 STI 상에 형성되는 질화실리콘막 SN2의 막 두께를 막 두께 t8''로 하면, t2''≒t5''≒t8''로 할 수 있다.
본 실시 형태 2에서는, 비교예에 비해, 기초막인 질화실리콘막 SN1의 커버리지 특성이 개선되어 있음과 함께, 질화실리콘막 SN2의 성막 온도가 500℃ 이하에서 가능한 한 높은 온도로 되어 있으므로, 질화실리콘막 SN2의 커버리지 특성도 대폭 개선되는 것이다. 즉, 본 실시 형태 2에서, 게이트 전극 G1, G2 사이의 영역에 매립되는 질화실리콘막 SN2의 표면 형상을, 비교예에서의 질화실리콘막 SN2의 표면 형상보다도, 보다 완만한 순테이퍼 형상으로 개선할 수 있는 것이다. 바꿔 말하면, 본 실시 형태 2와 비교예에서는，모두 동일한 막 두께의 질화실리콘막 SN2를 형성하고 있지만, 본 실시 형태 2에서의 기초막(질화실리콘막 SN1)의 커버리지 특성이, 비교예에서의 기초막(질화실리콘막 SN1)의 커버리지 특성보다도 개선되어 있음과 함께, 질화실리콘막 SN2의 성막 온도가 고온으로 되어 있으므로, 본 실시 형태 2에서의 질화실리콘막 SN2의 표면 형상을, 비교예에서의 질화실리콘막 SN2의 표면 형상보다도 개선할 수 있는 것이다.
계속해서, 질화실리콘막 SN1 상에 질화실리콘막 SN2를 형성한 후, 질화실리콘막 SN2에 대하여 자외선을 조사한다. 이에 의해, 질화실리콘막 SN2의 소성을 행할 수 있어, 질화실리콘막 SN2의 막 내에 인장 응력을 발생할 수 있다. 이 자외선 조사 공정의 설명은, 상기 실시 형태 1에서 설명한 것과 마찬가지이다.
다음으로, 도 27에 도시한 바와 같이, 질화실리콘막 SN2 상에 질화실리콘막 SN3을 형성한다. 이 질화실리콘막 SN3은, 예를 들면, 플라즈마 CVD법을 사용함으로써 형성할 수 있다. 이 때, 질화실리콘막 SN3의 성막 온도는, 구체적으로는，300℃ 이상, 500℃ 이하의 온도에서 행한다. 보다 바람직하게는, 400℃ 이상, 500℃ 이하의 온도에서 행한다. 그리고, 질화실리콘막 SN3의 성막 온도는, 질화실리콘막 SN2나 질화실리콘막 SN1의 성막 온도보다도 낮게 되어 있다.
질화실리콘막 SN3의 막 두께 t3''는, 비교예에서 설명한 질화실리콘막 SN3의 막 두께 t1(=t3)보다도 두꺼운 막 두께로 되어 있다(t3''>t1). 다시 말하면, 본 실시 형태 2에서, 질화실리콘막 SN3의 막 두께 t3''는, 질화실리콘막 SN2의 막 두께 t2''나 질화실리콘막 SN1의 막 두께 t1''보다도 두껍게 되어 있다. 그리고, 본 실시 형태 2에서도, 질화실리콘막 SN1의 막 두께 t1''와, 질화실리콘막 SN2의 막 두께 t2''와, 질화실리콘막 SN3의 막 두께 t3''를 합한 총 막 두께는 총 막 두께 T0으로, 비교예와 동일하다. 즉, 본 실시 형태 1과 비교예에서는, 질화실리콘막 SN1∼SN3을 합한 총 막 두께는 모두 총 막 두께 T0으로 되어 있어, 본 실시 형태 1에서도 비교예와 마찬가지의 인장 응력을 발생시킬 수 있다. 구체적으로는, 본 실시 형태 1에서도, 질화실리콘막 SN1∼SN3을 형성함으로써, 1.3㎬∼1.7㎬의 인장 응력을 n채널형 MISFET에 부여할 수 있다. 이 때, 사이드월 SW의 측벽에 형성되는 질화실리콘막 SN1∼SN3을 합한 총 막 두께는 모두 총 막 두께 T1''로 되어 있고, 소자 분리 영역 STI 상에 형성되는 질화실리콘막 SN1∼SN3을 합한 총 막 두께는 모두 총 막 두께 T2''로 되어 있다.
또한, 본 실시 형태 2에서, 질화실리콘막 SN3의 게이트 전극 G1 상의 막 두 께를 막 두께 t3'', 사이드월 SW의 측벽에 형성되는 질화실리콘막 SN3의 막 두께를 막 두께 t6'', 소자 분리 영역 STI 상에 형성되는 질화실리콘막 SN2의 막 두께를 막 두께 t9''로 한다. 이 경우, t3''>t6'' 및 t3''>t9''의 관계가 성립한다.
단, 본 실시 형태 2에서는, 비교예에 비해, 기초막인 질화실리콘막 SN2의 커버리지 특성이 대폭 개선되어 있으므로, 이 커버리지 특성이 개선되어 있는 질화실리콘막 SN2 상에 형성되는 질화실리콘막 SN3의 커버리지 특성도 개선되는 것이다. 즉, 본 실시 형태 2에서, 게이트 전극 G1, G2 사이의 영역에 매립되는 질화실리콘막 SN3의 표면 형상을, 비교예에서의 질화실리콘막 SN3의 표면 형상보다도, 보다 완만한 순테이퍼 형상으로 개선할 수 있는 것이다. 다시 말하면, 비교예에서는, 질화실리콘막 SN3의 표면 형상이 수직 형상으로 되게 되어 있는 것에 대하여, 본 실시 형태 1에서는, 기초막(질화실리콘막 SN2)의 커버리지 특성이, 비교예에 비해 개선되어 있으므로, 본 실시 형태 2에서의 질화실리콘막 SN3의 표면 형상을, 비교예에서의 질화실리콘막 SN3의 표면 형상보다도 개선할 수 있는 것이다.
본 실시 형태 2에서는, 상기 실시 형태 1과 비교하여도, 기초막인 질화실리콘막 SN2의 커버리지 특성이 대폭 개선되어 있다. 이 때문에, 본 실시 형태 2에서, 질화실리콘막 SN2를 형성한 후, 게이트 전극 G1, G2 사이의 영역에서의 어스펙트비는 상기 실시 형태 1만큼 작게는 되지 않지만, 그 만큼, 질화실리콘막 SN2의 커버리지 특성이 대폭 개선되어 있으므로, 이 질화실리콘막 SN2 상에 형성되는 질화실리콘막 SN3의 커버리지 특성도 상기 실시 형태 1과 마찬가지로 개선할 수 있는 것이다.
이것으로부터, 상기 실시 형태 1은, 기초막인 질화실리콘막 SN2의 커버리지 특성의 향상과, 질화실리콘막 SN2를 형성한 후의 어스펙트비의 저하의 양방을 고려한 기술적 사상으로 되어 있는 것에 대하여, 본 실시 형태 2는, 기초막인 질화실리콘막 SN2의 커버리지 특성의 대폭적인 향상으로 특화된 기술적 사상으로 되어 있다고 생각할 수 있다.
계속해서, 질화실리콘막 SN2 상에 질화실리콘막 SN3을 형성한 후, 질화실리콘막 SN3에 대하여 자외선을 조사한다. 이에 의해, 질화실리콘막 SN3의 소성을 행할 수 있어, 질화실리콘막 SN3의 막 내에 인장 응력을 발생할 수 있다. 이 자외선 조사 공정의 설명은, 상기 실시 형태 1에서 설명한 것과 마찬가지이다.
이상과 같이, 본 실시 형태 2의 특징은, 적층 형성되는 질화실리콘막 SN1∼SN3의 각각의 막 두께를 일정값이 아니라, 토탈의 총 막 두께를 일정하게 유지하면서, 상층의 질화실리콘막 SN3으로부터 하층의 질화실리콘막 SN1을 따라서 막 두께를 얇게 하도록 구성하고 있는 점과, 질화실리콘막 SN1과 질화실리콘막 SN2의 성막 온도를 500℃ 이하에서 가능한 한 높게 하는 점에 있다. 이에 의해, 변형 실리콘 기술을 실효있게 하는 질화실리콘막 SN1∼SN3의 인장 응력을 확보하면서, 특히, 최상층의 질화실리콘막 SN3의 매립 특성을 개선할 수 있는 것이다.
또한, 질화실리콘막 SN1의 성막 온도를 500℃ 이하의 가능한 한 높은 온도로 하는 것만으로, 질화실리콘막 SN1 상에 형성되는 질화실리콘막 SN2의 커버리지 특성을 대폭 개선할 수 있는 경우에는, 질화실리콘막 SN2의 성막 온도를 질화실리콘막 SN1의 성막 온도보다도 낮은 온도에서 실시하여도 된다. 이 경우, 반도체 기 판(1S)에 형성되어 있는 MISFET에 대하여 서멀 버젯을 낮게 억제할 수 있으므로, MISFET의 전기적 특성의 변동을 억제할 수 있다.
본 실시 형태 2에 따르면, 게이트 전극 G1과 게이트 전극 G2 사이의 영역(거리)이 좁아져 어스펙트비가 1.4 이상으로 되고, 또한, 질화실리콘막 SN1∼SN3의 총 막 두께가, 게이트 전극 G1과 게이트 전극 G2 사이의 영역(거리)의 1/2 이상의 막 두께로 되는 경우라도, 최상층의 질화실리콘막 SN3의 매립 특성을 개선할 수 있는 현저한 효과를 발휘한다.
다음으로, 도 28에 도시한 바와 같이, 질화실리콘막 SN3 상에 산화실리콘막 TS를 형성한다. 산화실리콘막 TS는, 예를 들면, 오존(O3)과 TEOS(tetra ethyl ortho silicate)를 원료로 하는 플라즈마 CVD법으로 형성할 수 있다. 이 때, 본 실시 형태 2에서는, 게이트 전극 G1, G2 사이에 형성된 질화실리콘막 SN3의 매립 특성이 개선되어 있으므로, 산화실리콘막 TS를 게이트 전극 G1, G2 사이에 충분히 매립할 수 있다. 이 때문에, 본 실시 형태 2에서는, 게이트 전극 G1, G2 사이에서 산화실리콘막 TS에 공동부(보이드)가 형성되는 것을 방지할 수 있다. 즉, 게이트 전극 G1, G2 사이에서의 질화실리콘막 SN3의 표면 형상이, 수직 형상이 아니라 비교적 완만한 순테이퍼 형상을 하고 있으므로, 산화실리콘막 TS를 형성할 때의 반응 가스가 충분히 게이트 전극 G1, G2 사이에 퍼져, 산화실리콘막 TS에 보이드가 발생하는 것을 방지할 수 있는 것이다.
그 후, 도 29에 도시한 바와 같이, 산화실리콘막 TS 상에 산화실리콘막 PS를 형성한다. 산화실리콘막 PS는, 예를 들면, TEOS를 원료로 하는 플라즈마 CVD법을 사용함으로써 형성할 수 있다. 그리고, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 산화실리콘막 PS와 산화실리콘막 TS와 질화실리콘막 SN1, SN2, SN3을 관통하여 니켈 실리사이드막 CS에 도달하는 컨택트 홀 CNT1 및 컨택트 홀 CNT2를 형성한다.
다음으로, 도 30에 도시한 바와 같이, 컨택트 홀 CNT1, CNT2의 저면 및 내벽을 포함하는 산화실리콘막 PS 상에 티탄/질화티탄막을 형성한다. 티탄/질화티탄막은, 티탄막과 질화티탄막의 적층막으로 구성되고, 예를 들면 스퍼터링법을 사용함으로써 형성할 수 있다. 이 티탄/질화티탄막은, 예를 들면, 후의 공정에서 매립하는 막의 재료인 텅스텐이 실리콘 내로 확산되는 것을 방지하는, 소위 배리어성을 갖는다.
계속해서, 컨택트 홀 CNT1, CNT2를 매립하도록, 반도체 기판(1S)의 주면의 전체면에 텅스텐막을 형성한다. 이 텅스텐막은, 예를 들면 CVD법을 사용하여 형성할 수 있다. 그리고, 산화실리콘막 PS 상에 형성된 불필요한 티탄/질화티탄막 및 텅스텐막을 예를 들면 CMP법에 의해 제거함으로써, 플러그 PLG1, PLG2를 형성할 수 있다.
그 후, 상기 실시 형태 1과 마찬가지로 하여, 층간 절연막에 매립된 배선 L1을 형성한다. 이 후, 배선 L1의 상층에 다층 배선을 형성하지만, 여기서의 설명은 생략한다. 이와 같이 하여, 최종적으로 본 실시 형태 2에서의 반도체 장치를 형성할 수 있다.
이상으로부터, 본 실시 형태 2에서는, 게이트 전극 G1, G2 사이에 매립되는 질화실리콘막 SN3의 매립 특성을 개선할 수 있다. 이 결과, 이 질화실리콘막 SN3 상에 형성되는 산화실리콘막 TS에 보이드가 발생하는 것을 방지할 수 있어, 보이드를 통하여 인접하는 플러그 PLG1, PLG2에 쇼트 불량이 발생하는 것을 방지할 수 있는 현저한 효과가 얻어진다. 따라서, 반도체 장치의 소형화가 진행되어도 반도체 장치의 신뢰성 향상을 도모할 수 있다.
여기서, 본 실시 형태 2는, 질화실리콘막 SN1과 질화실리콘막 SN2를 가능한 한 컨포멀한 막으로 형성하는 관점에서 이루어져 있는 기술적 사상이다. 본 실시 형태 2에서는, 질화실리콘막 SN1∼SN3의 형성 방법으로서 플라즈마 CVD법을 이용하고 있지만, 컨포멀한 막을 형성하는 관점에서는, ALD(Atomic Layer Deposition)법이나 저압 CVD법이 우수하다고 생각된다. 그러나，ALD법이나 저압 CVD법으로 컨포멀한 막을 형성하기 위해서는, 550℃∼600℃의 성막 온도가 필요하다.
따라서, 질화실리콘막 SN1∼SN3의 성막 방법으로서, ALD법이나 저압 CVD법을 사용하면, 이미 형성되어 있는 니켈 실리사이드막 CS가 재응집을 일으켜 단선 등의 문제점이 생길 우려가 높다. 즉, 질화실리콘막 SN1∼SN3을 ALD법이나 저압 CVD법으로 형성하면, 반도체 장치의 신뢰성이 저하되게 될지도 모르는 것이다.
따라서, 본 실시 형태 2에서는, ALD법이나 저압 CVD법에 비해 비교적 저온에서 성막 처리를 실현할 수 있는 플라즈마 CVD법에 의해, 질화실리콘막 SN1∼SN3을 형성하고 있는 것이다. 이 경우라도, 성막 온도를 높게 하면, 질화실리콘막 SN1, SN2의 커버리지 특성을 개선할 수 있기 때문에, 니켈 실리사이드막 CS에 재응집이 생기지 않는 500℃ 이하라고 하는 온도에서, 또한, 가능한 한 높은 온도에서 질화실리콘막 SN1, SN2를 형성하고 있는 것이다.
그러나，500℃보다 고온에서도 응집이 일어나지 않는 실리사이드막에 대해서는, 상기의 ALD법이나 저압 CVD법에 의해 형성하여도 된다. 그 경우도, 질화실리콘막 SN1을 얇게 형성하고, 질화실리콘막 SN2를 질화실리콘막 SN1보다도 두껍게 형성하고, 질화실리콘막 SN3을 질화실리콘막 SN2 및 질화실리콘막 SN1보다도 두껍게 형성함으로써 커버리지를 개선할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 실시 형태 1 및 상기 실시 형태 2를 조합하여 적용하는 것도 가능하다. 그 경우, 각 실시 형태의 효과를 얻을 수 있다.
또한, 상기 실시 형태에서는, 인접하는 n채널형 MISFET에서, 게이트 전극 사이의 영역을 포함하는 반도체 기판 상에 질화실리콘막을 형성하는 예에 대하여 설명하였지만, 인접하는 p채널형 MISFET에서, 게이트 전극 사이의 영역을 포함하는 반도체 기판 상에 질화실리콘막을 형성하는 경우에도 적용할 수 있다.
예를 들면, SRAM에서는, n채널형 MISFET와 p채널형 MISFET가 반도체 기판 상에 형성되어 있으므로, 양방의 MISFET를 덮도록 질화실리콘막을 형성하는 경우에 본 발명의 기술적 사상을 적용할 수 있다. 특히, 변형 실리콘 기술을 적용하여, p채널형 MISFET를 덮도록 형성되는 질화실리콘막에 압축 응력을 발생시키고, 또한, n채널형 MISFET를 덮도록 형성되는 질화실리콘막에 인장 응력을 발생시키는 경우에도, 게이트 전극 사이의 영역을 질화실리콘막으로 매립하는 것에는 변함이 없기 때문에, 본 발명의 기술적 사상을 적용할 수 있다.
이와 같은 경우에는, 일단, n채널형 MISFET 상 및 p채널형 MISFET 상에 상기실시 형태 1 또는 2와 같은 인장 응력을 발생시키는 질화실리콘막 SN1∼SN3을 형성한다. 그 후, p채널형 MISFET 상의 질화실리콘막 SN1∼SN3을 제거한다. 계속해서, n채널형 MISFET 상 및 p채널형 MISFET 상에 압축 응력을 발생시키는 질화실리콘막을 형성한다. 이 때의 압축 응력을 발생시키는 질화실리콘막은, 인장 응력을 발생시키는 질화실리콘막 SN1∼SN3과 마찬가지의 사상에서, 적층으로 형성한다. 그 후, n채널형 MISFET 상의 압축 응력을 발생시키는 적층의 질화실리콘막을 제거한다. 이에 의해，n채널형 MISFET 상에 인장 응력을 발생시키는 적층의 질화실리콘막 SN1∼SN3을 형성하고，p채널형 MISFET 상에 압축 응력을 발생시키는 적층의 질화실리콘막을 형성할 수 있다.
또한, 동일한 반도체 기판 상에 형성되어 있는 n채널형 MISFET와 p채널형 MISFET의 각각을 덮는 질화실리콘막에 방향이 서로 다른 응력(인장 응력과 압축 응력)을 부여하기 위해서는, 그 형성 조건(반응 가스, 반응 가스의 유량비, 압력, 형성 온도, 고주파 전력 등)을 변화시킴으로써 실현할 수 있다. 즉, n채널형 MISFET를 덮는 질화실리콘막과 p채널형 MISFET를 덮는 질화실리콘막은, 서로 다른 형성 조건에서 형성된다.
또한，n채널형 MISFET 및 p채널형 MISFET를 덮도록 질화실리콘막을 형성하 고, 이 질화실리콘막에 대하여, 자외선 조사할 때의 조건을 변화시킴으로써, n채널형 MISFET를 덮는 질화실리콘막에 인장 응력을 발생시키고, p채널형 MISFET를 덮는 질화실리콘막에 압축 응력을 발생시킬 수도 있다. 즉, n채널형 MISFET를 덮는 질화실리콘막에 대한 자외선 조사의 조건과, p채널형 MISFET를 덮는 질화실리콘막에 대한 자외선 조사의 조건은, 서로 다른 형성 조건에서 행해진다.
또한, 상기 실시 형태에서는, 질화실리콘막을 3층으로 나누어 형성하는 예에 대하여 설명하였지만, 이에 한하지 않고, 예를 들면, 질화실리콘막을 2층으로 나누어 형성하여도 되고, 질화실리콘막을 4층 이상으로 나누어 형성하여도 된다. 예를 들면, 질화실리콘막을 2층으로 나누어 형성하는 경우에는, 질화실리콘막을 3층으로 나누어 형성하는 경우보다도 공정이 단순화되므로, 스루풋의 향상이 도모된다. 이 때문에, 양산 라인에 적용하기 쉬운 이점이 있다. 한편, 질화실리콘막을 4층 이상으로 나누어 형성하는 경우에는, 질화실리콘막을 3층으로 나누어 형성하는 경우보다도 개개의 막의 막 두께를 얇게 할 수 있으므로, 개개의 막의 커버리지 특성을 더욱 개선할 수 있어, 질화실리콘막의 한층 더한 매립 특성의 향상을 도모할 수 있는 이점이 있다. 또한，이 경우, 상기 실시 형태 1, 2와 같이, 하층의 질화실리콘막을 얇게 형성하고, 상층의 질화실리콘막을 두껍게 형성해 감으로써, 상기 실시 형태 1, 2와 마찬가지의 효과를 얻을 수 있다.
또한, 상기 실시 형태 1, 2에서는 질화실리콘막을 예시하였지만, 상기한 바와 같은 응력을 발생시키는 막, 또는, 에칭 스토퍼로서 기능하는 막이면, SiON(silicon oxynitride)막, SiCN(carbon doped silicon nitride)막, SiOC(carbon doped silicon oxide)막, SiONC(carbon doped silicon oxynitride)막 또는 SiOF(fluorine doped silicon oxide)막으로 구성하여도 된다. 이 경우, 예를 들면, 질화실리콘막의 유전율을 저감할 수 있으므로 기생 용량을 저감할 수 있어, 반도체 장치의 특성을 향상시킬 수 있다. 또한, 이들 막은, 각각 동일 막일 필요는 없고, 상기 실시 형태 1, 2와 마찬가지의 효과를 갖는 것이면, 각각 서로 다른 재료의 막으로 형성할 수 있다. 예를 들면, 질화실리콘막 SN1에 대응하는 막을 SiN막으로 형성하고, 질화실리콘막 SN2에 대응하는 막을 SiON막으로 형성하고, 질화실리콘막 SN3에 대응하는 막을 SiCN막으로 형성할 수도 있다.
또한, 산화실리콘막 PS를, 예를 들면, SiOC막 또는 SiOF막으로 구성하여도 된다. 이 경우, 예를 들면, 층간 절연막의 유전율을 저감할 수 있으므로 기생 용량을 저감할 수 있어, 반도체 장치의 특성을 향상시킬 수 있다. 또한, 산화실리콘막 TS와 산화실리콘막 PS 사이에, 예를 들면, SiOC막 또는 SiOF막을 형성하여도 된다. 또한, 산화실리콘막 PS의 상부에, 예를 들면, SiOC막 또는 SiOF막을 형성하여도 되는 것은 물론이다.
또한, 상기 실시 형태 1에서는 도 3 등에 도시한 바와 같이, SRAM을 구성하는 2개의 MISFET (Qt2)의 게이트 전극 사이에서의 영역에 대하여 기재하고 있고, 이들 MISFET의 게이트 길이를 동일한 경우로 예시하고 있지만, 이에 한정되지 않고, 게이트 길이가 서로 다른 게이트간에서도 마찬가지의 효과가 얻어진다.
또한, 실시 형태 1 및 실시 형태 2에서 설명한 질화실리콘막 SN1∼SN3의 각 막 두께에 대하여 이하에 기재한다. 도 11에서 도시한 비교 검토예의 질화실리콘 막 SN1∼SN3의 막 두께 t1은, 각각 15㎚로 형성한 경우를 예시하고 있다. 도 19에서 도시한 질화실리콘막 SN1의 막 두께 t1'는, 예를 들면, 12㎚이다. 도 20에서 도시한 질화실리콘막 SN2의 막 두께 t2'는, 예를 들면, 15㎚이다. 도 21에서 도시한 질화실리콘막 SN3의 막 두께 t3'는, 예를 들면, 18㎚이다. 또한, 이들 막 두께는, 실시 형태 1 및 실시 형태 2와 마찬가지이다.
또한, 비교 검토예와 같이, 질화실리콘막 SN1∼SN3을 동일한 막 두께 t1로 형성하고자 한 경우라도, 제조 장치의 착공 변동 등에 의해, 의도하지 않게 질화실리콘막 SN2의 막 두께가 질화실리콘막 SN1의 막 두께보다도 두껍게 형성되게 되는 경우가 있다. 실시 형태 1 및 실시 형태 2에서의 질화실리콘막 SN1∼SN3의 막 두께(t1', t2', t3')는, 이와 같은 착공 변동 등에 의한 두께보다 두껍게 되도록 형성되어 있다. 구체적으로는, 막 두께 t2'는 막 두께 t1'보다도 3㎚ 이상 두껍게 되도록 형성되어 있고, 막 두께 t3'은 막 두께 t2'보다도 3㎚ 이상 두껍게 되도록 형성되어 있다.
또한, 도 22 및 도 23에서 도시한 산화실리콘막 TS의 막 두께는 300㎚ 정도이고, 산화실리콘막 PS의 막 두께는 400㎚ 정도로 형성한 경우를 예시하고 있다. 이들 산화실리콘막 TS 및 산화실리콘막 PS의 막 두께는, 질화실리콘막 SN1∼SN3의 토탈 막 두께 T0(=t1'+t2'+t3')보다도 충분히 두꺼운 막 두께이다.
또한, 실시 형태 1 및 실시 형태 2에서 설명한 컨택트 홀(CNT1, CNT2) 및 플러그(PLG1, PLG2)는, 복수개 형성하여도 되고, 1개이어도 된다.
본 발명은, 반도체 장치를 제조하는 제조업에 폭넓게 이용할 수 있다.
도 1은 SRAM을 구성하는 메모리 셀의 등가 회로를 도시하는 도면.
도 2는 SRAM의 레이아웃 구성을 도시하는 도면.
도 3은 도 2의 A-A선으로 절단한 단면을 도시하는 도면.
도 4는 도 2의 B-B선으로 절단한 단면을 도시하는 도면.
도 5는 MISFET 상에 산화실리콘막을 형성하는 경우의 단면도.
도 6은 도 5에 계속되는 도면으로서, 컨택트 홀이 어긋나서 형성되는 예를 도시하는 단면도.
도 7은 MISFET 상에 질화실리콘막을 형성한 후에 산화실리콘막을 형성하는 경우의 단면도.
도 8은 도 7에 계속되는 도면으로서, 컨택트 홀이 어긋나서 형성되는 예를 도시하는 단면도.
도 9는 도 8에 계속되는 도면으로서, SAC 기술의 이점을 설명하는 단면도.
도 10은 본 발명자가 검토한 비교예에서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 15는 본 발명의 실시 형태 1에서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 16은 도 15에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 17은 도 16에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 18은 도 17에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 19는 도 18에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 20은 도 19에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 21은 도 20에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 22는 도 21에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 23은 도 22에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 24는 도 23에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 25는 본 발명의 실시 형태 2에서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 26은 도 25에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 27은 도 26에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 28은 도 27에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 29는 도 28에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 30은 도 29에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1S : 반도체 기판
A : 축적 노드
An1 : 액티브 영역
An2 : 액티브 영역
An3 : 액티브 영역
An4 : 액티브 영역
Ap1 : 액티브 영역
Ap2 : 액티브 영역
Ap3 : 액티브 영역
Ap4 : 액티브 영역
B : 축적 노드
CNT1 : 컨택트 홀
CNT2 : 컨택트 홀
CS : 니켈 실리사이드막
d : 깊이
DL : 데이터선
EX : 얕은 n형 불순물 확산 영역
/DL : 데이터선
G : 게이트 전극
G1 : 게이트 전극
G2 : 게이트 전극
GOX : 게이트 절연막
H0 : 높이
h0 : 높이
INV1 : CMOS 인버터
INV2 : CMOS 인버터
IMD : 층간 절연막
MC : 메모리 셀
MC1∼MC4 : 메모리 셀
L1 : 배선
NR : 깊은 n형 불순물 확산 영역
PF : 폴리실리콘막
PLG1 : 플러그
PLG2 : 플러그
PS : 산화실리콘막
PWL1 : p형 웰
PWL2 : p형 웰
Qd1 : 구동용 MISFET
Qd2 : 구동용 MISFET
Qp1 : 부하용 MISFET
Qp2 : 부하용 MISFET
Qt1 : 전송용 MISFET
Qt2 : 전송용 MISFET
S0 : 거리
S2 : 거리
SCNT : 쉐어드 컨택트 플러그
SN : 질화실리콘막
SN1 : 질화실리콘막
SN2 : 질화실리콘막
SN3 : 질화실리콘막
STI : 소자 분리 영역
SW : 사이드월
T0 : 총 막 두께
T1 : 총 막 두께
T1' : 총 막 두께
T1'' : 총 막 두께
t1 : 막 두께
t1'∼t9' : 막 두께
t1''∼t9'' : 막 두께
T2 : 총 막 두께
T2' : 총 막 두께
T2'' : 총 막 두께
t4∼t9 : 막 두께
TS : 산화실리콘막
V : 보이드
Vcc : 전원 전압
Vss : 기준 전압
WL : 워드선

Claims (32)

  1. (a) 반도체 기판 상에 서로 인접하는 제1 MISFET 및 제2 MISFET를 포함하는 복수의 MISFET를 형성하는 공정과,
    (b) 상기 (a) 공정 후, 상기 제1 MISFET의 제1 게이트 전극과 상기 제2 MISFET의 제2 게이트 전극 사이의 제1 영역을 포함하는 상기 반도체 기판 상에 다층 절연막을 형성하는 공정과,
    (c) 상기 (b) 공정 후, 상기 다층 절연막 상에 층간 절연막을 형성하는 공정과,
    (d) 상기 (c) 공정 후, 상기 층간 절연막과 상기 다층 절연막을 관통하여 상기 반도체 기판에 도달하고, 또한, 상기 제1 영역 내에서, 상기 제1 게이트 전극과 상기 제2 게이트 전극이 병행하여 연장되는 제1 방향을 따라서 복수의 컨택트 홀을 형성하는 공정과,
    (e) 상기 (d) 공정 후, 상기 복수의 컨택트 홀에 도전 재료를 매립하여 플러그를 형성하는 공정
    을 구비하는 반도체 장치의 제조 방법으로서,
    상기 (a) 공정은,
    (a1) 상기 제1 MISFET의 상기 제1 게이트 전극과, 상기 제2 MISFET의 상기 제2 게이트 전극을 형성하는 공정과,
    (a2) 상기 (a1) 공정 후, 상기 제1 게이트 전극의 측벽과 상기 제2 게이트 전극의 측벽에 사이드월을 형성하는 공정을 갖고,
    상기 (b) 공정은,
    (b1) 상기 반도체 기판 상에, 상기 복수의 MISFET의 각각의 게이트 전극 상에 형성되는 막 두께가 제1 막 두께인 제1 절연막을 형성하는 공정과,
    (b2) 상기 (b1) 공정 후, 상기 복수의 MISFET의 각각의 게이트 전극 상에 형성되는 막 두께가 상기 제1 막 두께보다도 두꺼운 제2 막 두께인 제2 절연막을 상기 제1 절연막 상에 형성하는 공정을 갖고,
    상기 다층 절연막은 상기 제1 절연막과 상기 제2 절연막을 포함하고,
    상기 제1 절연막 및 상기 제2 절연막은 동일한 재료로 형성되어 있고,
    상기 층간 절연막과, 상기 제1 절연막 및 상기 제2 절연막은, 다른 재료로 형성되어 있는 것을 특징으로 하고,
    상기 제1 절연막의 상기 제1 막 두께와, 상기 제2 절연막의 상기 제2 막 두께를 합한 총 막 두께가, 대향하는 상기 제1 MISFET의 상기 사이드월과 상기 제2 MISFET의 상기 사이드월 사이의 거리의 1/2 이상인 것을 특징으로 하는, 반도체 장치의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 (b) 공정은,
    (b3) 상기 (b2) 공정 후, 상기 복수의 MISFET의 각각의 상기 게이트 전극 상에 형성되는 막 두께가 상기 제2 막 두께보다도 두꺼운 제3 막 두께인 제3 절연막을 상기 제2 절연막 상에 형성하는 공정을 더 갖고,
    상기 다층 절연막은 상기 제1 절연막과 상기 제2 절연막과 상기 제3 절연막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 (a) 공정은,
    (a1) 상기 제1 MISFET의 상기 제1 게이트 전극과, 상기 제2 MISFET의 상기 제2 게이트 전극을 형성하는 공정과,
    (a2) 상기 (a1) 공정 후, 상기 제1 게이트 전극의 측벽과 상기 제2 게이트 전극의 측벽에 사이드월을 형성하는 공정을 갖고,
    상기 제1 절연막의 상기 제1 막 두께와, 상기 제2 절연막의 상기 제2 막 두께와, 상기 제3 절연막의 상기 제3 막 두께를 합한 총 막 두께가, 대향하는 상기 제1 MISFET의 상기 사이드월과 상기 제2 MISFET의 상기 사이드월 사이의 거리의 1/2 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 (b1) 공정은, 제1 온도에서 상기 제1 절연막을 형성하고,
    상기 (b2) 공정은, 상기 제1 온도보다도 낮은 제2 온도에서 상기 제2 절연막 을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 (b1) 공정은, 플라즈마 CVD법을 사용함으로써 상기 제1 절연막을 형성하고, 상기 (b2) 공정도, 플라즈마 CVD법을 사용함으로써 상기 제2 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 온도와 상기 제2 온도는 모두 300℃ 이상 500℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은, 질화실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은, 플라즈마 CVD법을 사용함으로써 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 층간 절연막은 산화실리콘막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 산화실리콘막은, 오존과 TEOS를 원료로 하는 플라즈마 CVD법을 사용함으로써 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 제1 MISFET 및 상기 제2 MISFET는, n채널형 MISFET인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 MISFET 및 상기 제2 MISFET를 덮도록 형성되어 있는 상기 제1 절연막 및 상기 제2 절연막은, 질화실리콘막이고,
    상기 제1 MISFET의 채널 영역 및 상기 제2 MISFET의 채널 영역에는, 상기 질화실리콘막에 의해, 상기 제1 MISFET의 게이트 길이 방향 및 상기 제2 MISFET의 게이트 길이 방향으로 인장 응력이 생겨 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 질화실리콘막에 의해, 상기 제1 MISFET의 상기 채널 영역 및 상기 제2 MISFET의 상기 채널 영역에 발생하고 있는 인장 응력의 절대값은, 1.3㎬∼1.7㎬인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 (b1) 공정 후로서 상기 (b2) 공정 전에, 상기 제1 절연막에 대하여 자외선 조사를 행하는 공정과,
    상기 (b2) 공정 후로서 상기 (c) 공정 전에, 상기 제2 절연막에 대하여 자외선 조사를 행하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제1항에 있어서,
    상기 제1 MISFET 및 상기 제2 MISFET는, p채널형 MISFET인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 MISFET 및 상기 제2 MISFET를 덮도록 형성되어 있는 상기 제1 절연막 및 상기 제2 절연막은, 질화실리콘막이고,
    상기 제1 MISFET의 채널 영역 및 상기 제2 MISFET의 채널 영역에는, 상기 질화실리콘막에 의해, 상기 제1 MISFET의 게이트 길이 방향 및 상기 제2 MISFET의 게이트 길이 방향으로 압축 응력이 생겨 있는 것을 특징으로 하는 반도체 장치의 제 조 방법.
  18. 제1항에 있어서,
    대향하는 상기 제1 MISFET의 상기 사이드월과 상기 제2 MISFET의 상기 사이드월 사이의 거리를 S로 하고, 상기 제1 MISFET의 상기 제1 게이트 전극의 높이, 혹은, 상기 제2 MISFET의 상기 제2 게이트 전극의 높이를 h로 한 경우, h/S로 정의되는 어스펙트비가 1.4 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제1항에 있어서,
    상기 제1 MISFET의 상기 제1 게이트 전극과, 상기 제2 MISFET의 상기 제2 게이트 전극은, 상기 반도체 기판에 형성된 소자 분리 영역 상에도 연장되어 있고,
    상기 소자 분리 영역 상에 배치되는 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 상기 제1 영역이 존재하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 MISFET와 상기 제2 MISFET는, SRAM을 구성하는 MISFET인 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제1항에 있어서,
    상기 (d) 공정에서 상기 복수의 컨택트 홀을 형성하는 공정은,
    (d1) 상기 층간 절연막을 에칭하는 공정과,
    (d2) 상기 (d1) 공정 후에, 상기 다층 절연막을 에칭하는 공정을 갖고,
    상기 (d1) 공정에서, 상기 다층 절연막은 에칭 스토퍼로서 기능하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 게이트 절연막, 게이트 전극, 사이드월, 소스 영역 및 드레인 영역을 갖고, 그 동작 시에, 상기 게이트 절연막을 개재한 상기 게이트 전극 아래의 반도체 기판에 채널이 형성되는 채널 형성 영역을 갖는 서로 인접한 제1 MISFET 및 제2 MISFET를 포함하는 반도체 장치로서,
    상기 제1 MISFET의 제1 게이트 전극과 상기 제2 MISFET의 제2 게이트 전극 사이의 제1 영역을 포함하는 상기 반도체 기판 상에, 상기 제1 MISFET 및 상기 제2 MISFET를 덮도록 형성된 다층 절연막과,
    상기 다층 절연막 상에 형성되며, 또한, 상기 다층 절연막보다도 막 두께가 두꺼운 층간 절연막과,
    상기 층간 절연막 및 상기 다층 절연막을 관통하여 상기 반도체 기판에 도달하도록 형성되고, 또한, 상기 제1 영역 내에서, 상기 제1 게이트 전극과 상기 제2 게이트 전극이 병행하여 연장되는 제1 방향을 따라서 형성되는 복수의 컨택트 홀과,
    상기 복수의 컨택트 홀에 도전 재료를 매립하여 형성되는 복수의 플러그를 갖고,
    상기 다층 절연막은 제1 절연막과, 상기 제1 절연막보다도 막 두께가 두꺼운 제2 절연막을 포함하고,
    상기 제1 게이트 전극의 측벽과 상기 제2 게이트 전극의 측벽은 각각 사이드월을 갖고,
    상기 제1 절연막의 두께와 상기 제2 절연막의 두께를 합한 총 막 두께는, 대향하는 상기 제1 MISFET의 상기 사이드월과 상기 제2 MISFET의 상기 사이드월 사이의 거리의 1/2 이상이고,
    상기 제1 절연막 및 상기 제2 절연막은 동일한 재료로 형성되어 있고,
    상기 층간 절연막과, 상기 제1 절연막 및 상기 제2 절연막은, 다른 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서,
    상기 제1 MISFET 및 상기 제2 MISFET는 n채널형 MISFET이고,
    상기 제1 MISFET의 채널 영역 및 상기 제2 MISFET의 채널 영역에는, 상기 다층 절연막에 의해, 상기 제1 MISFET의 게이트 길이 방향 및 상기 제2 MISFET의 게이트 길이 방향으로 인장 응력이 생겨 있는 것을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은, 질화실리콘막인 것을 특징으로 하는 반도체 장치.
  25. 제23항에 있어서,
    상기 제1 MISFET의 상기 게이트 전극의 게이트 길이, 및 상기 제2 MISFET의 상기 게이트 전극의 게이트 길이는, 130㎚ 이하인 것을 특징으로 하는 반도체 장치.
  26. 제22항에 있어서,
    상기 제1 MISFET 및 상기 제2 MISFET는 p채널형 MISFET이고,
    상기 제1 MISFET의 채널 영역 및 상기 제2 MISFET의 채널 영역에는, 상기 다층 절연막에 의해, 상기 제1 MISFET의 게이트 길이 방향 및 상기 제2 MISFET의 게이트 길이 방향으로 압축 응력이 생겨 있는 것을 특징으로 하는 반도체 장치.
  27. 제22항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은, 질화실리콘막인 것을 특징으로 하는 반도체 장치.
  28. 제26항에 있어서,
    상기 제1 MISFET의 상기 게이트 전극의 게이트 길이, 및 상기 제2 MISFET의 상기 게이트 전극의 게이트 길이는, 130㎚ 이하인 것을 특징으로 하는 반도체 장치.
  29. 제22항에 있어서,
    상기 제1 MISFET 및 상기 제2 MISFET의 상기 게이트 전극 상, 상기 제1 MISFET 및 상기 제2 MISFET의 상기 소스 영역 상, 및, 상기 제1 MISFET 및 상기 제2 MISFET의 상기 드레인 영역 상에는, 실리사이드막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  30. 제29항에 있어서,
    상기 실리사이드막은, 니켈 실리사이드막인 것을 특징으로 하는 반도체 장치.
  31. 제22항에 있어서,
    상기 제2 절연막의 막 두께는, 상기 제1 절연막의 막 두께보다도 3㎚ 이상 두꺼운 것을 특징으로 하는 반도체 장치.
  32. 제1항에 있어서,
    상기 제2 절연막의 막 두께는, 상기 제1 절연막의 막 두께보다도 3㎚ 이상 두꺼운 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020090108064A 2008-11-11 2009-11-10 반도체 장치 및 그 제조 방법 KR101647511B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2008-289160 2008-11-11
JP2008289160 2008-11-11
JPJP-P-2009-082880 2009-03-30
JP2009082880A JP2010141281A (ja) 2008-11-11 2009-03-30 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20100053455A KR20100053455A (ko) 2010-05-20
KR101647511B1 true KR101647511B1 (ko) 2016-08-10

Family

ID=42164408

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090108064A KR101647511B1 (ko) 2008-11-11 2009-11-10 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (2) US7977183B2 (ko)
JP (1) JP2010141281A (ko)
KR (1) KR101647511B1 (ko)
CN (1) CN101740516B (ko)
TW (1) TWI499003B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101536562B1 (ko) * 2009-02-09 2015-07-14 삼성전자 주식회사 반도체 집적 회로 장치
JP5596335B2 (ja) * 2009-12-24 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置
US8138791B1 (en) * 2010-01-27 2012-03-20 Altera Corporation Stressed transistors with reduced leakage
JP2012164869A (ja) * 2011-02-08 2012-08-30 Renesas Electronics Corp 半導体装置およびその製造方法
JP5746881B2 (ja) 2011-02-22 2015-07-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5792550B2 (ja) * 2011-08-02 2015-10-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20130189822A1 (en) * 2012-01-24 2013-07-25 Globalfoundries Inc. Methods of fabricating integrated circuits with the elimination of voids in interlayer dielectics
KR101847629B1 (ko) 2012-02-10 2018-04-10 삼성전자주식회사 반도체 소자
JP5842750B2 (ja) * 2012-06-29 2016-01-13 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
KR20140094722A (ko) * 2013-01-21 2014-07-31 삼성전자주식회사 반도체 소자 제조 방법
US9012956B2 (en) * 2013-03-04 2015-04-21 Globalfoundries Inc. Channel SiGe removal from PFET source/drain region for improved silicide formation in HKMG technologies without embedded SiGe
US9293585B2 (en) 2013-03-11 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method of forming same
US9281195B2 (en) * 2013-03-12 2016-03-08 Macronix International Co., Ltd. Semiconductor structure
CN104103686B (zh) * 2013-04-03 2017-03-01 旺宏电子股份有限公司 半导体结构、mosfet存储单元阵列及该阵列的形成方法
JP6178118B2 (ja) * 2013-05-31 2017-08-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9401423B2 (en) * 2013-07-16 2016-07-26 Globalfoundries Inc. Enhancing transistor performance and reliability by incorporating deuterium into a strained capping layer
CN103606519B (zh) * 2013-10-23 2016-08-03 上海华力微电子有限公司 一种形成多层复合式接触孔刻蚀阻挡层的方法
CN103730469A (zh) * 2014-01-07 2014-04-16 上海华虹宏力半导体制造有限公司 静态随机存取存储单元及其形成方法
KR102314738B1 (ko) 2015-05-04 2021-10-20 삼성디스플레이 주식회사 표시장치 및 그 제조방법
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
KR102414957B1 (ko) * 2018-06-15 2022-06-29 삼성전자주식회사 반도체 장치의 제조 방법
US11222820B2 (en) 2018-06-27 2022-01-11 International Business Machines Corporation Self-aligned gate cap including an etch-stop layer
US10692925B2 (en) * 2018-10-12 2020-06-23 International Business Machines Corporation Dielectric fill for memory pillar elements

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192686A (ja) 2007-02-01 2008-08-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000004523A (ko) * 1998-06-30 2000-01-25 김영환 반도체 소자의 미세 콘택홀 형성 방법
JP2000216377A (ja) * 1999-01-20 2000-08-04 Nec Corp 半導体装置の製造方法
KR100784603B1 (ko) * 2000-11-22 2007-12-11 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
KR100385857B1 (ko) * 2000-12-27 2003-06-02 한국전자통신연구원 SiGe MODFET 소자 제조방법
KR100953332B1 (ko) * 2002-12-31 2010-04-20 동부일렉트로닉스 주식회사 반도체 장치의 제조 방법
US7488690B2 (en) * 2004-07-06 2009-02-10 Applied Materials, Inc. Silicon nitride film with stress control
KR100739962B1 (ko) * 2005-10-14 2007-07-16 주식회사 하이닉스반도체 Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법
JP2007141912A (ja) * 2005-11-15 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192686A (ja) 2007-02-01 2008-08-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
TWI499003B (zh) 2015-09-01
CN101740516B (zh) 2014-03-26
CN101740516A (zh) 2010-06-16
KR20100053455A (ko) 2010-05-20
US20100117158A1 (en) 2010-05-13
US20110260256A1 (en) 2011-10-27
US7977183B2 (en) 2011-07-12
US8779522B2 (en) 2014-07-15
JP2010141281A (ja) 2010-06-24
TW201019417A (en) 2010-05-16

Similar Documents

Publication Publication Date Title
KR101647511B1 (ko) 반도체 장치 및 그 제조 방법
US10256342B2 (en) Methods of manufacturing fin field effect transistors (FinFETs) comprising reduced gate thicknesses overlying deep trenches
CN107591403B (zh) 集成电路及其形成方法
US9093316B2 (en) Semiconductor device and method of manufacturing the same
US10074603B2 (en) Methods of forming a semiconductor device comprising first and second nitride layers
US9812460B1 (en) NVM memory HKMG integration technology
US9318335B2 (en) Method for fabricating semiconductor device including nitrided gate insulator
US20200411515A1 (en) Integrated circuit semiconductor device
US20150102418A1 (en) Semiconductor device and method for manufacturing the device
US7863127B2 (en) Manufacturing method of semiconductor device
US11903191B2 (en) Embedded flash memory device with floating gate embedded in a substrate
JP2009218421A (ja) 半導体装置およびその製造方法
US20060263989A1 (en) Semiconductor device and fabrication method therefor
JP2010205791A (ja) 半導体装置およびその製造方法
US20240147716A1 (en) Embedded Flash Memory Device with Floating Gate Embedded in a Substrate

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant