KR20140094722A - 반도체 소자 제조 방법 - Google Patents

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백재직
윤보언
윤영상
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Abstract

반도체 소자 제조 방법이 제공된다. 본도체 소자 제조 방법은, 소자분리 영역과 활성 영역이 포함된 기판 상에 형성된 식각방지막을 패터닝하여 상기 소자분리 영역과 상기 활성 영역을 노출하고, 플라즈마질화(plasma nitridation) 공정을 수행하여 상기 노출된 소자분리 영역의 상면을 질화시키고, 상기 노출된 활성 영역에 제1 리세스를 형성하고, 상기 제1 리세스에 스트레스 유발막을 형성하는 것을 포함한다.

Description

반도체 소자 제조 방법{Method for fabricating the semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 다운 스케일링된 반도체 소자는 빠른 속도로 동작을 할 필요성이 점점 증가하고 있다. 반도체 소자가 빠른 속도로 동작할 수 있는 트랜지스터의 구조를 최적화하고, 신뢰성을 확보하기 위해, 여러 측면에서의 연구가 진행되고 있다.
트랜지스터의 구동 전류를 향상시키기 위한 다양한 방법들이 개발되고 있다. 그 중에서, 트랜지스터의 채널(channel) 부분에 스트레스(stress)를 인가하여, 구동 전류를 향상시키는 방법이 개발되어 있다.
트랜지스터의 채널 부분에 스트레스를 주기 위하여, 반도체 기판의 활성 영역을 에칭하고 에피택셜 성장을 통해 스트레스 유발막을 형성한다. 그런데 반도체 기판을 에칭할 때, 소자분리 영역은 활성 영역과 같이 에칭되고, 소자 분리 영역과 활성 영역의 단차가 크지 않으면 이웃한 에피택셜막은 서로 단락된다.
본 발명이 해결하고자 하는 기술적 과제는, 이웃한 에피택셜막 사이의 단락을 방지하여 트랜지스터의 신뢰성을 향상시킬 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은, 소자분리 영역과 활성 영역이 포함된 기판 상에 형성된 식각방지막을 패터닝하여 상기 소자분리 영역과 상기 활성 영역을 노출하고, 플라즈마질화(plasma nitridation) 공정을 수행하여 상기 노출된 소자분리 영역의 상면을 질화시키고, 상기 노출된 활성 영역에 제1 리세스를 형성하고, 상기 제1 리세스에 스트레스 유발막을 형성하는 것을 포함한다.
상기 스트레스 유발막은 SiGe를 포함할 수 있다.
상기 스트레스 유발막을 형성하는 것은, 상기 스트레스 유발막을 에피택셜 성장시켜 형성하는 것을 포함할 수 있다.
상기 제1 리세스는 건식 식각(dry etching)을 통해 형성될 수 있고, 상기 건식 식각을 수행하는 동안, 상기 노출된 소자분리 영역은 실질적으로 식각되지 않을 수 있다.
상기 제1 리세스는 습식 식각(wet etching)을 통해 형성될 수 있고, 상기 습식 식각에 사용되는 에천트는 HF를 포함하고, 상기 노출된 활성 영역의 식각비는 상기 노출된 소자분리 영역의 식각비보다 높을 수 있다.
상기 제1 리세스를 형성한 후에, 상기 제1 리세스 내에 제2 리세스를 형성하는 것을 더 포함할 수 있고, 상기 제2 리세스는 시그마 형상을 포함할 수 있다.
상기 제1 리세스를 형성한 후에 상기 노출된 소자분리 영역의 상면을 질화시키고, 상기 노출된 소자분리 영역의 상면을 질화시킨 후에, 상기 제2 리세스를 형성하는 것을 포함할 수 있다.
상기 활성 영역은 제1 영역과 제2 영역을 포함하고, 상기 스트레스 유발막은 상기 제1 영역에 형성될 수 있고, 상기 제1 영역은 PMOS 영역을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법은, 소자분리 영역에 의해 제1 영역과 제2 영역이 분리된 기판을 제공하고, 상기 제2 영역 상에 식각방지막을 형성하고, 플라즈마질화 공정을 수행하여 상기 소자분리 영역의 상면과 상기 제1 영역의 상면을 질화시키고, 상기 제1 영역에 제1 리세스를 형성하고, 상기 제1 리세스 내에 스트레스 유발막을 형성하는 것을 포함할 수 있다.
상기 제1 영역은 PMOS 영역을 포함하고, 상기 제2 영역은 NMOS 영역을 포함할 수 있다.
상기 스트레스 유발막은 SiGe를 포함할 수 있다.
상기 제1 리세스를 형성하는 것은, 상기 소자분리 영역은 실질적으로 식각하지 않고, 상기 제1 영역을 식각하여 상기 제1 리세스를 형성하는 것을 포함할 수 있다.
상기 제1 리세스를 형성한 후에, 상기 플라즈마질화 공정을 수행하여 상기 소자분리 영역의 상면과 상기 활성 영역의 상면을 질화시키고, 상기 소자분리 영역의 상면과 상기 활성 영역의 상면을 질화시킨 후에, 상기 제1 리세스 내에 제2 리세스를 형성하는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 순서도이다.
도 2 내지 도 16은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17은 본 발명의 일 실시예예 따른 반도체 소자 제조 방법의 효과를 설명하기 위한 도면이다.
도 18 내지 도 23은 본 발명의 다른 실시예예 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 24는 본 발명의 또다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도이다.
도 25 내지 도 34는 본 발명의 또다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 35는 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 36은 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 37은 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 16을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 순서도이고, 도 2 내지 도 16은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이고, 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17은 도 2의 A ? A를 따라서 절단한 단면도이며, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16은 도 2의 B - B와 C - C를 따라서 절단한 단면도이다.
먼저 도 1을 참조하면, 소자분리 영역과 활성 영역이 포함된 기판 상에 형성되어 있는 식각방지막을 패터닝하여, 상기 소자분리 영역과 상기 활성 영역을 노출한다(S100). 도 2 및 도 3을 참조하면, 기판(100)은 소자분리 영역(110), 활성 영역(120) 및 게이트 전극 구조체(310)를 포함할 수 있다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판등 반도체 기판일 수 있다. 소자분리 영역(110)은 예를 들어, STI(Shallow Trench Isolation)일 수 있다. STI는 기판(100)에 트렌치를 형성하고, 트렌치에 절연막을 형성하여 형성될 수 있으며, 절연막은 실리콘 산화(SiO2)막일 수 있다. 절연막은 CVD(Chemical Vapor Deposition) 공정을 통해서 형성할 수 있으나 이에 제한되는 것은 아니다. 소자분리 영역(110)은 활성 영역(120)을 분리시킬 수 있다. 또한, 추후 서술할 제1 영역(도 4의 Ⅰ)과 제2 영역(도 4의 Ⅱ)을 분리시킬 수 있다.
도 2 및 도 4를 참조하면, 활성 영역(120)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 도 2의 B ? B를 따라서 절단한 부분이고, 제2 영역(Ⅱ)은 도 2의 C - C를 따라서 절단한 부분이다. 소자분리 영역(110)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 분리시킬 수 있다.
이하, 본 발명에서는 설명의 편의를 위하여 제1 영역(Ⅰ)을 PMOS 영역으로, 제2 영역(Ⅱ)을 NMOS 영역으로 정하고 설명하기로 한다. 그러나 본 발명은 반드시 이에 제한되는 것은 아니며 예를 들어, 제1 영역(Ⅰ)이 NMOS 영역이고 제2 영역(Ⅱ)이 PMOS 영역일 수 있다.
활성 영역(120) 상에는 게이트 전극 구조체(310)가 형성될 수 있다. 게이트 전극 구조체(310)는 순차적으로 적층된 게이트 절연막(301), 게이트 전극(303) 및 게이트 마스크(305)를 포함할 수 있다. 게이트 전극 구조체(310)의 측면에는 게이트 스페이서(320)가 형성되어 게이트 전극 구조체(310)를 보호한다. 게이트 전극 구조체(310)와 게이트 스페이서(320)의 구조, 포함 물질 및 형성 방법은 당업자에게 자명한 바, 자세한 설명은 생략하기로 한다.
도 5를 참조하면, 기판(100) 상에 식각방지막(200)을 형성한다. 식각방지막(200)은 리세스를 형성할 활성 영역(120)과, 리세스를 형성할 활성 영역(110) 사이에 위치하는 소자분리 영역(110)을 제외한 나머지 기판(100)을 덮는다. 따라서, 식각방지막(200)이 형성되면, 식각방지막(200)의 하부에 위치하는 소자분리 영역(110)과 활성 영역(120)은 식각되지 않는다.
도 6을 참조하면, 식각방지막(205)은 제2 영역(Ⅱ) 상에만 형성되고, 제1 영역(Ⅰ) 상에는 형성되지 않는다. 즉, 식각방지막(205)을 형성하면 제2 영역(Ⅱ)에는 리세스를 형성하지 못한다.
식각방지막(200, 205)은 예를 들어 기판(100) 전체에 식각방지막(200, 205)을 형성하고, 제1 영역(Ⅰ)을 포함하는 부분의 기판(100)만 노출되도록 패터닝하여 형성할 수 있다. 식각방지막(200, 205)을 패터닝하는 방법은 예를 들어, 포토리소그래피(photolithography) 공정 등일 수 있으며, 이는 당업자에게 널리 알려져 있기 때문에, 본 발명에서는 자세한 설명을 생략하기로 한다.
한편, 식각방지막(200, 205)은 예를 들어, SiN을 포함할 수 있으나 이에 제한되는 것은 아니다.
이어서, 다시 도 1을 참조하면, 플라즈마질화(plasma nitridation) 공정을 수행하여 상기 노출된 소자분리 영역의 상면을 질화시킨다(S200). 도 7 및 도 8을 참조하면, 소자분리 영역(110)의 상면을 질화시킬 때, 활성 영역(120), 특히 활성 영역(120)의 제1 영역(Ⅰ) 상면도 같이 질화시킬 수 있다. 그러나 본 발명은 이에 제한되는 것은 아니며, 예를 들어, 소자분리 영역(110)의 상면만을 질화시킬 수 있다.
소자분리 영역(110)의 상면과 활성 영역(120)의 상면을 질화시키기 위하여 플라즈마질화 공정(220)을 이용할 수 있다. 플라즈마질화 공정(220)을 이용하면, 소자분리 영역(110)의 상면과 활성 영역(120)의 상면을 원하는 두께로 균일하게 질화시킬 수 있다.
플라즈마질화 공정(220)을 수행하면, 도 9 및 도 10과 같이 소자분리 영역(110)의 상면에 질화된 소자분리 영역(110a, 110b)이 형성되고, 활성 영역(120), 특히 활성 영역(120)의 제1 영역(Ⅰ) 상면에 질화된 활성 영역(120a, 120b)이 형성된다. 제2 영역(Ⅱ) 상에는 식각방지막(205)이 존재하기 때문에 제2 영역(Ⅱ)의 상면은 질화되지 않는다. 플라즈마질화 공정(220)은 일 방향, 예를 들어 y축 방향으로 질화시킬 수 있다. 그러므로 x축 방향으로는 질화시킬 수 없어 게이트 전극 구조체(310)와 게이트 스페이서(320) 하부의 제1 영역(Ⅰ)은 질화되지 않는다.
플라즈마질화 공정(220)에 의하여, 예를 들어, 소자분리 영역(110)이 SiO2를 포함하고 활성 영역(120)이 Si를 포함하면, 질화된 소자분리 영역(110a, 110b)은 SiON을 포함할 수 있고, 질화된 활성 영역(120a, 120b)은 SiN을 포함할 수 있다.
이어서, 다시 도 1을 참조하면, 노출된 활성 영역에 제1 리세스를 형성한다(S300). 도 11 및 도 12를 참조하면, 활성 영역(120)에 제1 리세스(130)를 형성하기 위하여, 건식 식각(dry etching)을 수행할 수 있다. 질화된 소자분리 영역(110a, 110b)에 건식 식각을 수행하면, 질화시키지 않은 소자분리 영역(110)의 상면에 건식 식각을 수행하였을 때보다 식각량이 90% 이상 감소된다. 예를 들어, 질화되지 않은 소자분리 영역(110)은 드라이 에칭에 의해 18Å 정도 에칭되나, 질화된 소자분리 영역(110a, 110b)은 드라이 에칭에 의해 1.8Å 이하로 에칭된다. 따라서, 노출된 소자분리 영역(110)은 실질적으로 식각되지 않으며, 활성 영역(120), 특히 활성 영역(120)의 제1 영역(Ⅰ)에만 제1 리세스(130)를 형성할 수 있다. 본 발명에서는 90% 이상 식각되지 않으면 실질적으로 식각되지 않는 것으로 보기로 한다.
예를 들어, 활성 영역(120)이 Si를 포함하는 경우, 질화된 활성 영역(120a, 120b)은 SiN을 포함하고, 이는 식각방지막(200)이 포함하는 물질과 동일하다. 그러나 식각방지막(200)이 두껍게 형성되는 것과 달리, 플라즈마질화 공정을 통해 형성된 질화된 활성 영역(120a, 120b)의 두께는 얇기 때문에, SiN을 포함하더라도 질화된 활성 영역(120a, 120b)은 제거될 수 있고 결국 활성 영역(120)에 제1 리세스(130)를 형성할 수 있다.
이어서, 다시 도 1을 참조하면, 제1 리세스 내에 제2 리세스를 형성한다(S400). 도 13 및 도 14를 참조하면, 제2 리세스(140)는 제1 리세스(130) 내의 활성 영역(120)을 추가적으로 식각하여 형성될 수 있다. 이 때, 습식 식각을 이용하여 활성 영역(120)을 식각하고, 이를 통해 제2 리세스(140)를 형성할 수 있으나 이에 제한되는 것은 아니다.
제2 리세스(140)는 제1 리세스(130) 내에 형성되며, 그리스 문자로 시그마(Σ) 형상을 가질 수 있다. 하지만, 이것은 본 발명의 설명을 위한 것일 뿐이므로, 예를 들어, 박스 형태의 형상을 가져도 무관하다. 제2 리세스(140)를 형성하면, 게이트 전극 구조체(310)의 하부에 위치하는 채널(channel) 영역에 가깝게 스트레스 유발막(도 15의 230)을 형성할 수 있어, 채널 영역에 강한 스트레스를 줄 수 있다.
제2 리세스(140)의 깊이(d2)는 제1 리세스(130)의 깊이(도 11의 d1)보다 길고 제2 리세스(140)는 게이트 전극 구조체(310)와 게이트 스페이서(320) 하부의 활성 영역(120)도 식각하기 때문에 제2 리세스(140)는 제1 리세스(130)보다 크다.
이어서, 다시 도 1을 참조하면, 제1 리세스에 스트레스 유발막을 형성한다(S500). 도 15 및 도 16을 참조하면, 스트레스 유발막(230)은 제1 리세스를 채우고 질화된 소자분리 영역(110a, 110b)보다 높게 형성될 수 있다. 스트레스 유발막(230)의 높이는 추후 평탄화 공정 등을 거치면 조절될 수 있다. 스트레스 유발막(230)은 에피택셜 성장((epitaxial growth)을 통해서 형성할 수 있다.
스트레스 유발막(230)은 SiGe를 포함할 수 있다. 스트레스 유발막(230)이 SiGe를 포함하면, 채널 영역에 압축응력을 줄 수 있다. 채널 영역이 정공(hall)을 포함하면, 즉 PMOS 영역 내의 채널 영역에 압축응력을 인가하면 트랜지스터의 퍼포먼스는 향상된다. 그러므로 스트레스 유발막(230)은 제1 영역(Ⅰ)에 형성될 수 있다.
도 15와 도 17을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 효과에 대하여 설명하기로 한다.
도 17은 본 발명의 일 실시예예 따른 반도체 소자 제조 방법의 효과를 설명하기 위한 도면이다.
도 17에는 소자분리 영역(110)의 상면을 질화시키지 않고 리세스를 형성한 후 스트레스 유발막(230)이 형성된 반도체 소자가 도시되어 있다. 도 17에서, 소자분리 영역(110)과 활성 영역(120)이 포함하는 물질은 서로 다르기 때문에, 활성 영역(120)에 리세스를 형성할 수 있다. 즉, 리세스를 형성하기 위해 식각 공정을 수행하면, 소자분리 영역(110)과 활성 영역(120)의 식각 선택비가 달라 활성 영역(120)의 식각량은 소자분리 영역(110)의 식각량보다 많다. 그러나 소자분리 영역(110)도 활성 영역(120)과 함께 식각되므로, 소자분리 영역(110)의 상면과 활성 영역(120) 상면의 차이(h2)는 크지 않다. 따라서, 에피택셜 성장을 통해 스트레스 유발막(230)을 형성하는 경우, 리세스의 내부 공간이 넓지 않아 리세스 외부에 형성되는 스트레스 유발막(230)의 크기는 커질 수 있다. 결국, 스트레스 유발막(230)끼리 브릿지가 발생하며 트랜지스터, 특히 PMOS 트랜지스터의 신뢰성은 저하된다.
본 발명의 일 실시예에 따른 반도체 소자 제조 방법과 같이 소자분리 영역(110)의 상면을 얇게 질화시키면, 활성 영역(120)에 리세스를 형성할 때, 소자분리 영역(110)은 식각되지 않는다. 따라서, 도 15와 같이 질화된 소자분리 영역(110a)의 상면과 활성 영역(120)의 상면의 차이 h1은 도 17의 h2에 비해 상대적으로 크다. h1이 크기 때문에 리세스의 내부 공간도 크고, 리세스 외부에 형성되는 스트레스 유발막(230)의 크기는 작아진다. 그러므로, 스트레스 유발막(230)을 형성하더라도 스트레스 유발막(230) 사이에 브릿지가 발생하지 않는다. 즉, 소자분리 영역(110)의 상면을 질화시켜 질화된 소자분리 영역(110)을 형성하면, 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 2 및 도 18 내지 도 23을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 18 내지 도 23은 본 발명의 다른 실시예예 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 18, 도 20 및 도 22는 도 2의 A - A를 따라서 절단한 단면도이며, 도 19, 도 21 및 도 23은 도 2의 B - B와 C - C를 따라서 절단한 단면도이다.
본 발명의 다른 실시예에 따른 반도체 소자 제조 방법은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법과 동일하게, 소자분리 영역(110)과 활성 영역(120)이 포함된 기판(100) 상에 형성된 식각방지막(200)을 패터닝하여 소자분리 영역(110)과 활성 영역(120), 특히 활성 영역(120) 중 제1 영역(Ⅰ)을 노출하고, 플라즈마질화 공정(220)을 수행하여 노출된 소자분리 영역(110)의 상면을 질화시킨다.
다음으로, 도 18 및 도 19와 같이 노출된 활성 영역(120)에 제1 리세스(130)를 형성한다. 그런데 본 발명의 일 실시예에 따른 반도체 소자 제조 방법과는 달리 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법은 제1 리세스(130)를 형성하기 위해 건식 식각이 아닌 습식 식각(wet etching)을 이용한다. 습식 식각을 이용하는 경우, 습식 식각에 사용되는 에천트는 HF를 포함할 수 있다.
그런데 건식 식각을 수행하는 동안 질화된 소자분리 영역(110a, 110b)이 실질적으로 식각되지 않는 것과 달리, 습식 식각을 수행하면 질화된 소자분리 영역(110a, 110b)은 식각될 수 있다. 습식 식각의 식각선택비가 건식 식각의 식각선택비보다 낮기 때문이다. 질화된 소자분리 영역의 상면(110a, 110b)에 습식 식각을 수행하면, 질화시키지 않은 소자분리 영역(110)의 상면에 습식 식각을 수행하였을 때보다 식각량이 50% 이상 감소된다. 예를 들어, 질화되지 않은 소자분리 영역(110)의 상면은 습식 식각을 수행하면 21Å 정도 식각되지만, 질화된 소자분리 영역(110a, 110b)은 습식 식각을 수행하면 9Å 이하로 식각될 수 있다.
그러나 습식 식각의 식각 선택비가 건식 식각의 식각선택비보다 낮더라도, 스트레스 유발막(230) 사이에 브릿지가 발생하지 않을 정도의 식각선택비를 갖기 때문에, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법은 본 발명의 일 실시예예 따른 반도체 소자 제조 방법과 동일한 효과를 가질 수 있다.
한편, 질화된 소자분리 영역(110a, 110b)이 제거되면서 소자분리 영역(110)의 일부도 식각될 수 있으나, 그 식각량은 본 발명의 효과에 영향을 미치지 않을 정도로 적은 양이다.
이어서, 도 20 및 도 21을 참조하면, 제1 리세스(130) 내에 제2 리세스(140)를 형성한다. 제2 리세스(140)의 깊이(d4)는 제1 리세스(130)의 깊이(도 18의 d3)보다 길며, 따라서, 제2 리세스(140)의 내부 공간은 제1 리세스(130)의 내부 공간보다 크다. 이 때, 제2 리세스(140)는 시그마 형상을 가질 수 있음은 상술하였다.
이어서, 도 22 및 도 23을 참조하면, 제2 리세스(140) 내에 스트레스 유발막(230)을 에피택셜 성장을 통해 형성한다. 질화된 소자분리 영역(110a, 110b)이 제거되기 때문에, 소자분리 영역(110) 상면과 활성 영역(120) 상면의 차이(h3)는 질화된 소자분리 영역(110a, 110b) 상면과 활성 영역(120) 상면의 차이(도 15의 h1)보다 작다. 하지만, h3는 도 17의 h2보다는 크다. 따라서, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에서도 스트레스 유발막(230) 사이에 브릿지가 발생하지 않는다. 결국, 본 발명의 다른 실시예에 따른 반도체 소자 방법은, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법과 동일한 효과를 가질 수 있다.
도 2 내지 도 6, 도 24 내지 도 34를 참조하여, 본 발명의 또다른 실시예에 다른 반도체 소자 제조 방법을 설명하기로 한다.
도 24는 본 발명의 또다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도이고, 도 25 내지 도 34는 본 발명의 또다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 25, 도 27, 도 29, 도 31 및 도 33은 도 2의 A - A를 따라서 절단한 단면도이며, 도 26, 도 28, 도 30, 도 32 및 도 34는 도 2의 B - B와 C - C를 따라서 절단한 단면도이다.
먼저, 도 2 내지 도 6 및 도 24를 참조하면, 소자분리 영역(110)과 활성 영역(120)이 포함된 기판(100) 상에 형성된 식각방지막(200)을 패터닝하여 소자분리 영역(110)과 활성 영역(120)을 노출한다(S110). 이는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법과 동일하므로 설명을 생략하기로 한다.
이어서, 다시 도 24를 참조하면, 노출된 활성 영역에 제1 리세스를 형성한다(S210). 도 25 및 도 26을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 소자 제조 방법은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법과는 달리, 소자분리 영역(110)의 상면을 질화시키지 않고 제1 리세스(130)를 형성한다. 따라서, 활성 영역(120)에 소자분리 영역(110)을 형성할 때, 소자분리 영역(110)도 같이 식각된다. 그러나, 소자분리 영역(110)을 구성하는 물질과 활성 영역(120)을 구성하는 물질이 다르기 때문에 식각 선택비에 차이가 존재하여, 소자분리 영역(110)은 활성 영역(120)보다 적게 식각된다. 그러나, 제1 리세스(130)의 깊이(d5)는 플라즈마질화 공정을 수행했을 때의 깊이, 즉, 도 11의 d1 및 도 18의 d3보다 짧다.
제1 리세스(130)를 형성하기 위하여, 예를 들어, 건식 식각 및 습식 식각 중 적어도 하나를 이용할 수 있다.
한편, 제1 리세스(130)는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법과 같이 활성 영역(120)의 제1 영역(Ⅰ)에만 형성되고 활성 영역(120)의 제2 영역(Ⅱ) 상에는 식각방지막(205)이 존재하므로 리세스가 형성되지 않는다.
이어서, 다시 도 24를 참조하면, 제1 리세스를 형성한 후에, 플라즈마질화(plasma nitridation) 공정을 수행하여 노출된 소자분리 영역의 상면을 질화시킨다(S310). 도 27 및 도 28과 같이 플라즈마질화 공정(220)을 수행한다. 플라즈마질화 공정(220)을 이용하면, 노출된 소자분리 영역(110)의 상면을 원하는 두께로 균일하게 질화시킬 수 있다. 소자분리 영역(110)의 상면을 질화시킬 때, 노출된 활성 영역(120)도 같이 질화될 수 있다.
플라즈마질화 공정(220)을 수행하면, 도 29 및 도 30에 도시된 바와 같이, 소자분리 영역(110)의 상면과 활성 영역(120) 내에 형성된 제1 리세스(130)의 표면은 균일한 두께로 질화된다. 플라즈마질화 공정(220)에 의하면, y축 방향으로 질화되고 x축 방향으로는 질화되지 않기 때문에, 게이트 전극 구조체(310)와 게이트 스페이서(320)가 형성된 활성 영역(120)의 하부는 질화되지 않는다.
플라즈마질화 공정(220)에 의해 노출된 소자분리 영역(110) 상에는 질화된 소자분리 영역(110c, 110d)이 형성되고, 노출된 활성 영역(120) 상에는 질화된 활성 영역(120c, 120d)이 형성된다. 질화된 활성 영역(120d)은 활성 영역(120) 중 식각방지막(200, 205)이 형성되어 있지 않은 노출된 제1 영역(Ⅰ)에 형성된다.
이어서, 다시 도 24를 참조하면, 제2 리세스를 형성한다(S410). 도 31 및 도 32를 참조하면, 제2 리세스(140)는 제1 리세스(130) 내에 형성되며, 소자분리 영역(110)은 질화된 소자분리 영역(110c, 110d)에 의해 식각되지 않는다.
제2 리세스(140)는 시그마 형상을 가질 수 있고, 제2 리세스(140)의 깊이(d6)는 제1 리세스(130)의 깊이(도 25의 d5)보다 길다. 따라서, 제2 리세스(140)의 부피는 제1 리세스(130)의 부피보다 크다.
제2 리세스(140)를 형성하기 위하여 예를 들어, 건식 식각 및/또는 습식 식각을 사용할 수 있다. 제1 리세스(도 29의 130)의 표면이 질화되어 있지만, 질화된 활성 영역(120c, 120d)의 두께는 얇기 때문에 활성 영역(120)은 식각될 수 있고, 이에 따라 제2 리세스(140)를 형성할 수 있다.
이어서, 다시 도 24를 참조하면, 스트레스 유발막을 형성한다(S510). 도 33 및 도 34를 참조하면, 제1 리세스(130), 즉 제 2 리세스(140) 내에 스트레스 유발막(230)을 형성할 수 있다. 스트레스 유발막(230)은 에피택셜 성장을 통해 질화된 소자분리 영역(110c, 110d)의 상면보다 높게 형성될 수 있으며, SiGe를 포함할 수 있다.
질화된 소자분리 영역(110c, 110d) 상면과 활성 영역(120) 상면의 차이(h4)는, 소자분리 영역(110) 상면을 질화시키지 않고 리세스를 형성했을 때의 소자분리 영역(110) 상면과 활성 영역(120) 상면의 차이(도 17의 h2)보다 크다. 제2 리세스(140)의 내부 공간은 충분히 크기 때문에, 동일한 부피의 스트레스 유발막(230)을 형성하는 경우에, 제2 리세스(140) 외부에 형성되는 스트레스 유발막(230)의 크기는 작아지고, 스트레스 유발막(230)끼리 브릿지가 발생하지 않는다. 결국, 제1 리세스(130)를 형성한 후, 플라즈마질화 공정(220)을 통해 노출된 소자분리 영역(110)의 상면과 노출된 활성 영역(120)의 상면을 질화시키더라도 본 발명의 일 실시예에 따른 반도체 소자 제조 방법과 동일한 효과를 얻을 수 있다.
도 35는 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 35를 참조하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 36은 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 36을 참조하면, 정보 처리 시스템(1300)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)와 전기적으로 접속된, 메모리 시스템(1310), 모뎀(1320), 중앙 처리 장치(1330), RAM(1340) 및 사용자 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와, 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 35에 도시된 메모리 카드(1200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(1330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(1310)에 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(1310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(1300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 37은 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함하는 전자 장치의 블록도이다.
도 37을 참조하면, 전자 장치(1400)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 전자 장치(1400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(1400)는 컨트롤러(1410), 입/출력 장치(1420), 메모리(1430), 및 무선 인터페이스(1440)를 포함할 수 있다. 여기서, 메모리(1430)는 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 컨트롤러(1410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(1430)는 컨트롤러(1410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(1440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(1440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(1400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자분리 영역
110a, 110b, 110c, 110d: 질화된 소자분리 영역
120: 활성 영역
120a, 120b, 120c, 120d: 질화된 활성 영역
130: 제1 리세스 140: 제2 리세스
200, 205: 식각방지막 220: 플라즈마질화 공정
230: 스트레스 유발막 301: 게이트 절연막
303: 게이트 전극 305: 게이트 마스크
310: 게이트 전극 구조체 320: 게이트 스페이서

Claims (10)

  1. 소자분리 영역과 활성 영역이 포함된 기판 상에 형성된 식각방지막을 패터닝하여 상기 소자분리 영역과 상기 활성 영역을 노출하고,
    플라즈마질화(plasma nitridation) 공정을 수행하여 상기 노출된 소자분리 영역의 상면을 질화시키고,
    상기 노출된 활성 영역에 제1 리세스를 형성하고,
    상기 제1 리세스에 스트레스 유발막을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 스트레스 유발막은 SiGe를 포함하는 반도체 소자 제조 방법.
  3. 제 1항에 있어서,
    상기 스트레스 유발막을 형성하는 것은,
    상기 스트레스 유발막을 에피택셜 성장시켜 형성하는 것을 포함하는 반도체 소자 제조 방법.
  4. 제 1항에 있어서,
    상기 제1 리세스는 건식 식각(dry etching)을 통해 형성되고,
    상기 건식 식각을 수행하는 동안, 상기 노출된 소자분리 영역은 실질적으로 식각되지 않는 반도체 소자 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 리세스는 습식 식각(wet etching)을 통해 형성되고,
    상기 습식 식각에 사용되는 에천트는 HF를 포함하고, 상기 노출된 활성 영역의 식각비는 상기 노출된 소자분리 영역의 식각비보다 높은 반도체 소자 제조 방법.
  6. 제 1항에 있어서,
    상기 제1 리세스를 형성한 후에,
    상기 제1 리세스 내에 제2 리세스를 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  7. 제 6항에 있어서,
    상기 제1 리세스를 형성한 후에 상기 노출된 소자분리 영역의 상면을 질화시키고,
    상기 노출된 소자분리 영역의 상면을 질화시킨 후에, 상기 제2 리세스를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  8. 소자분리 영역에 의해 제1 영역과 제2 영역이 분리된 기판을 제공하고,
    상기 제2 영역 상에 식각방지막을 형성하고,
    플라즈마질화 공정을 수행하여 상기 소자분리 영역의 상면과 상기 제1 영역의 상면을 질화시키고,
    상기 제1 영역에 제1 리세스를 형성하고,
    상기 제1 리세스 내에 스트레스 유발막을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 영역은 PMOS 영역을 포함하고, 상기 제2 영역은 NMOS 영역을 포함하는 반도체 소자 제조 방법.
  10. 제 8항에 있어서,
    상기 제1 리세스를 형성한 후에, 상기 플라즈마질화 공정을 수행하여 상기 소자분리 영역의 상면과 상기 활성 영역의 상면을 질화시키고,
    상기 소자분리 영역의 상면과 상기 활성 영역의 상면을 질화시킨 후에,
    상기 제1 리세스 내에 제2 리세스를 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
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