TW201523875A - 具有多層順應基底之非平面半導體裝置 - Google Patents

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Ravi Pillarisetty
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Abstract

說明了具有多層順應基底的非平面半導體裝置及製造這類非平面半導體裝置的方法。例如，半導體裝置包括一半導體鰭片，設置於一半導體基底上方。半導體鰭片具有一下部分，由具有一第一晶格常數(L1)的一第一半導體材料組成，且具有一上部分，由具有一第二晶格常數(L2)的一第二半導體材料組成。包覆層係設置於半導體鰭片的上部分上，但不在下部分上。包覆層係由具有一第三晶格常數(L3)的一第三半導體材料組成，其中L3>L2>L1。閘極堆疊係設置於包覆層的一通道區域上。源極/汲極區係設置於通道區域的任一側上。

Description

具有多層順應基底之非平面半導體裝置
本發明之實施例係在半導體裝置及處理的領域中，尤其是具有多層順應基底之非平面半導體裝置，及製造這類非平面半導體裝置的方法。
在過去的數十年裡，縮放積體電路的特徵在不斷成長的半導體產業之後已經是一種驅動力。縮放成愈來愈小的特徵能在半導體晶片的有限真實板面上增加功能單元的密度。例如，縮小電晶體尺寸允許在晶片上併入增加數量的記憶體或邏輯裝置，以製造出具有增加容量的產品。然而，用於更多容量的驅動並不是沒有問題。最佳化每個裝置之效能的必要性變得愈來愈重要。
在製造積體電路裝置中，如鰭式場效電晶體(fin-FET)的多閘極電晶體隨著裝置尺寸繼續縮減已變得更加普遍。在傳統程序中，通常在塊體矽基底或絕緣體上的矽基底上製造fin-FET。在一些情況下，塊體矽基底係較 佳的，由於其成本較低且與現有的高產塊體矽基底基礎架構相容。
然而，縮放多閘極電晶體並未一直沒有結果。由於微電子電路之這些基本建構方塊的尺寸減小且由於在一特定區中製造之基本建構方塊的絕對數量增加，對用以製造這些建構方塊之半導體程序的限制已變得勢不可擋。
102‧‧‧矽鰭片
104‧‧‧包覆層
202‧‧‧毯式矽層
204‧‧‧SiGe膜
206A‧‧‧下矽部分
206B‧‧‧上SiGe部分
206‧‧‧鰭片
208‧‧‧包覆層
302‧‧‧第一半導體層
304‧‧‧第二半導體層
306‧‧‧鰭片
306B‧‧‧上鰭片部分
306A‧‧‧下鰭片部分
308‧‧‧隔離區
310‧‧‧包覆層
312‧‧‧閘極線
400‧‧‧影像
402‧‧‧影像
404‧‧‧圖
500‧‧‧半導體結構
502‧‧‧基底
506‧‧‧隔離區
504‧‧‧突出鰭片部分
597‧‧‧包覆層
505‧‧‧子鰭片區域
508‧‧‧閘極線
550‧‧‧閘極電極層
552‧‧‧閘極介電層
554‧‧‧介電蓋層
514‧‧‧閘極接點
516‧‧‧閘極接點通孔
560‧‧‧金屬互連
570‧‧‧層間介電堆疊
600‧‧‧計算裝置
602‧‧‧主機板
604‧‧‧處理器
606‧‧‧通訊晶片
第1圖繪示具有包覆層形成在上方的矽鰭片以提供單層順應基底。
第2圖繪示依照本發明之實施例之具有包覆層形成在上方的矽鰭片以提供雙層順應基底。
第3A-3E圖繪示依照本發明之實施例之在製造用於非平面裝置的雙層順應基底之方法中的各種操作之剖面圖，其中：第3A圖繪示描繪具有設置於第一半導體層上之第二半導體層的半導體總體堆疊之剖面圖；第3B圖繪示描繪如從第3A圖之結構形成的複數個鰭片之剖面圖；第3C圖繪示描繪在來自第3B圖的複數個鰭片之各者之間形成的隔離區之剖面圖；第3D圖繪示描繪在第3C圖之結構上生長包覆層的剖面圖；及 第3E圖繪示描繪在第3D圖之結構上形成閘極線的剖面圖。
第4圖提出依照本發明之實施例之針對從用於非平面裝置的多層順應基底取得之利益的支援資料。
第5A圖繪示依照本發明之實施例之具有多層順應基底的Ge或Ⅲ-V通道半導體裝置的剖面圖。
第5B圖繪示依照本發明之實施例之沿著第5A圖之半導體裝置的a-a’軸之平面圖。
第6圖繪示依照本發明之一個實作的計算裝置。
【發明內容及實施方式】
說明了具有多層順應基底的非平面半導體裝置及製造這類非平面半導體裝置的方法。在下面的說明中，提出許多具體細節(如具體整合和材料制度)以提供對本發明之實施例的全面性了解。本領域之熟知技術者將清楚明白無須這些具體細節便可能實行本發明之實施例。在其他情況下，未詳細說明熟知的特徵(如積體電路設計佈局)以免不必要地模糊本發明之實施例。再者，應了解圖所示之各種實施例是說明性圖示而不一定按比例繪製。
在矽(Si)上整合高移動率通道材料的一種可能方式是與Si奈米級模板上的薄包覆層整合。本文所述之一或更多實施例係針對用於最大化在鍺(Ge)和Ⅲ-V電晶體中之順應性和自由表面鬆弛的技術。一或更多實施例可 能針對包覆層、順應外延、多層順應性、鍺通道區域、Ⅲ-V材料通道區域、SiGe中間材料、包括金屬氧化物半導體(MOS)和互補金屬氧化物半導體(CMOS)裝置的電晶體製造、化合物半導體(Ⅲ至V)裝置、finFET裝置、三閘裝置、奈米帶裝置、及奈米線裝置之一或更多者。
為了提出內文，傳統上，已說明了對高移動率通道材料的需求以提高電晶體效能，以及嘗試將這類材料整合至矽平台上。將這類材料直接生長至矽(Si)上受到Ge(PMOS)與Ⅲ-V(NMOS)材料之大晶格不匹配(其能超過8%)所產生的高缺陷密度。雖然一種方法是縱橫比陷補(ART)，但另一種概念是在薄鰭片順應基底上生長Ge或Ⅲ-V膜。上述配置不僅使膜能被沉積而且使薄矽鰭片(順應)能適應在膜中的一些晶格不匹配和應變，所以這可能減少缺陷。
依照本發明之實施例，基底順應的概念被延伸為在矽(如SiGe)上生長應變膜以形成具有應變的新順應模板，其允許額外順應於Ge或Ⅲ-V材料的最終包覆層。提高的順應性源於雖然晶格在電流方向上與矽基底匹配，但SiGe將藉由已在垂直方向上膨脹的必要性之事實。在SiGe晶格常數中的垂直伸展依序能在此方向上生長具有較少晶格不匹配的Ge或Ⅲ-V包覆層並再次解除在包覆層上的部分應變。因此，上述SiGe層的順應性僅增強超過矽的順應性且能減少對形成缺陷的傾向。由此，本文所述之一或更多實施例提出用於提高順應Ⅲ-V和Ge通道電晶 體裝置之外延生長品質的方法。
為了示範所包含的一些概念，第1圖繪示具有包覆層形成在上方的矽鰭片以提供單層順應基底。參考第1圖之部分(A)，矽鰭片102具有寬度Wsi。參考部分(B)，Ge或Ⅲ-V的包覆層104係形成在鰭片102的一部分上以提供高移動率通道層。包覆層104具有比矽鰭片102更大的晶格常數，且由此，這兩層係應變的。參考部分(C)，鰭片寬度剖面圖繪示鰭片102因窄鰭片Wsi(自由表面效果)而順應於包覆層104。如每層內的箭頭所示，薄矽鰭片102和包覆層104「順應」或伸展以適應外延生長於其自由表面。
依照本發明之實施例，藉由在沉積Ge或Ⅲ-V包覆層之前使用如用於起始基底的Si上之SiGe的雙層結構來增強薄膜結構的順應性。作為一實例，第2圖繪示依照本發明之實施例之具有包覆層形成在上方的矽鰭片以提供雙層順應基底。參考第2圖之部分(A)，毯式矽(Si)層202具有雙軸應變的SiGe膜204形成在上方，例如，具有在沿著額外垂直應變的XY方向上之雙軸壓縮應變的SiGe，如箭頭所指示。參考第2圖之部分(B)，部分(A)的堆疊被圖案化以提供具有下矽部分206A和上SiGe部分206B的鰭片206。圖案化以形成鰭片206提供在延著垂直應變之XY方向上的單軸應變鰭片，如箭頭所指示。亦即，鰭片蝕刻釋放雙軸應變層以提供單軸應變。參考第2圖之部分(C)，包覆層208係在鰭片206的上(SiGe)部分 206B上生長。產生之結構提供雙層順應性，如箭頭所指示。尤其是，在上述一實施例中，包覆層208應變和晶格不匹配會因結合應變中間層(即，包含SiGe部分206B)而相對於接收鰭片減少。在一實施例中，接著，多層順應性係藉由形成具有第一晶格常數(L1)的下鰭片部分、具有第二晶格常數(L2)的上鰭片部分、和具有第三晶格常數(L3)的包覆層208(如Ge或Ⅲ-V材料)來提供，其中L1<L2<L3。
因此，對照於第1圖之包覆三閘結構，一般而言，本文所述之一或更多實施例提出一種方法來製造多層順應基底。在一實例中，第3A-3E圖繪示依照本發明之實施例之在製造用於非平面裝置的雙層順應基底之方法中的各種操作之剖面圖。
參考第3A圖，剖面圖描繪具有(例如，藉由外延生長來)設置於第一半導體層302上之第二半導體層304的半導體總體堆疊。第一半導體層可能是部分的塊體基底，如塊體單結晶矽基底。在一實施例中，第二半導體層係具有大於第一半導體層302之晶格常數的半導體層。例如，在一特定實施例中，第二外延層係由鍺化矽組成且形成於底層矽層302上。
參考第3B圖，剖面圖描繪如從第3A圖之結構形成的複數個鰭片306。複數個鰭片306之各者包括從第二半導體層304形成的上鰭片部分306B。複數個鰭片302之各者也包括從第一半導體層302之一部分形成的下 鰭片部分306A。在一實施例中，與傳統塊體三閘製造方法一致，鰭片306被形成至底層塊體基底中，例如，其中第一半導體層302是塊體基底。
參考第3C圖，剖面圖描繪在來自第3B圖的複數個鰭片306之各者之間形成的隔離區308。可能藉由首先在鰭片306上方形成隔離材料(例如，一層二氧化矽)來形成隔離區308。隔離材料層接著被凹陷以暴露鰭片306的上部分。在上述一實施例中，產生之隔離區308被形成為與在鰭片306的上和下部分之間的介面本質上或精確地位於相同層(例如，與在第一半導體材料與第二半導體材料之間的介面位於相同層)，如第3C圖所示。在另一實施例中，產生之隔離區308被形成為略高於在鰭片的上和下部分之間之介面的層以確保只有暴露第二半導體材料。
參考第3D圖，剖面圖描繪在第3C圖之結構上生長包覆層310。尤其是，包覆層310係在每個鰭片306的突出部分306B上外延地生長。在上述一實施例中，由於隔離區308係位於(或略高於)第一和第二半導體材料的介面，因此包覆層生長被限制為鰭片上部分306B的較大晶格常數材料。在一實施例中，包覆材料係由具有大於上鰭片部分306B的晶格常數之晶格常數的材料組成。
參考第3E圖，剖面圖描繪在第3D圖之結構上形成閘極線312。尤其是，閘極線312係形成在每個鰭 片306的包覆層310上方/上面。然後，產生之裝置提供在閘極線312下方的雙層順應基底。將了解第3E圖之結構可能隨後會受到進一步處理(如後端金屬化)以將裝置併入如CMOS積體電路的積體電路中。
在一實施例中，包覆層310具有較低帶隙，還具有比底層上鰭片部分306B更大的的晶格常數。接著，上鰭片部分306B具有比下鰭片部分306A(鰭片的Si部分)更大的晶格常數。包覆層310可能具有適用於傳播波函數的實質部分(例如，適用於禁止波函數的實質部分進入上鰭片部分306B和下鰭片部分306A)的厚度。然而，包覆層310可能夠薄到足以順應。在一實施例中，包覆層310具有大致上在10-50埃之範圍中的厚度。可能藉由例如但不限於化學蒸氣沉積(CVD)或分子束外延(MBE)、或其他類似程序的技術來形成包覆層310。
在第一實施例中，包覆層310係一鍺(Ge)包覆層，如純粹或本質上純粹的鍺包覆層。如整篇所使用，純粹或本質上純粹的鍺之術語可能用以描述由極大量(若並非全部)的鍺組成的鍺材料。然而，實際上，將了解100%純粹的Ge可能難以形成，且因此，能包括極小百分比的Si。Si可能被包括為在沉積Ge期間不可避免的雜質或成分或可能當在後沉積處理期間擴散時「汙染」Ge。由此，本文所述之針對Ge包覆層的實施例可能包括Ge材料，其包含較小量(例如，「雜質」等級)的非鍺原子或物種(如Si)。而且，在其他實施例中，使用了SiGe，例如， SixGey層，其中0<x<100，且0<y<100，相對於矽具有高%的Ge含量。在第二實施例中，包覆層310係一Ⅲ-V材料包覆層。亦即，在一實施例中，包覆層310係由第Ⅲ族(例如，硼、鋁、鎵或銦)和第V族(例如，氮、磷、砷或銻)元素組成。在一實施例中，包覆層310係由二元(例如，GaAs)，但也能是三元或四元為基的Ⅲ-V材料等組成。
在一實施例中，下鰭片部分306A係由矽組成，且上鰭片部分306B係由SiGe(SixGey，其中0<x<100，且0<y<100)組成。在上述一實施例中，SiGe相對於矽具有低至中間%的Ge含量(例如，具有剩餘Si之20-50%的Ge)。
如上所述，在一實施例中，第3C圖之圖示顯示程序流程後鰭片蝕刻和淺溝槽隔離(STI)拋光及在隔離氧化物沉積之後的凹槽。將了解也已移除了可能位於從製造鰭片306留下之一點的人為產物。例如，在一實施例中，已從鰭片306的頂部表面移除了硬遮罩層(如氮化矽硬遮罩層)和墊氧化層(如二氧化矽層)。在一實施例中，對應塊體基底，且因此鰭片306A的下部分在此階段中係未摻雜或輕摻雜的。例如，在特定實施例中，塊體基底，且因此鰭片306A的下部分具有大致上小於硼摻雜物雜質原子之1E17atom/cm3的濃度。然而，在其他實施例中，已或將對鰭片306和底層基底提供阱及/或逆行植入物。在上述一實例中，上述摻雜暴露鰭片306可能導致在對應塊 體基底部分內摻雜，其中相鄰鰭片在塊體基底中共享一共同摻雜區。
在一實施例中，再次參考第3C圖，隔離區308係由二氧化矽組成，如在淺溝槽隔離製造程序中所使用。隔離區308可能藉由使用化學蒸氣沉積(CVD)或其他沉積程序(例如，ALD、PECVD、PVD、HDP輔助CVD、低溫CVD)來沉積層而形成且可能藉由化學機械拋光(CMP)技術來平面化。平面化可能也從鰭片圖案化移除任何人為產物，如硬遮罩層及/或墊氧化層，如上所述。在一實施例中，凹陷介電層以提供隔離區308定義初始鰭片通道高度。可能藉由等離子、蒸氣或濕蝕刻程序來進行凹陷。在一實施例中，使用對鰭片306之至少上部分306B為選擇性的乾蝕刻程序，乾蝕刻程序係基於從如，但不限於NF3、CHF3、C4F8、HBr和O2之氣體產生的等離子，其中通常在30-100mTorr範圍的壓力下及50-1000Watt範圍的等離子偏壓下。將了解針對順應基底製造生長的包覆層310增加了總鰭片高度，其係基於除了頂部包覆層厚度之外之306B突出物的程度。
在一實施例中，閘極線312圖案化包含聚光刻以藉由隨後蝕刻SiN硬遮罩和多晶矽來定義多晶矽閘極(對取代性閘極製程為永久或佔位的)。在一實施例中，遮罩係形成於硬遮罩上，遮罩係由地形遮罩部分和抗反射塗覆(ARC)層組成。在上述特定實施例中，地形遮罩部分係碳遮罩(CHM)層且抗反射塗覆層係矽ARC層。地形遮罩 部分和ARC層可能以傳統光刻和蝕刻程序技術來圖案化。在一實施例中，遮罩也包括最上方的光阻層，如本領域所知，且可能藉由傳統光刻和發展程序來圖案化。在特定實施例中，當發展光阻層時移除暴露於光源之光阻層的部分。因此，圖案化光阻層係由正光阻材料組成。在具體實施例中，光阻層係由如，但不限於248nm光阻、193nm光阻、157nm光阻、超紫外光(EUV)光阻、電子束壓印層、或具有雙氮基酉昆敏化劑的酚樹酯矩陣的正光阻材料組成。在另一實施例中，當發展光阻層時保留暴露於光源之光阻層的部分。因此，光阻層係由負光阻材料組成。在具體實施例中，光阻層係由如，但不限於包括聚順異戊間二烯或聚乙烯基肉桂酸的負光阻材料組成。
關於第3E圖所示之結構，第4圖提出依照本發明之實施例之針對從用於非平面裝置的多層順應基底取得之利益的支援資料。參考第4圖，影像400和402係分別顯示鰭片切割和閘極切割的剖面TEM影像。圖404顯示X射線繞射(XRD)資料，指示矽上的SiGe在SiGe晶格中實現了約3%的垂直XRD移位。SiGe晶格能用以與Ge或Ⅲ-V材料包覆層晶格不匹配，如上所述。
一般而言，再次參考第2和3A-3E圖，在一實施例中，所述之方法能用於N型(例如，NMOS)或P型(例如，PMOS)或這兩者的裝置製造。將了解從上述示範處理架構產生的結構(例如，來自第3E圖的結構)可能以相同或類似形式來使用於後續的處理操作以完成裝置製 造，如PMOS和NMOS裝置製造。作為完成裝置的一實例，第5A和5B圖分別繪示依照本發明之實施例之具有多層順應基底的Ge或Ⅲ-V通道半導體裝置的剖面圖和平面圖(沿著剖面圖的a-a’軸)。
參考第5A圖，半導體結構或裝置500包括從基底502形成且在隔離區506內的非平面活性區(例如，包括突出鰭片部分504和子鰭片區域505的鰭片結構)。在所示之情況下，三個不同鰭片係包括在單一裝置中。形成通道區域包覆層597以圍繞每個鰭片的突出區域504。在上述一實施例中，包覆區域係由具有不同於每個鰭片之突出區域504的半導體材料之晶格常數的半導體材料組成，且每個鰭片之突出區域504的半導體材料具有大於子鰭片區域505之半導體材料的晶格常數，如上所述。
再次參考第5A圖，閘極線508係設置於非平面活性區的突出部分504上方以及在隔離區506的一部分上方。如圖所示，閘極線508包括閘極電極550和閘極介電層552。在一實施例中，閘極線508可能也包括介電蓋層554。閘極接點514、和上覆閘極接點通孔516連同上覆金屬互連560也從這個透視圖看出，上述所有都設置於層間介電堆疊或層570中。也從第5A圖之透視圖看出，在一實施例中，閘極接點514係設置於隔離區506上方，但不在非平面活性區上方。
參考第5B圖，閘極線508被顯示為設置於突出鰭片部分504上方。突出鰭片部分504的源極和汲極區 504A和504B能從這個透視圖看出。在一實施例中，源極和汲極區504A和504B包括突出鰭片部分504之原始材料的摻雜部分。在另一實施例中，突出鰭片部分504的材料被移除且替換成另一半導體材料(例如，藉由外延沉積)。在這種情況下，也移除源極和汲極區之包覆層597的部分。無論在哪種情況下，源極和汲極區504A和504B都可能低於介電層506的高度而延伸，即，延伸至子鰭片區域505中。另外，源極和汲極區504A和504B不低於介電層506的高度而延伸，而是高於介電層506的高度或與介電層506的高度共面。
在一實施例中，半導體結構或裝置500係為一種非平面裝置，例如，但不限於fin-FET。然而，也可能製造三閘或類似裝置。在上述實施例中，對應之半導體通道區域係由三維體組成或在三維體中。在上述一實施例中，閘極線508的閘極電極堆疊圍繞三維體的至少一頂部表面和一對側壁，如第5A圖所示。
基底502可能由一種能承受製造程序且其中電荷能遷移的半導體材料組成。在一實施例中，基底502係為一種由摻有電荷載體的結晶矽層(例如，但不限於磷、砷、硼或以上之組合)組成的塊體基底以形成區域504。在一實施例中，塊體基底502中的矽原子濃度大於99%。在另一實施例中，塊體基底502係由在不同結晶基底頂上生長的外延層(例如，在硼摻雜的塊體矽單晶基底頂上生長的矽外延層)組成。另外，可能使用絕緣體上半 導體(SOI)基底來取代塊體基底。在特定實施例中，基底502且因此鰭片的子鰭片部分505係由單晶矽組成，鰭片505的突出部分係由鍺化矽組成，且包覆層597係一Ge包覆層或一Ⅲ-V材料包覆層，如上所述。
隔離區506可能由適用於最後電性隔離，或有助於隔離永久閘極結構的部分與底層塊體基底或在底層塊體基底內形成的隔離活性區(如隔離鰭片活性區)的材料組成。例如，在一實施例中，隔離區506係由如，但不限於二氧化矽、氧氮化矽、或碳摻雜氮化矽的介電材料組成。
閘極線508可能由包括閘極介電層552和閘極電極層550的閘極電極堆疊組成。在一實施例中，閘極電極堆疊的閘極電極係由金屬閘極組成且閘極介電層係由高k材料組成。例如，在一實施例中，閘極介電層係由如，但不限於氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或以上之組合的材料組成。再者，一部分閘極介電層可能包括從包覆層597的上幾個層形成的數個單層俱生氧化物。
在一實施例中，閘極電極係由例如，但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物的金屬層組成。在具體實施例中，閘極電極係由在金屬功函數設定層上方形成的非功函數設定填充材料組成。
結合閘極電極堆疊(未示出)的間隔物可能由適用於最後電性隔離，或有助於隔離永久閘極結構與如自動對準的接點之相鄰導電接點的材料組成。例如，在一實施例中，間隔物係由例如，但不限於二氧化矽、氧氮化矽、氮化矽、或碳摻雜氮化矽的介電材料組成。
閘極接點514和上覆閘極接觸通孔516可能由導電材料組成。在一實施例中，接點或通孔之一或更多者係由金屬物種組成。金屬物種可能是如、鎢、鎳、或鈷的純金屬、或可能是如金屬-金屬合金或金屬-半導體合金的合金(例如，矽化物材料)。
在一實施例(雖然未示出)中，設置結構500包含當以極緊密的重合預算來消除使用光刻步驟時，本質上完全對準現有之閘極圖案的接觸圖案之形成。在上述一實施例中，這種方法能使用本質上高度選擇性的濕蝕刻(例如，對比於傳統上實作的乾或等離子蝕刻)以產生接觸開口。在一實施例中，藉由使用結合接觸栓光刻操作之現有的閘極圖案來形成接觸圖案。在上述一實施例中，方法能夠消除對另一重要光刻操作的需求以產生一接觸圖案，如傳統方法中所使用。在一實施例中，溝槽接觸網格沒有被單獨地圖案化，而是在聚(閘極)線之間形成。例如，在上述一實施例中，溝槽接觸網格係在閘極光柵圖案化之後但在閘極光柵切割之前產生。
再者，可能藉由取代型閘極製程來製造閘極堆疊結構508。在上述架構中，如多晶矽或氮化矽柱材料 的假閘極材料可能被移除且替換成永久閘極電極材料。在上述一實施例中，永久閘極介電層也在此程序中形成，而不是從較早的處理來完成。在一實施例中，假閘極會藉由乾蝕刻或濕蝕刻程序來移除。在一實施例中，假閘極係由多晶矽或非晶矽組成且以包括使用SF6的乾蝕刻程序來移除。在另一實施例中，假閘極係由多晶矽或非晶矽組成且以包括使用水性NH4OH或四甲基氫氧化銨的濕蝕刻程序來移除。在一實施例中，假閘極係由氮化矽組成且以包括水性磷酸的濕蝕刻來移除。在一實施例中，額外地進行將假閘極介電層替換成永久閘極介電層。
在一實施例中，本文所述之一或更多方法本質上考慮結合假的和取代型接觸程序與假的和取代型閘極製程以到達結構500。在上述一實施例中，在取代型閘極製程之後進行取代型接觸程序以允許至少一部分永久閘極堆疊的高溫退火。例如，在上述具體實施例中，至少一部分永久閘極結構的退火(例如，在形成閘極介電層之後)係在高於約攝氏600度的溫度下進行。退火係在形成永久接點之前進行。
再次參考第5A圖，半導體結構或裝置500的佈置將閘極接點置放於隔離區上方。上述佈置可能被視為佈局空間的無效率使用。然而，在另一實施例中，半導體裝置具有接觸結構，其接觸形成於活性區上方之閘極電極的部分。一般而言，在(例如，除了)於閘極的活性部分上方和在與溝槽接觸通孔的相同層中形成閘極接觸結構(如 通孔)之前，本發明之一或更多實施例包括首先使用閘極對準的溝槽接觸程序。可能實作上述程序以形成用於半導體結構製造(例如，用於積體電路製造)的溝槽接觸結構。在一實施例中，溝槽接觸圖案被形成為對準現有的閘極圖案。相比之下，傳統的方法通常包含將光刻接觸圖案緊密重合至現有閘極圖案的額外光刻程序與結合選擇性接觸蝕刻。例如，傳統的程序可能包括以分開圖案化接觸特徵來圖案化聚(閘極)網格。
應了解並非上述之程序的所有態樣都需要被實行落在本發明之實施例的精神和範圍內。例如，在一實施例中，在於閘極堆疊之活性部分上方製造閘極接點之前永遠不需要形成假閘極。上述之閘極堆疊實際上可能是如最初形成的永久閘極堆疊。而且，本文所述之程序可能用以製造一或複數個半導體裝置。半導體裝置可能是電晶體或類似的裝置。例如，在一實施例中，半導體裝置是用於邏輯或記憶體的金屬氧化物半導體場效(MOS)電晶體，或雙極電晶體。又，在一實施例中，半導體裝置具有三維架構，如fin-FET裝置、三閘裝置、或單獨存取的雙閘極裝置。一或更多實施例對於製造14奈米(14nm)或更小技術節點的半導體裝置可能是特別有用的。
一般而言，接著，上述之一或更多實施例能夠減少在順應基底與Ge或Ⅲ-V包覆層之間的晶格不匹配。在上述順應鰭片基底與單層順應基底之間的顯著差異係源於上述之雙鰭片材料。製造具有堆疊於每個鰭片內之 兩個不同半導體材料的鰭片能用以調變起始鰭片和沉積於鰭片上之包覆層的應變。由此，如Ge或Ⅲ-V之新的高移動率材料可能被引入電晶體通道(例如，前者的PMOS和後者的NMOS)中。
第6圖繪示依照本發明之一個實作的計算裝置600。計算裝置600容納主機板602。主機板602可能包括一些元件，包括但不限於處理器604和至少一個通訊晶片606。處理器604係實體且電性耦接至主機板602。在一些實作中，至少一個通訊晶片606也是實體且電性耦接至主機板602。在其他實作中，通訊晶片606是處理器604的一部分。
依據其應用，計算裝置600可能包括可能或可能不是實體且電性耦接至主機板602的其他元件。這些其他元件包括，但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、照相機、及大容量儲存裝置(如硬碟機、光碟(CD)、數位化多功能光碟(DVD)等等)。
通訊晶片606啟動無線通訊來傳輸資料至計算裝置600且從計算裝置600傳輸資料。「無線」之詞及其衍生詞可能用以說明可能藉由使用透過非固態媒體之調 變的電磁輻射來傳遞資料之電路、裝置、系統、方法、技術、通訊通道等。此詞並不意味著相關裝置不包含任何線路，雖然在一些實施例中它們可能並非如此。通訊晶片606可能實作一些無線標準或協定，包括但不限於WiFi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物之任一者、以及指定為3G、4G、5G及以上的任何其他無線協定。計算裝置600可能包括複數個通訊晶片606。例如，第一通訊晶片606可能專用於如WiFi和藍芽之較短範圍的無線通訊，且第二通訊晶片606可能專用於如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等之較長範圍的無線通訊。
計算裝置600的處理器604包括封裝在處理器604內的積體電路晶粒。在本發明之一些實作中，處理器的積體電路晶粒包括一或更多裝置，如依照本發明之實作建立之具有多層順應基底的Ge或Ⅲ-V通道半導體裝置。「處理器」之詞可能指任何裝置或部分之處理來自暫存器及/或記憶體的電子資料以將電子資料轉換成可能儲存在暫存器及/或記憶體中之其他電子資料的裝置。
通訊晶片606也包括封裝在通訊晶片606內的積體電路晶粒。依照本發明之另一實作，通訊晶片的積體電路晶粒包括一或更多裝置，如依照本發明之實作建立 之具有多層順應基底的Ge或Ⅲ-V通道半導體裝置。
在其他實作中，容納在計算裝置600內的另一元件可能包含積體電路晶粒，其包括一或更多裝置，如依照本發明之實作建立之具有多層順應基底的Ge或Ⅲ-V通道半導體裝置。
在各種實施例中，計算裝置600可能是膝上型電腦、小筆電、纖薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、纖薄型行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描機、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位攝影機。在其他實作中，計算裝置600可能是任何其他處理資料的電子裝置。
因此，本發明之實施例包括具有多層順應基底之非平面半導體裝置，及製造這類非平面半導體裝置的方法。
在一實施例中，一種半導體裝置包括一半導體鰭片，設置於一半導體基底上方。半導體鰭片具有一下部分，由具有一第一晶格常數(L1)的一第一半導體材料組成，且具有一上部分，由具有一第二晶格常數(L2)的一第二半導體材料組成。包覆層係設置於半導體鰭片的上部分上，但不在下部分上。包覆層係由具有一第三晶格常數(L3)的一第三半導體材料組成，其中L3>L2>L1。閘極堆疊係設置於包覆層的一通道區域上。源極/汲極區係設置於通道區域的任一側上。
在一實施例中，半導體鰭片和包覆層共同設置一順應基底。
在一實施例中，半導體鰭片的上部分突出設置相鄰於半導體鰭片之下部分的一隔離層上方。隔離區和半導體鰭片之下部分的頂部表面大致上位於相同層。
在一實施例中，半導體鰭片的下部分係由矽組成，半導體鰭片的上部分係由鍺化矽組成，且包覆層區域係由鍺組成。
在一實施例中，半導體裝置係一PMOS裝置。
在一實施例中，半導體鰭片的下部分係由矽組成，半導體鰭片的上部分係由鍺化矽組成，且包覆層區域係由一Ⅲ-V材料組成。
在一實施例中，半導體裝置係一NMOS裝置。
在一實施例中，半導體鰭片的下部分係與一塊體結晶矽基底連續。
在一實施例中，半導體裝置係一三閘電晶體。
在一實施例中，一種半導體裝置包括一半導體鰭片，設置於一半導體基底上方。半導體鰭片具有一下部分和一上部分。包覆層係設置於半導體鰭片的上部分上，但不在下部分上。包覆層和半導體鰭片形成一順應基底。半導體鰭片的上部分鬆弛在半導體鰭片的下部分與包 覆層之間的應力。閘極堆疊係設置於包覆層上。源極/汲極區係設置於閘極電極的任一側上。
在一實施例中，半導體鰭片的上部分突出設置相鄰於半導體鰭片之下部分的一隔離層上方。隔離區和半導體鰭片之下部分的頂部表面大致上位於相同層。
在一實施例中，半導體鰭片的下部分係由矽組成，半導體鰭片的上部分係由鍺化矽組成，且包覆層區域係由鍺組成。
在一實施例中，半導體裝置係一PMOS裝置。
在一實施例中，半導體鰭片的下部分係由矽組成，半導體鰭片的上部分係由鍺化矽組成，且包覆層區域係由一Ⅲ-V材料組成。
在一實施例中，半導體裝置係一NMOS裝置。
在一實施例中，半導體鰭片的下部分係與一塊體結晶矽基底連續。
在一實施例中，半導體裝置係一三閘電晶體。
在一實施例中，一種製造一半導體裝置的方法包含形成具有一第二晶格常數(L2)的一第二半導體材料在具有一第一晶格常數(L1)的一第一半導體材料上。方法也包含將一半導體鰭片蝕刻成第二半導體材料且至少部分地蝕刻成第一半導體材料，半導體鰭片具有由第一半導體 材料組成的一下部分且具有由第二半導體材料組成的一上部分。方法也包含形成一隔離層，相鄰於半導體鰭片的下部分且與半導體鰭片的下部分大致上相同層。方法也包含在形成隔離層之後，形成一包覆層在半導體鰭片的上部分上，包覆層係由具有一第三晶格常數(L3)的一第三半導體材料組成，其中L3>L2>L1。方法也包含形成一閘極堆疊在包覆層的一通道區域上。方法也包含形成源極/汲極區在通道區域的任一側上。
在一實施例中，形成包覆層在半導體鰭片的上部分上設置一順應基底。
在一實施例中，形成包覆層在半導體鰭片的上部分上包含外延地生長一本質上純粹的鍺層。
在一實施例中，形成包覆層在半導體鰭片的上部分上包含外延地生長一Ⅲ-V材料層。
在一實施例中，形成第二半導體材料在第一半導體材料上包含外延地生長第二半導體材料在一塊體結晶基底上。
202‧‧‧毯式矽層
204‧‧‧SiGe膜
206‧‧‧鰭片
206A‧‧‧下矽部分
206B‧‧‧上SiGe部分
208‧‧‧包覆層

Claims (22)

  1. 一種半導體裝置，包含：一半導體鰭片，設置於一半導體基底上方，該半導體鰭片具有一下部分，包含具有一第一晶格常數(L1)的一第一半導體材料且具有一上部分，包含具有一第二晶格常數(L2)的一第二半導體材料；一包覆層，設置於該半導體鰭片的該上部分上，但不在該下部分上，該包覆層包含具有一第三晶格常數(L3)的一第三半導體材料，其中L3>L2>L1；一閘極堆疊，設置於該包覆層的一通道區域上；及源極/汲極區，設置於該通道區域的任一側上。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該半導體鰭片和該包覆層共同設置一順應基底。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該半導體鰭片的該上部分突出設置相鄰於該半導體鰭片之該下部分的一隔離層上方，其中該隔離層和該半導體鰭片之該下部分的頂部表面大致上位於相同層。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該半導體鰭片的該下部分本質上係由矽組成，該半導體鰭片的該上部分包含鍺化矽，且該包覆層區域本質上係由鍺組成。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該半導體裝置係一PMOS裝置。
  6. 如申請專利範圍第1項所述之半導體裝置，其中 該半導體鰭片的該下部分本質上係由矽組成，該半導體鰭片的該上部分包含鍺化矽，且該包覆層區域本質上係由一Ⅲ-V材料組成。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該半導體裝置係一NMOS裝置。
  8. 如申請專利範圍第1項所述之半導體裝置，其中該半導體鰭片的該下部分係與一塊體結晶矽基底連續。
  9. 如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置係一三閘電晶體。
  10. 一種半導體裝置，包含：一半導體鰭片，設置於一半導體基底上方，該半導體鰭片具有一下部分和一上部分；一包覆層，設置於該半導體鰭片的該上部分上，但不在該下部分上，該包覆層和該半導體鰭片形成一順應基底，其中該半導體鰭片的該上部分鬆弛在該半導體鰭片的該下部分與該包覆層之間的應力；一閘極堆疊，設置於該包覆層的一通道區域上；及源極/汲極區，設置於該通道區域的任一側上。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該半導體鰭片的該上部分突出設置相鄰於該半導體鰭片之該下部分的一隔離層上方，其中該隔離層和該半導體鰭片之該下部分的頂部表面大致上位於相同層。
  12. 如申請專利範圍第10項所述之半導體裝置，其中該半導體鰭片的該下部分本質上係由矽組成，該半導體 鰭片的該上部分包含鍺化矽，且該包覆層區域本質上係由鍺組成。
  13. 如申請專利範圍第12項所述之半導體裝置，其中該半導體裝置係一PMOS裝置。
  14. 如申請專利範圍第10項所述之半導體裝置，其中該半導體鰭片的該下部分本質上係由矽組成，該半導體鰭片的該上部分包含鍺化矽，且該包覆層區域本質上係由一Ⅲ-V材料組成。
  15. 如申請專利範圍第14項所述之半導體裝置，其中該半導體裝置係一NMOS裝置。
  16. 如申請專利範圍第10項所述之半導體裝置，其中該半導體鰭片的該下部分係與一塊體結晶矽基底連續。
  17. 如申請專利範圍第10項所述之半導體裝置，其中該半導體裝置係一三閘電晶體。
  18. 一種製造一半導體裝置的方法，該方法包含：形成具有一第二晶格常數(L2)的一第二半導體材料在具有一第一晶格常數(L1)的一第一半導體材料上；將一半導體鰭片蝕刻成該第二半導體材料且至少部分地蝕刻成該第一半導體材料，該半導體鰭片具有包含該第一半導體材料的一下部分且具有包含該第二半導體材料的一上部分；形成一隔離層，相鄰於該半導體鰭片的該下部分且與該半導體鰭片的該下部分大致上相同層；在形成該隔離層之後，形成一包覆層在該半導體鰭片 的該上部分上，該包覆層包含具有一第三晶格常數(L3)的一第三半導體材料，其中L3>L2>L1；形成一閘極堆疊在該包覆層的一通道區域上；及形成源極/汲極區在該通道區域的任一側上。
  19. 如申請專利範圍第18項所述之方法，其中形成該包覆層在該半導體鰭片的該上部分上設置一順應基底。
  20. 如申請專利範圍第18項所述之方法，其中形成該包覆層在該半導體鰭片的該上部分上包含外延地生長一本質上純粹的鍺層。
  21. 如申請專利範圍第18項所述之方法，其中形成該包覆層在該半導體鰭片的該上部分上包含外延地生長一Ⅲ-V材料層。
  22. 如申請專利範圍第18項所述之方法，其中形成該第二半導體材料在該第一半導體材料上包含外延地生長該第二半導體材料在一塊體結晶基底上。
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