JPWO2005122272A1 - 歪みシリコンチャネル層を有するmis型電界効果トランジスタ - Google Patents

歪みシリコンチャネル層を有するmis型電界効果トランジスタ Download PDF

Info

Publication number
JPWO2005122272A1
JPWO2005122272A1 JP2006514506A JP2006514506A JPWO2005122272A1 JP WO2005122272 A1 JPWO2005122272 A1 JP WO2005122272A1 JP 2006514506 A JP2006514506 A JP 2006514506A JP 2006514506 A JP2006514506 A JP 2006514506A JP WO2005122272 A1 JPWO2005122272 A1 JP WO2005122272A1
Authority
JP
Japan
Prior art keywords
semiconductor
silicon
strained
layer
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006514506A
Other languages
English (en)
Inventor
徹 辰巳
徹 辰巳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPWO2005122272A1 publication Critical patent/JPWO2005122272A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • H01L29/1033Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

シリコン基板41に、臨界膜厚より薄い厚さにシリコン・ゲルマニウム層42を形成し、その側面にシリコン層45を形成すると垂直方向に引っ張り歪みが導入される。このシリコン層45にゲート絶縁膜46を介してゲート電極47を設けFIN型MISFETを構成することによって、高速動作が可能でありながら、貫通転位が極めて少なく、寄生容量、セルフヒーティング効果が改善された良好な特性のMISFETを提供する。

Description

本発明は、歪シリコンチャネルを有する高移動度MIS型電界効果トランジスタ(Metal−Insulator−Semiconductor Field Effect Transistor;以下MISFETという)に関する。
近年、歪みを持つシリコン結晶中では電子の移動度が高められることが報告されている。例えば、Kern Rim et al., Extended Abstracts of the 1998 International Conference on Solid State Device and Materials, Hiroshima, 1998, p.92−93には、n−MOSトランジスタのチャネル層として、結晶歪を有するシリコン層を用いることにより、キャリア移動度を50%以上向上し得る技術が提案されている。また、T. Mizuno et al., 1999 IEEE, IEDM 99, p.934−936には、p−MOSトランジスタのチャネル層として、結晶歪を有するシリコン層を用いることにより、キャリア移動度を30%程度向上しうる技術が提案されている。
シリコン結晶に歪みを持たせる手段として、シリコン結晶とはわずかに格子定数が異なる結晶を用意し、そのうえに格子緩和する臨界膜厚より薄いシリコン層を薄膜成長技術により作成する方法が一般にとられている。具体的にはシリコンより格子定数がわずかに大きい結晶としてGe組成が20%程度のシリコン・ゲルマニウム混晶層(この場合シリコン・ゲルマニウム結晶の格子定数はシリコン結晶の格子定数より約0.8%大きい)を用意し、その上に臨界膜厚100nm以下のシリコン薄膜層を形成することにより歪シリコンを得ることができる。
しかし、工業的に量産され、安価で品質の優れたシリコン・ゲルマニウム結晶基板を入手することは困難であるため、通常はシリコン基板上に、シリコン・ゲルマニウム結晶層を形成する。シリコン基板上に堆積されたシリコンゲルマニウム層は、厚さが薄い間はシリコンの格子定数に従うが、厚さが臨界膜厚を越えるとミスフィット転位が導入され格子緩和が始まり、さらに厚さを増していくと格子緩和したシリコンゲルマニウム固有の格子定数を有する結晶が得られる。このシリコン・ゲルマニウム結晶上にシリコン薄膜(臨界膜厚未満)を成長することで、通常のシリコンよりわずかに格子定数の大きな歪シリコン結晶が得られる。
しかし、シリコンゲルマニウム層中のミスフィット転位の一部は厚さ方向に貫いた転位(貫通転位と呼ばれる)となり表面に出現し、その上に形成する歪シリコン層に悪影響を及ぼす問題がある。またその膜表面の平坦性が著しく損なわれるという問題がある。そこで、シリコン・ゲルマニウム結晶層の厚さを臨界膜厚よりも十分に厚くしたり、バッファ層として傾斜組成を有するシリコンゲルマニウム層を挿入したりすることが提案されている。しかし、いずれもシリコン・ゲルマニウムの厚さが1μm以上となってしまい、工業的にスループットが悪くなる。また、余分の寄生容量が発生したり、さらにシリコン・ゲルマニウム結晶層の熱伝導率がシリコンに比べて小さいためセルフヒーティング効果が顕著になり素子特性が劣化し易い問題が発生する。
このようにプレーナ型MISFETにおいて歪みシリコン層を用いる試みに加え、基板に対して突出した直方体状の半導体凸部の少なくとも側面をチャネル領域として使用するいわゆるFIN型MISFETにおいても歪みシリコン層を用いることが報告されている。特開2003−243667号公報には、半導体基板上の絶縁層に直方体状の格子緩和したシリコン・ゲルマニウム層を形成し、その表面に薄いシリコン層を形成することにより歪みシリコン層とし、少なくともその側面をチャネル領域として使用するFIN型MISFETが記載されている。しかし、この半導体装置においても、シリコン酸化物からなる絶縁層上に格子緩和したシリコン・ゲルマニウム層を有するSGOI(SiGe on insulator)基板を用意するために、シリコン基板上にシリコン・ゲルマニウム層を格子緩和するように形成している(特開2003−243667号公報の段落0038、0039)。従って、貫通転位の問題または工業上のスループットの問題が解決されているわけではない。
上述のように、プレーナ型、FIN型どちらにおいても、貫通転位の問題を解決しようとするとシリコン・ゲルマニウム層を厚く形成する必要があり、工業上のスループットの問題があった。
また、歪みシリコン層中のキャリア移動度を上げるために歪みシリコン層をより歪ませるには、シリコン・ゲルマニウム中のゲルマニウムの含有量を増して格子定数を大きくすることが必要である。しかし、ゲルマニウムの含有量が増大するほど熱伝導率が低下してセルフヒーティング効果が大きくなり、素子特性が劣化しやすくなる。またシリコン基板とシリコン・ゲルマニウムとの大きな格子定数差を緩和するために、シリコン・ゲルマニウム層厚またはバッファ層を厚く形成する必要が生じ、工業上のスループットの問題およびプレーナ構造では寄生容量問題がより深刻になる。
本発明は、このような問題に鑑みてなされたものであり、高速動作が可能でありながら、貫通転位が極めて少なく、寄生容量、セルフヒーティング効果が改善された良好な特性のMISFETを提供することを目的とする。
本発明は以下の事項に関する。
1. 第1の半導体からなる第1半導体基層と、
緩和した状態においては第1の半導体より大きな格子定数を有する第2の半導体からなり、前記第1半導体基層上に格子緩和が起こる臨界膜厚より薄い厚さに形成され、一方向の格子定数が緩和した状態より伸長している歪み第2半導体層と、
第3の半導体からなり、前記歪み第2半導体層の伸長方向と直交しない表面に形成されて、引っ張り歪みを有する歪み第3半導体層と、
この歪み第3半導体層の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と
を有することを特徴とするMIS型電界効果型トランジスタ。
2. 前記第1の半導体および第3の半導体がシリコンであり、前記第2の半導体がシリコン・ゲルマニウムであることを特徴とする上記1記載のMIS型電界効果型トランジスタ。
3. 前記第1半導体基層表面の面方位が、(001)面、(011)面および(111)面からなる群より選ばれる上記1または2記載のMIS型電界効果型トランジスタ。
4. 前記歪み第3半導体層が、前記歪み第2半導体層の伸長方向に対して、75°以内の角度をなす面に形成されている上記1〜3のいずれかに記載のMIS型電界効果型トランジスタ。
5. 前記歪み第2半導体層の伸長方向と直交しない表面は、第2の半導体のファセット面であることを特徴とする上記1〜4のいずれかに記載のMIS型電界効果型トランジスタ。
6. 前記歪み第2半導体層の伸長方向と直交しない表面は、第2の半導体を成長させた後に加工されて、露出された面であることを特徴とする上記1〜4のいずれかに記載のMIS型電界効果型トランジスタ。
7. 前記第1半導体基層が基板であって、この基板に設けられた素子分離領域によって囲まれた領域に前記歪み第2半導体層が第1半導体基層の表面の面方位とは異なるファセット面を有するように形成されていることを特徴とする上記1〜4のいずれかに記載のMIS型電界効果型トランジスタ。
8. 前記ファセット面の少なくとも一つが、{311}面または{111}面であることを特徴とする上記7記載のMIS型電界効果型トランジスタ。
9. 前記歪み第2半導体層は、下地である前記第1半導体基層表面に対して略垂直の面を有し、この面に前記歪み第3半導体層が形成されていることを特徴とする上記1〜4および6のいずれか1項に記載のMIS型電界効果型トランジスタ。
10. 前記歪み第2半導体層は、前記第1半導体基層から突出しかつ第1半導体基層表面に対して略垂直の2つの側面を有する所定の幅の凸部を構成し、この略垂直の2つの側面に前記歪み第3半導体層が形成されていることを特徴とする上記9記載のMIS型電界効果型トランジスタ。
11. 前記歪み第2半導体層の側面に歪み第3半導体層が形成された後の凸部の幅が、10〜350nmであることを特徴とする上記10記載のMIS型電界効果型トランジスタ。
12. 前記歪み第2半導体層の側面に歪み第3半導体層が形成された後の凸部の幅が、10〜50nmであることを特徴とする上記10記載のMIS型電界効果型トランジスタ。
13. 前記第1の半導体および第3の半導体がシリコン、前記第2の半導体がシリコン・ゲルマニウムであって、歪み第2半導体層の表面の少なくとも一部が{100}面であることを特徴とする上記9〜12のいずれかに記載のMIS型電界効果型トランジスタ。
14. 前記第1の半導体および第3の半導体がシリコンであり、前記第2の半導体が
シリコン・ゲルマニウムであって、このシリコン・ゲルマニウム中のゲルマニウム濃度が、5原子%〜40原子%の範囲であることを特徴とする上記1〜13のいずれかに記載のMIS型電界効果型トランジスタ。
15. 第1の半導体からなる第1半導体基層表面に、開口を有する素子分離膜を形成する工程と、
この開口に緩和した状態においては第1の半導体より大きな格子定数を有する第2の半導体を選択成長させ、一方向の格子定数が緩和した状態より伸長しかつ伸長方向と直交しないファセット面を少なくとも有する歪み第2半導体層を形成する工程と、
このファセット面に第3の半導体を成長させて歪み第3半導体層を形成する工程と、
この歪み第3半導体層の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する工程と
を有するMIS型電界効果型トランジスタの製造方法。
16. 前記ファセット面の少なくとも一つが、{311}面または{111}面であることを特徴とする上記15記載のMIS型電界効果型トランジスタの製造方法。
17. 第1の半導体からなる第1半導体基層と、この第1半導体基層の表面に成長した、緩和した状態においては第1の半導体より大きな格子定数を有する第2の半導体からなり一方向の格子定数が緩和した状態より伸長している歪み第2半導体層とを有する基板を用意する工程と、
前記歪み第2半導体層をエッチングにより加工して、歪み第2半導体層の略垂直面を露出させる工程と、
露出させた略垂直面に第3の半導体を成長させて、引っ張り歪みを有する歪み第3半導体層を形成する工程と、
この歪み第3半導体層の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する工程と
を有するMIS型電界効果型トランジスタの製造方法。
18. 前記第1の半導体および第3の半導体がシリコンであり、前記第2の半導体がシリコン・ゲルマニウムであることを特徴とする上記16記載のMIS型電界効果型トランジスタの製造方法。
本発明によれば、チャネル層により大きな歪みを導入することできるので、高速動作が可能なMISFETを提供することができる。
また本発明によれば、貫通転位が極めて少なく、寄生容量、セルフヒーティング効果が改善された良好な特性のMISFETを提供することができる。
この理由を、シリコン基層として(100)を主面とするシリコン基板上にシリコン・ゲルマニウム層をエピタキシャル成長する例をとってさらに説明する。
図1は、シリコン基板1上に、シリコン・ゲルマニウム2を格子緩和しない厚さにエピタキシャル成長させたときの様子を示す図である。図に示すように、シリコン・ゲルマニウムが格子緩和していない場合、シリコン基板表面に平行な格子定数a,bは、シリコンの格子定数と一致するが、シリコン基板表面に垂直方向のシリコン・ゲルマニウムの格子定数cは本来シリコン・ゲルマニウムの組成で決まる無歪の格子定数より長くなる。これは、平行方向の格子定数a,bをシリコンに合わせることによって生じる圧縮歪のエネルギーをc軸方向へ伸ばすことによって開放しようとするからである。シリコン・ゲルマニウムエピタキシャル層の厚さが臨界膜厚を超え、シリコン基板とシリコン・ゲルマニウム層との界面にミスフィット転位が生じると、格子定数a,bが増加し始め、格子定数cが減少する。シリコン・ゲルマニウム層の厚さが十分に厚くなり、歪が完全に緩和すると、すべての格子定数は等しくなる。
図2(a)は、格子緩和していない歪シリコン・ゲルマニウム層2の上にシリコン層3をエピタキシャル成長させたものであるが、このように基板面と平行なシリコン・ゲルマニウム表面の格子定数a,bはシリコン基板の格子と一致しているので、その面にシリコン層3を成長させてもシリコン層3には歪みが加わらない。一方、図2(b)に示すように、シリコンを歪シリコン・ゲルマニウム層の側面に成長させると、シリコンの格子は、c軸方向に伸長したシリコン・ゲルマニウム層2の格子に一致して成長する。即ち、歪シリコン層4には、通常の無歪のシリコン・ゲルマニウム層に形成された場合以上に、大きな歪みが導入される。
より大きな歪みが導入されたシリコン層ではより大きなキャリア移動度が得られるため、このような歪みシリコン層をチャネルとして機能させることにより、さらに高速のMISFETが得られるのである。
以上詳述したように本発明によれば、インテグレーション時の問題点あるいは寄生容量、セルフヒーティング効果が改善され、良好な特性のMISFETが提供される。
また本発明によれば良質な、貫通転位の極めて少ない歪半導体結晶層が得られるため、良好な特性および信頼性を保証したMIS型電界効果トランジスタを有する半導体装置が提供される。
本発明により、従来のシリコン基板を用いるよりも移動度が非常に高いという、高性能な歪シリコンチャンネルを有する高速、低消費電力シリコンLSIを得ることが可能となり、その工業的価値は絶大である。
シリコン・ゲルマニウムをシリコン上に成長させたときの格子の整合と歪みを説明するための図である。 格子が一方向に伸長したシリコン・ゲルマニウムの側面にシリコンを成長させてシリコン層に歪みが導入される理由を説明するための図である。 本発明のMISFETの製造方法の1例を説明する図である。(a)は平面図、(b)は横断面図。 本発明のMISFETの製造方法の1例を説明する図である。(a)は平面図、(b)は横断面図。 本発明のMISFETの製造方法の1例を説明する図(横断面図)である。 本発明のMISFETの製造方法の1例を説明する図(横断面図)である。 本発明のMISFETの製造方法の1例を説明する図である。(a)は平面図、(b)は横断面図。 MISFETのキャリアの移動度を比較したグラフである。 従来の歪みシリコン層を用いたMISFETの層構成を示す図である。 FIN形または箱形のMISFET構造を示す図である。 本発明のMISFETの製造方法の1例を説明する工程断面図である。 本発明のMISFETの製造方法の1例を説明する工程断面図である。 本発明のMISFETの製造方法の1例を説明する工程断面図である。 本発明のMISFETの製造方法の1例を説明する工程断面図である。 本発明のMISFETの製造方法の1例を説明する工程断面図である。 本発明のMISFETの製造方法の1例を説明する工程断面図である。 本発明のMISFETの製造方法の1例を説明する工程断面図である。 本発明のMISFETの製造方法の1例を説明する工程断面図である。 本発明のMISFETの製造方法の1例を説明する工程断面図である。 本発明のMISFETの製造方法の1例を説明する工程断面図である。 本発明のMISFETの製造方法の1例を説明する工程断面図である。 本発明のMISFETの製造方法の1例を説明する工程断面図である。 本発明のMISFETの構造の例を説明する図である。 本発明が適用されるMISFETの構造の異なる例を説明する図である。 本発明のMISFETの構造の異なる例を説明する図である。
以下、本発明についてさらに説明する。
第1の半導体は、第2半導体層を成長させる基層を構成するものであるので、基板または緩和した層を容易に形成できるものが好ましく、具体的にはシリコンが好ましい。従って、シリコン基板または堆積させた単結晶シリコン層を第1半導体基層として用いることが好ましい。第1半導体基層の表面の方位は、シリコンであれば、例えば(100)面、(110)面、(111)面等を挙げることができる。また、これらの4°以下の傾斜面であってもよい。
第2の半導体は、第1半導体基層と積層したときに、第1半導体基層との界面と平行方向に圧縮歪みを受けて界面結晶面と直行する軸方向に伸長する。従って、第2の半導体の格子定数は、第1の半導体の格子定数より大きいものであるが、大き過ぎると界面で不整合が生じて歪みを導入することができないので、通常は第2の半導体の格子定数は、第1の半導体の格子定数を基準として、差が1.6%以下が好ましい。好ましくは差が0.4%〜1.2%、さらに好ましくは0.6%〜1.0%である。第1の半導体がシリコンであるときは、第2の半導体はシリコン・ゲルマニウムが好ましく、ゲルマニウムの含有量によって格子定数が変化する。シリコン・ゲルマニウム中のゲルマニウムの含有量は5%〜40%(原子数基準、以下同じ。)が好ましく、特に10%〜30%が好ましい。
例えばゲルマニウム10%のときは格子定数の差が0.4%、ゲルマニウム20%のときは格子定数の差が約0.8%(いずれもシリコン基準)である。
歪み第2半導体層の層厚は、ミスフィット転位が始まる臨界膜厚未満であり、これは第1の半導体と第2の半導体の格子定数の差によって異なり、差が0.4%であれば、500nm以下であり、差が0.8%であれば、200nm以下である。シリコン・ゲルマニウムの場合では、組成によって異なり、例えばゲルマニウム10%のときは500nm以下、ゲルマニウム20%のときは200nm以下が好ましい。また通常は、10nm以上であり、好ましくは20nm以上である。
本発明では、歪み第2半導体層の伸長方向に対して直交しない面を表面に出し、この面に第3の半導体を成長させる。即ち、伸長方向に対して直交する面では、格子定数の伸長がないので、第3の半導体に対して、好ましい歪みをかけることができない。一方、伸長方向と平行な面に第3の半導体を形成すると最も大きな歪みを導入することができる。例えばシリコン基層上にシリコン・ゲルマニウムを成長させたときは、界面に対して垂直面に第3の半導体(例えばシリコン)を形成することが歪みの点では最も好ましい。しかし、伸長方向に平行な面でなくても、直交する面でなければ伸長方向成分があるので、それに対応した歪を第3の半導体中に導入することができる。その角度は、第1の半導体と第2の半導体の格子定数の差に依存するが、一般的には伸長方向に対して75°以内の角度を有する面(伸長方向と法線方向とのなす角が25°以上の面)であれば、歪み導入に効果がある。角度はデバイスの構造および製造方法も考慮して適宜決めることができる。
第3の半導体は、歪み第2半導体層と積層したときに、歪み第2半導体層との界面と平行方向に引っ張り歪みを受ける格子定数を有し、その層を歪み第3半導体層としてチャネルとして利用する。第2の半導体がシリコン・ゲルマニウムであるときは、第3の半導体としては、例えばシリコンが好ましい。
歪み第3半導体層の厚さは、デバイスプロセスの最大温度で決定されるミスフィット転位を生じさせない臨界膜厚未満の厚さである。これは歪み第2半導体層と第3の半導体の格子定数の差に影響され、第2の半導体がシリコン・ゲルマニウムであって、第3の半導体がシリコンであるとき、ゲルマニウム含有量10%の場合シリコン層の厚さは50nm以下、20%の場合20nm以下であることが好ましい。また、半導体装置の性能の点からは、さらに15nm以下、特に10nm以下が好ましい。また、デバイスとして機能させるためには、通常は5nm以上であることが好ましい。
以上のように、本発明では、歪み第2半導体層および歪み第3半導体層のいずれも臨界膜厚未満であるために、原理的に転位の発生がない。また、熱伝導性の劣るシリコン・ゲルマニウムを使用した場合であっても、シリコン・ゲルマニウム層厚を薄くすることができるので、セルフヒーティングを抑制でき、また、より少ないゲルマニウム濃度で大きな歪を導入でき、耐熱性が向上するという効果が得られる。
従って、本発明における歪半導体層チャンネル構造は、耐熱性・結晶性に優れ、下地膜厚を薄くでき、セルフヒーティングにおいても極めて優れた性質を有する。こうした特性を有する歪半導体チャンネル構造は、本発明の構造によってのみ得られるものである。
<実施態様の説明>
以下の説明では、第1の半導体および第3の半導体がシリコンであって第2の半導体がシリコン・ゲルマニウムである場合について説明するがその他の半導体にも適用が可能である。
本発明においては、伸長方向に対して直交しない表面を出す方法として、特に限定はないが、所定の面が出るようにシリコン・ゲルマニウム層を成長させる方法と、シリコン・ゲルマニウム膜を形成してから所定の面が出るように加工する方法の2種類が考えられる。
以下にその方法を説明する。
<<第1の態様>>
第1の態様では、シリコン表面にシリコン・ゲルマニウムを成長させるときに、そのシリコン表面と平行でないファセット面が出るようにシリコン・ゲルマニウム層を成長させる。このシリコン・ゲルマニウム層はシリコン表面と垂直方向に伸長しており、ファセット面にも伸長成分が出現するので、これにシリコン層を成長させて歪みシリコン層とするものである。
<実施例1>
図面を参照しながら第1の態様の製造例を説明する。
まず、図3{(a)は平面図、(b)は横断面図}に示すように、通常の工程によりシリコン酸化膜等による素子分離領域12を設けたシリコン基板11を準備する。この基板を、例えば希HF水溶液で処理してシリコン基板表面の自然酸化膜を除去してシリコン表面を露出させる。
第1の態様では、図4{(a)は平面図、(b)は横断面図}に示すように、シリコン基板11等のシリコン基層上にシリコン表面と平行でないファセット面が出るようにシリコン・ゲルマニウム層13を成長させる。成長方法としては、例えば選択成長法を挙げることができる。
選択成長とは、絶縁膜上にはシリコン・ゲルマニウムの成長が起こらず、シリコン露出部にのみエピタキシャル成長させる技術である。この選択成長技術をもちいて分離領域に囲まれたMISFET形成部にシリコン・ゲルマニウムをエピタキシャル成長する場合、分離領域端に、特有の結晶面で構成されるファセット面が形成される。これは、CVDによる結晶成長速度に大きな面方位依存性があり、成長速度の遅い面が支配的になるからである。MISFET形成部のような微少領域にシリコン・ゲルマニウムをエピタキシャル成長する場合、臨界膜厚に達する以前に、図4に示すように成長表面はすべてファセット面で構成され成膜速度が極めて遅くなる。このファセット面は結晶面であり原子レベルで平坦である。
成膜には、選択成長が可能な例えば超高真空気相反応技術(UHV−CVD)等の成膜方法が望ましい。
UHV−CVDの成膜条件は例えば、ベース圧力10−10Torrの雰囲気中で基板温度800℃で5分アニールし、表面の清浄化を行った後、基板温度640℃でSi、12SCCM、GeH 6SCCMにて5分間成膜を行うと、一辺が1μmのMISFET形成部に選択的にGe濃度10%のシリコン・ゲルマニウム層が形成され、しかも、表面は完全に(311)ファセット面で構成される。ここで(311)ファセット面は、シリコン基板11に対して64.8°の角度をなしている(伸長方向に対して25.2°)。
また、ファセット形状は成長条件によって変化し、600℃Si 12SCCM、GeH 6SCCM 10分間の条件では表面は完全に(111)ファセット面で構成される。ここで(111)ファセット面は、シリコン基板11に対して35.3°の角度をなしている(伸長方向に対して54.7°)。
このとき、Ge濃度には大きな変化はない。どちらの場合でも、最も厚い部分の膜厚が臨界膜厚を超えることはなく、ミスフィット転位の発生はない。
次に図5(断面図)に示すように、シリコン・ゲルマニウム層13上にシリコンを例えば10nm成長させて歪みシリコン層14を形成する。このときの条件は基板温度640℃でSi 12SCCM 2分間である。このシリコン層14は、格子緩和しておらずc軸方向に伸びているシリコン・ゲルマニウム膜の基板表面に平行でない表面に形成されているため、シリコン・ゲルマニウム膜の厚さ方向に垂直な引っ張り歪みをシリコン膜に加える事ができる。
次に、図6(断面図)に示すように、歪みシリコン層14上にゲート絶縁膜15を形成する。これは例えば、酸素を用いて950℃の熱酸化法等によって良質の熱酸化膜1.8nmを形成する。この酸化膜厚は最終的に必要となる電気的膜厚によって調整する。また、必要に応じて、B注入の際の突き抜け防止用に窒素の導入を行って酸化窒化膜としてもよい。
次に、図7{(a)は平面図、(b)は横断面図}に示すように、ゲート電極材料として、多結晶シリコン膜を通常の620℃程度のCVD法により、75nm程度の厚さで堆積する。さらに、必要により通常のCMP(Chemical−Mechanical Polishing)を行い、多結晶シリコン膜表面の平坦化を行い、通常の露光技術とエッチング技術によりゲート電極16を形成する。
次に、斜めイオン注入により、ハロー(halo)領域の不純物を導入する。例えば、nMOSFETにはBFイオンを、pMOSFETにはhaloとして砒素イオンを、ウエハの法線方向より45度程度傾け、ゲート電極の長手方向から30度の角度より注入する。次に、斜めイオン注入により、ソース・ドレインエクステンション(SDE)領域の不純物を導入する。例えば、nMOSFETには砒素イオンを、pMOSFETにはボロンイオンを、ウエハの法線方向より45度程度傾け、ゲート電極の長手方向から0度の角度より注入する。次に、通常のCVD法により酸化シリコン膜を10nmの厚さで、その後に通常のCVD法により窒化シリコン膜を40nmの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。さらにソース・ドレイン領域上のコンタクト開口予定部のハードマスクを除去するため、通常の異方性ドライエッチングを行う。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、nMOSFETには砒素イオンを、pMOSFETにはボロンイオンを、ウエハの法線方向より注入する。その後、不純物活性化の熱処理を行う。例えば、昇温300度/秒、降温100度/秒において、1050℃、0secのスパイクアニールを行う。
以上のような不純物注入工程によって、図7(a)に示すようにゲート電極16の両脇の歪みシリコン層15内にソース・ドレイン領域17、18を形成する。
その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で10nm程度の膜厚のニッケル膜を形成し、550℃、30secの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。次に通常の成膜方法により層間絶縁膜を堆積し、さらに配線を形成してMISFETが完成する。
<移動度の比較>
図8は、以上のようにして作成したMISFETのキャリア移動度を示すグラフである。横軸にシリコン・ゲルマニウム層中のゲルマニウム濃度をとり、縦軸に歪みシリコン層中のキャリアの移動度をとった。但し、シリコン・ゲルマニウムのファセット面は、(311)である。
比較の従来例の構造は、図9に示すように、シリコン基板21上に格子緩和したシリコン・ゲルマニウム層22を形成し、その上にシリコンを10nmの厚さに成長させて歪みシリコン層23を形成した基板にMISFETを形成したものである。
図8のグラフから明らかに、同一のゲルマニウム濃度で比較すれば、本発明のPMOS、NMOS共に、従来のFETよりキャリアの移動度が向上しており、より高速の半導体装置が得られたことがわかる。また、本発明では、シリコン・ゲルマニウム層は臨界膜厚未満で薄いため、貫通転位やセルフヒーティングの問題が小さい。加えて、従来のFETと同等の移動度を目指す場合には、よりゲルマニウム濃度を低減することもできるため、さらに耐熱性が向上する。
尚、上述したMISFETの構造において、ゲート電極材料としては、不純物を導入した多結晶シリコン、多結晶SiGe、多結晶Ge、多結晶SiC等の不純物導入半導体、Mo、W、Ta等の金属、TiN、WN等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物、およびこれらの材料を積層したもの等を適宜用いることができる。
また、ゲート絶縁膜としては、SiO膜、SiON膜を用いることことができる他、いわゆる高誘電体絶縁膜(high−k絶縁膜)を用いてもよい。high−k絶縁膜としては、Ta、Al、La、HfO、ZrO等の金属酸化膜、HfSiO、ZrSiO,HfAlO,ZrAlO等の組成式で表される複合金属酸化膜を挙げることができる。また、SiO膜、SiON膜の上にこれらhigh−k膜を積層した構造(傾斜組成を含む)としてもよい。
<<第2の態様>>
第2の態様は、シリコン表面に臨界膜厚未満の歪みシリコン・ゲルマニウムを成長させた後に、加工してシリコン表面と平行でない面を出し、その面に歪みシリコン層を形成するものである。
この態様の代表的な形態は、図10に示すように、シリコン基板31上の絶縁膜32の上方に、シリコン・ゲルマニウム層33をFIN型または箱形に形成し、この側面に歪みシリコン層(図示していない)を成長させ、ゲート絶縁膜34を介してゲート電極35を設け、その両側をソース・ドレイン領域36、37としたものである。
<実施例2−1>
この実施例では、図10の基板31とシリコン・ゲルマニウム層33が絶縁膜32で分断されていない形態を示す。以下、図10のゲート電極を含む面で切った工程断面図で説明する。
図11に示すように、シリコン基板41上に、ゲルマニウム濃度は5%程度以上(例えば10%)のシリコン・ゲルマニウム層42を、臨界膜厚未満の厚さ、例えば75nmの厚さに成長させる。シリコン・ゲルマニウム層42を後に箱形(またはFIN形)にエッチングするためのハードマスクおよびCMPの際のストッパーとするために、通常のChemical Vapor Deposition (CVD)法により、例えば10nm厚程度以上のSiO膜およびSiN膜等のマスク膜43を堆積する。
次に、図12に示すように、フォトレジストを用いて通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン・ゲルマニウム膜をエッチングし、溝を形成し、シリコン・ゲルマニウム層42を箱形に形成する。
次に、図13に示すように、素子分離膜として通常のCVD法により、酸化シリコン膜44を箱形シリコン・ゲルマニウム層厚より厚く形成し、さらに、通常のCMPプロセスで平坦化する。
その後、図14に示すように、さらに異方性エッチング技術により、酸化シリコン膜44を薄膜化し、箱形のシリコン・ゲルマニウム層44の箱形部(フィン部分)を露出させる。
次に、箱形シリコン・ゲルマニウム膜の平坦化を行うため、水素中アニールを用いる。例えば、水素中で900℃の熱処理を行う。
次に、図15に示すように、シリコン・ゲルマニウム層42の側面に、選択シリコン成長により、10nm程度の厚さで歪みシリコン層45を形成する。成長方法は、例えば、UHV−CVD装置により、基板温度640℃でSi 12SCCM 2分間で成長する。成長温度を低くすることにより、箱形シリコン・ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事ができる。この時、格子緩和しておらずc軸方向に伸びている箱形に加工されたシリコン・ゲルマニウム層の側面にシリコン膜を形成するため、基板に垂直な引っ張り歪みをシリコン膜に加える事ができる。
その後、図16に示すように、歪みシリコン層45上にゲート絶縁膜46を形成する。例えば、窒化酸素ガス(NO)と酸素の混合ガスを用いて950℃の熱酸化法により1.8nm程度の厚さで形成する。
次に図17に示すように、ゲート電極材料として、多結晶シリコンを通常の620℃程度のCVD法により、75nm程度の厚さで堆積する。さらに、通常のChemical−Mechanical Polishing (CMP)を行い、多結晶シリコン膜表面の平坦化を行う。次に通常の露光技術とエッチング技術によりゲート電極47を形成する。
ここまでの工程で図10に対応する構造が完成する。その後の工程は図示しないが、以下の手順でMISFETを作成する。即ち、斜めイオン注入により、ハロー(halo)領域の不純物を導入する。例えば、nMOSFETにはBFイオンを、pMOSFETにはhaloとして砒素イオンを、ウエハの法線方向より45度程度傾け、ゲート電極の長手方向から30度の角度より注入する。次に、斜めイオン注入により、ソース・ドレインエクステンション(SDE)領域の不純物を導入する。例えば、nMOSFETには砒素イオンを、pMOSFETにはボロンイオンを、ウエハの法線方向より45度程度傾け、ゲート電極の長手方向から0度の角度より注入する。
次に、通常のCVD法により酸化シリコン膜を10nmの厚さで、その後に通常のCVD法により窒化シリコン膜を40nmの厚さで堆積する。さらに通常の異方性ドライエッチングを行うことにより、ゲート電極側壁を形成する。さらにソース・ドレイン領域上のコンタクト開口予定部のハードマスクを除去するため、通常の異方性ドライエッチングを行う。
次にソース・ドレイン領域への不純物導入をイオン注入法により行う。例えば、nMOSFETには砒素イオンを、pMOSFETにはボロンイオンを、ウエハの法線方向より注入する。その後、不純物活性化の熱処理を行う。例えば、昇温300度/秒、降温100度/秒において、1050℃、0secのスパイクアニールを行う。
その後、通常の工程により、ゲート電極とソース・ドレイン領域上のみにシリサイド膜の形成を行う。例えば、通常のスパッタ法で10nm程度の膜厚のニッケル膜を形成し、550℃,30secの熱処理を行い、その後、通常のウェットエッチングにより、余剰のニッケル膜を除去する。
次に通常の成膜方法により層間絶縁膜を堆積し、さらに配線を形成してMISFETが完成する。
<実施例2−2>
この実施例では、素子部が基板部から絶縁膜で分離されたSOI構造の形態を示す。
まず、図18に示すように、シリコン基板51上に埋め込み絶縁膜52で分離されたシリコン層53およびシリコン・ゲルマニウム層54を有するSOI基板を用意する。ここで、埋め込み絶縁膜52の厚さは例えば100nm程度、シリコン層53の膜厚は例えば30nmとする。また、シリコン・ゲルマニウム層54の膜厚は75nmであり、ゲルマニウム濃度は、5%程度以上(例えば10%)である。このシリコン・ゲルマニウム層は下部層のシリコン層53により歪みを受けて、基板に垂直方向に格子が伸長している。このSOI基板構造は例えば、SIMOX法や貼り合わせ法等により形成される。
図19に示すように、通常の露光技術と通常の異方性ドライエッチング技術により、素子分離となる領域とチャネルにならない領域のシリコン膜を除去し、シリコン・ゲルマニウム膜及びシリコン膜を箱形(またはFIN形)に形成する。ここで、ドライエッチングされる領域が素子分離となる。
その後、箱形シリコン・ゲルマニウム層およびシリコン層の平坦化を行うため、水素中アニールを用いる。例えば、水素中で900℃の熱処理を行う。
次に図20に示すように、実施例2−1と同様の条件にて、選択シリコン成長により、シリコンを10nm程度の厚さで成長させ、歪みシリコン層55を形成する。この歪みシリコン層には、基板に垂直方向の引っ張り歪みが導入されている。
その後は実施例2−1と同様にして、図21に示すようにゲート絶縁膜56を形成し、さらに、実施例2−1と同様にして、図22に示すようにゲート電極57を形成し、図10に対応する構造が得られる。その後も実施例2−1と同様にして、MISFETを完成する。
以上の実施例2−1および実施例2−2において、歪みシリコン層45または55を形成した後の箱形またはFIN形の半導体凸部の幅W1(図23参照、但し(a)は実施例2−1、(b)実施例2−2の構造を示す。)は、本発明においては目的に合わせて適宜変更することができる。W1を小さくすることにより、完全空乏化チャネルを達成することができるので、FIN型MISFETとしての長所を生かすことができる。この効果を得るためには、W1は好ましくは20nm以下、特に15nm以下が好ましい。従って、シリコン・ゲルマニウム層の幅W2もそれに合わせて、例えば4nm〜15nm程度厚さになるように形成する。歪みシリコン層45、55の厚さは、1〜15nmの範囲が好ましい。
一方、W1を大きくすると、FIN型MISFET特有のチャネルの完全空乏化の効果を得られないが、既に説明したように従来にない高速移動度、高耐熱性等の本発明特有の効果は得られる。従って、半導体装置のレイアウト等を考慮して、W1およびW2を適宜決めることができる。
尚、シリコン・ゲルマニウム層45、55の上部にもシリコン層を成長させ、薄いゲート絶縁膜を介してゲート電極を設けることで、上部もチャネルとして利用することはできるが、上部には歪みが導入されないので高移動度等の効果には寄与しない。
また、実施例2−2の形態におけるシリコン層53の厚さは、特に限定されないが、厚すぎると構造によっては高速化等に寄与しないチャネル部分が増えることになり、本発明の効果においては意味がないので、通常100nm以下、特に50nm以下が好ましい。また通常、20nm以上が好ましい。
ゲート電極材料およびゲート絶縁膜に関しては、前述の第1の態様で説明したものを同様に使用することができる。
さらに、第2の態様の形態として、図10に示したような半導体凸部が1つでMISFETを構成するものを例に挙げて説明したが、図24に示すように、基板301上の絶縁膜302上に、空隙310で隔てられた多数のフィン332がソース・ドレイン領域304で共通に接続され、ゲート電極305が共通して延在するように形成されたマルチフィン型の構成であってもよい。シリコン・ゲルマニウムの各フィンの側面に設けられた歪みシリコン層をチャネルとして使用するので、ゲート幅を増大させることができる。
<<第3の態様>>
第3の態様は、歪みシリコン層の引っ張り歪みと平行方向にチャネル電流が流れるように構成するものである。
この構造の1例を図25に示す。この構造では、シリコン基板61に対して垂直方向に格子が伸長しているシリコン・ゲルマニウム62の側面に設けられた歪みシリコン層64をチャネルとして使用するもので、より大きな引っ張り歪みがシリコン層64に加えられている。この構造は次のようにして製造することができる。
まずシリコン基板61上に臨界膜厚未満の厚さにシリコン・ゲルマニウム層62を成長させる。このシリコン・ゲルマニウム層は基板に垂直方向に格子が伸長している。その後、シリコン・ゲルマニウム層を加工して、半導体凸部(箱形、FIN形等)を形成する。その後、凸部の下部付近の基板表面にイオン注入を行い、ドレイン領域63(ソース領域としてもよい)を形成する。次にシリコン・ゲルマニウム層62の側面にシリコンを臨界膜厚未満に成長させ、歪みシリコン層64を形成した後、表面にゲート絶縁膜65を形成する。
次いで、ゲート電極材料となる多結晶シリコンを堆積したのち、CMPにより研磨して表面を平坦化した後、半導体凸部の頂上に開口を有するマスクを設け、半導体凸部の頂部にイオン注入を行ってソース領域66(ドレイン領域としてもよい)を形成する。さらに、多結晶シリコンをエッチングして、ゲート電極67を形成する。その後必要なコンタクト等を形成することにより、縦型MISFETが得られる。
また、以下のように形成しても良い。まずシリコン基板61上に臨界膜厚未満の厚さにシリコン・ゲルマニウム層62を成長させる。このシリコン・ゲルマニウム層は基板に垂直方向に格子が伸長している。次にシリコン・ゲルマニウム層62の側面にシリコンを臨界膜厚未満に成長させ、歪みシリコン層64を形成した後、表面にゲート絶縁膜65を形成する。
次いで、ゲート電極材料となる多結晶シリコンを堆積したのち、さらに、多結晶シリコンをエッチングして、ゲート電極67を形成する。その後、基板表面にイオン注入を行い、ドレイン領域63(ソース領域としてもよい)ソース領域66(ドレイン領域としてもよい)を形成し、ゲート電極材料となる多結晶シリコン中への不純物導入を行なう。1000℃の活性化アニールを行なうことによって、不純物を活性化しまた所定の位置に拡散させる。その後必要なコンタクト等を形成することにより、縦型MISFETが得られる。
この構造の製造方法における条件は、前述の第2の態様に準じて選べばよい。
また、ゲート電極材料およびゲート絶縁膜等に関しては、前述の第1の態様で説明したものを同様に使用することができる。

Claims (18)

  1. 第1の半導体からなる第1半導体基層と
    緩和した状態においては第1の半導体より大きな格子定数を有する第2の半導体からなり、前記第1半導体基層上に格子緩和が起こる臨界膜厚より薄い厚さに形成され、一方向の格子定数が緩和した状態より伸長している歪み第2半導体層と、
    第3の半導体からなり、前記歪み第2半導体層の伸長方向と直交しない表面に形成されて、引っ張り歪みを有する歪み第3半導体層と、
    この歪み第3半導体層の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と
    を有することを特徴とするMIS型電界効果型トランジスタ。
  2. 前記第1の半導体および第3の半導体がシリコンであり、前記第2の半導体がシリコン・ゲルマニウムであることを特徴とする請求項1記載のMIS型電界効果型トランジスタ。
  3. 前記第1半導体基層表面の面方位が、(001)面、(011)面および(111)面からなる群より選ばれる請求項1または2記載のMIS型電界効果型トランジスタ。
  4. 前記歪み第3半導体層が、前記歪み第2半導体層の伸長方向に対して、75°以内の角度をなす面に形成されている請求項1〜3のいずれかに記載のMIS型電界効果型トランジスタ。
  5. 前記歪み第2半導体層の伸長方向と直交しない表面は、第2の半導体のファセット面であることを特徴とする請求項1〜4のいずれかに記載のMIS型電界効果型トランジスタ。
  6. 前記歪み第2半導体層の伸長方向と直交しない表面は、第2の半導体を成長させた後に加工されて、露出された面であることを特徴とする請求項1〜4のいずれかに記載のMIS型電界効果型トランジスタ。
  7. 前記第1半導体基層が基板であって、この基板に設けられた素子分離領域によって囲まれた領域に前記歪み第2半導体層が第1半導体基層の表面の面方位とは異なるファセット面を有するように形成されていることを特徴とする請求項1〜4のいずれかに記載のMIS型電界効果型トランジスタ。
  8. 前記ファセット面の少なくとも一つが、{311}面または{111}面であることを特徴とする請求項7記載のMIS型電界効果型トランジスタ。
  9. 前記歪み第2半導体層は、下地である前記第1半導体基層表面に対して略垂直の面を有し、この面に前記歪み第3半導体層が形成されていることを特徴とする請求項1〜4および6のいずれか1項に記載のMIS型電界効果型トランジスタ。
  10. 前記歪み第2半導体層は、前記第1半導体基層から突出しかつ第1半導体基層表面に対して略垂直の2つの側面を有する所定の幅の凸部を構成し、この略垂直の2つの側面に前記歪み第3半導体層が形成されていることを特徴とする請求項9記載のMIS型電界効果型トランジスタ。
  11. 前記歪み第2半導体層の側面に歪み第3半導体層が形成された後の凸部の幅が、10〜350nmであることを特徴とする請求項10記載のMIS型電界効果型トランジスタ。
  12. 前記歪み第2半導体層の側面に歪み第3半導体層が形成された後の凸部の幅が、10〜50nmであることを特徴とする請求項10記載のMIS型電界効果型トランジスタ。
  13. 前記第1の半導体および第3の半導体がシリコン、前記第2の半導体がシリコン・ゲルマニウムであって、歪み第2半導体層の表面の少なくとも一部が{100}面であることを特徴とする請求項9〜12のいずれかに記載のMIS型電界効果型トランジスタ。
  14. 前記第1の半導体および第3の半導体がシリコンであり、前記第2の半導体がシリコン・ゲルマニウムであって、このシリコン・ゲルマニウム中のゲルマニウム濃度が、5原子%〜40原子%の範囲であることを特徴とする請求項1〜13のいずれかに記載のMIS型電界効果型トランジスタ。
  15. 第1の半導体からなる第1半導体基層表面に、開口を有する素子分離膜を形成する工程と、
    この開口に緩和した状態においては第1の半導体より大きな格子定数を有する第2の半導体を選択成長させ、一方向の格子定数が緩和した状態より伸長しかつ伸長方向と直交しないファセット面を少なくとも有する歪み第2半導体層を形成する工程と、
    このファセット面に第3の半導体を成長させて歪み第3半導体層を形成する工程と、
    この歪み第3半導体層の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する工程と
    を有するMIS型電界効果型トランジスタの製造方法。
  16. 前記ファセット面の少なくとも一つが、{311}面または{111}面であることを特徴とする請求項15記載のMIS型電界効果型トランジスタの製造方法。
  17. 第1の半導体からなる第1半導体基層と、この第1半導体基層の表面に成長した、緩和した状態においては第1の半導体より大きな格子定数を有する第2の半導体からなり一方向の格子定数が緩和した状態より伸長している歪み第2半導体層とを有する基板を用意する工程と、
    前記歪み第2半導体層をエッチングにより加工して、歪み第2半導体層の略垂直面を露出させる工程と、
    露出させた略垂直面に第3の半導体を成長させて、引っ張り歪みを有する歪み第3半導体層を形成する工程と、
    この歪み第3半導体層の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する工程と
    を有するMIS型電界効果型トランジスタの製造方法。
  18. 前記第1の半導体および第3の半導体がシリコンであり、前記第2の半導体がシリコン・ゲルマニウムであることを特徴とする請求項16記載のMIS型電界効果型トランジスタの製造方法。
JP2006514506A 2004-06-08 2005-06-07 歪みシリコンチャネル層を有するmis型電界効果トランジスタ Pending JPWO2005122272A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004170202 2004-06-08
JP2004170202 2004-06-08
PCT/JP2005/010390 WO2005122272A1 (ja) 2004-06-08 2005-06-07 歪みシリコンチャネル層を有するmis型電界効果トランジスタ

Publications (1)

Publication Number Publication Date
JPWO2005122272A1 true JPWO2005122272A1 (ja) 2008-04-10

Family

ID=35503382

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006514506A Pending JPWO2005122272A1 (ja) 2004-06-08 2005-06-07 歪みシリコンチャネル層を有するmis型電界効果トランジスタ

Country Status (2)

Country Link
JP (1) JPWO2005122272A1 (ja)
WO (1) WO2005122272A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7989855B2 (en) 2004-06-10 2011-08-02 Nec Corporation Semiconductor device including a deflected part
JP4675585B2 (ja) * 2004-06-22 2011-04-27 シャープ株式会社 電界効果トランジスタ
JPWO2006132172A1 (ja) 2005-06-07 2009-01-08 日本電気株式会社 フィン型電界効果型トランジスタ、半導体装置及びその製造方法
JP4271210B2 (ja) * 2006-06-30 2009-06-03 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
JP5178103B2 (ja) * 2007-09-12 2013-04-10 株式会社東芝 半導体装置およびその製造方法
WO2009157040A1 (ja) 2008-06-25 2009-12-30 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP4875115B2 (ja) * 2009-03-05 2012-02-15 株式会社東芝 半導体素子及び半導体装置
CN104600105B (zh) * 2009-12-11 2018-05-08 株式会社半导体能源研究所 半导体装置
JP5713837B2 (ja) * 2011-08-10 2015-05-07 株式会社東芝 半導体装置の製造方法
CN102956701B (zh) * 2011-08-30 2015-04-01 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的结构及形成方法
CN103000688B (zh) * 2011-09-16 2015-03-11 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的结构及形成方法
CN103123899B (zh) * 2011-11-21 2015-09-30 中芯国际集成电路制造(上海)有限公司 FinFET器件制造方法
US8987835B2 (en) * 2012-03-27 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with a buried semiconductor material between two fins
CN103474461B (zh) * 2012-06-06 2016-01-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
TWI644433B (zh) * 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
EP3050089A4 (en) * 2013-09-27 2017-05-03 Intel Corporation Non-planar semiconductor devices having multi-layered compliant substrates

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04282825A (ja) * 1991-03-11 1992-10-07 Sumitomo Electric Ind Ltd 歪み制御超格子構造体の製造方法
JPH05152686A (ja) * 1991-11-25 1993-06-18 Nec Corp 半導体量子細線構造の製造方法
JPH09181330A (ja) * 1995-12-26 1997-07-11 Toshiba Corp 半導体装置
JP2002057329A (ja) * 2000-08-09 2002-02-22 Toshiba Corp 縦型電界効果トランジスタ及びその製造方法
JP2003249648A (ja) * 2002-02-26 2003-09-05 Hitachi Ltd 半導体装置およびその製造方法
JP2004128185A (ja) * 2002-10-02 2004-04-22 Renesas Technology Corp 絶縁ゲート型電界効果型トランジスタ及び半導体装置、並びにその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04282825A (ja) * 1991-03-11 1992-10-07 Sumitomo Electric Ind Ltd 歪み制御超格子構造体の製造方法
JPH05152686A (ja) * 1991-11-25 1993-06-18 Nec Corp 半導体量子細線構造の製造方法
JPH09181330A (ja) * 1995-12-26 1997-07-11 Toshiba Corp 半導体装置
JP2002057329A (ja) * 2000-08-09 2002-02-22 Toshiba Corp 縦型電界効果トランジスタ及びその製造方法
JP2003249648A (ja) * 2002-02-26 2003-09-05 Hitachi Ltd 半導体装置およびその製造方法
JP2004128185A (ja) * 2002-10-02 2004-04-22 Renesas Technology Corp 絶縁ゲート型電界効果型トランジスタ及び半導体装置、並びにその製造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JPN6011068516; K.C.Liu et al.: 'A Novel Sidewall Strained-Si Channel nMOSFET' 1999 57TH ANNUAL DEVICE RESEARCH CONFERENCE DIGEST , 1999, PP.180-181 *
JPN6011068518; K.C.Liu et al.: 'A Novel Sidewall Strained-Si Channel nMOSFET' International Electron Devices Meeting 1999 , 1999, PP.63-66 *
JPN6011068519; X.Wang et al.: 'Band alignments in sidewall strained Si/strained SiGe heterostructures' SOLID-STATE ELECTRONICS VOL.46, 2002, PP.2021-2025 *

Also Published As

Publication number Publication date
WO2005122272A1 (ja) 2005-12-22

Similar Documents

Publication Publication Date Title
JPWO2005122272A1 (ja) 歪みシリコンチャネル層を有するmis型電界効果トランジスタ
US9647118B2 (en) Device having EPI film in substrate trench
US7138310B2 (en) Semiconductor devices having strained dual channel layers
US8653560B2 (en) Semiconductor device and fabrication method thereof
JP4678877B2 (ja) Si:C−OIおよびSGOI上のシリコン・デバイスならびに製造方法
US6620664B2 (en) Silicon-germanium MOSFET with deposited gate dielectric and metal gate electrode and method for making the same
US6882025B2 (en) Strained-channel transistor and methods of manufacture
US7335545B2 (en) Control of strain in device layers by prevention of relaxation
US7468538B2 (en) Strained silicon on a SiGe on SOI substrate
EP1231643A2 (en) MOS field-effect transistor comprising Si and SiGe layers or Si and SiGeC layers as channel regions
US7897444B2 (en) Strained semiconductor-on-insulator (sSOI) by a simox method
US20050205932A1 (en) Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
TWI441339B (zh) 半導體裝置及其製造方法
US9653362B2 (en) Complementary heterogeneous MOSFET using global SiGe substrate and hard-mask memorized germanium dilution for nFET
JP2000031491A (ja) 半導体装置,半導体装置の製造方法,半導体基板および半導体基板の製造方法
US9704866B2 (en) Integrated circuit having dual material CMOS integration and method to fabricate same
US20050189610A1 (en) Semiconductor device and method of manufacturing the same
US9496341B1 (en) Silicon germanium fin
US9754941B2 (en) Method and structure to form tensile strained SiGe fins and compressive strained SiGe fins on a same substrate
US20230031490A1 (en) Strained nanosheets on silicon-on-insulator substrate
KR101204586B1 (ko) 기판 트렌치에서 epi 필름을 형성하는 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120110

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120202

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121009