TWI832351B - 半導體結構及其形成方法 - Google Patents

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台灣積體電路製造股份有限公司
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Abstract

應變鬆弛矽/矽鍺(Si/SiGe)雙層可用作構建奈米片全繞式閘極場效電晶體(GAAFET)形式的應變通道電晶體的基礎。可以使用改質絕緣體上覆矽製程來形成雙層。然後可以磊晶生長超晶格在雙層上，以提供用於p型金屬氧化物半導體(PMOS)裝置的壓縮應變SiGe通道或用於n型金屬氧化物半導體(NMOS)裝置的拉伸應變矽通道。雙層的組分及應變會影響應變通道裝置的性能。

Description

半導體結構及其形成方法
本揭露實施例是關於半導體結構及其形成方法，特別是關於絕緣層上覆矽上的應變奈米片(strained nanosheets on silicon-on-insulator substrate)的半導體結構及其形成方法。
隨著半導體技術的進步，對更高的儲存容量(storage capacity)、更快的製程系統、更高的性能及更低的成本的需求不斷增加。為了滿足這些需求，半導體行業不斷縮小(scale down)半導體裝置的尺寸，諸如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors，MOSFET)，且包括平面式(planar)MOSFET及鰭式場效電晶體(fin field effect transistors，FinFET)。這種按比例縮小增加了半導體製造製程的複雜性。
在一些實施例中，提供半導體結構的形成方法。所述形成方法包括形成溝槽在矽(Si)基板中。以應變矽鍺(strained silicon germanium，strained SiGe)填充溝槽，以形成矽/矽鍺雙層(Si/SiGe bi-layer)。形成黏性層(viscous layer)在 Si/SiGe雙層上方。倒置(inverting)矽基板。接合(bonding)黏性層至載體晶圓(carrier wafer)。鬆弛(relaxing)應變SiGe，使得Si/SiGe雙層具有矽部分及應變鬆弛(strain-relaxed)SiGe部分。
在另一些實施例中，提供半導體結構。所述半導體結構包括矽基板、絕緣層、雙層、第一電晶體的通道區域及第二電晶體的通道區域。絕緣層在矽基板中(in)。雙層在絕緣層上方(above)，且雙層包括與應變鬆弛矽鍺(SiGe)部分直接接觸(in direct contact with)的矽部分。第一電晶體的通道區域在雙層的矽部分上。第二電晶體的通道區域在雙層的應變鬆弛SiGe部分上。
在又一些實施例中，提供半導體結構的形成方法。所述形成方法包括形成雙層在基板上，雙層具有與應變鬆弛矽鍺(SiGe)部分並排(side-by-side)的矽部分。形成第一奈米結構(nanostructure)場效電晶體(field effect transistor，FET)在雙層的矽部分上。形成第二奈米結構場效電晶體在雙層的應變鬆弛SiGe部分上，且第一奈米結構FET及第二奈米結構FET中的每一個(each)包括不同材料的交替層。
102,102a,102b:基板
103:隔離區域
104:雙層氧化物層
105:源極/汲極區域
106:雙層
107:犧牲閘極結構
108,158:閘極結構
109:閘極開口
110:通道
112:改質絕緣層上覆矽結構
114,116,118,118N,118P,120:電晶體
121,121P:通道層
122,122P:犧牲層
128:側壁間隔物
130:層間介電層
155:超晶格
157:通道區域
161:閘極介電層
162:功函數金屬層
163:閘極電極
164:內間隔物
170:磊晶源極/汲極區域
172:奈米線
174:奈米片
300,600:方法
304,306,308,310,312,314,316,318,602,604,606,608,610,612:操作
400:溝槽
401,404:SiGe層
402:遮罩
403:軸
403:邊界
512,514,516:鬆弛SiGe
506:第一氧化物層
508:載體晶圓
510:第二氧化物層
513:垂直介面
D1:凹入深度
D2:厚度
S:間隙
tox:厚度
根據以下的詳細說明並配合所附圖式閱讀，能夠最好的理解本揭露的態樣。在此強調的是，根據本產業的標準作業，各種部件未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1A圖至第1D圖是根據一些實施例的FinFET及全繞式閘極(gate-all-around，GAA)FET半導體裝置的等角視圖(isometric views)。
第2圖是根據一些實施例的在改質(modified)的絕緣體上覆矽(SOI)結構上形 成的P型場效電晶體(p-type field effect transistors，PFET)及N型場效電晶體(n-type field effect transistors，NFET)奈米片電晶體的剖面圖。
第3圖是根據一些實施例的用於製造第2圖所示的改質的SOI結構的方法的流程圖。
第4A圖至第4C圖及第5A至第5E圖是根據一些實施例的第2圖所示的改質的SOI結構在其的製造製程的各個階段處的剖面圖。
第6圖是根據一些實施例的用於製造奈米片電晶體在改質的SOI結構上的方法的流程圖。
第7圖及第13A圖至第13E圖是根據一些實施例的奈米片FET在其的製造製程的各個階段處的剖面圖。
第8圖至第12圖是根據一些實施例的具有如第7圖及第13A圖所示的應變通道的堆疊奈米片的各種實施例的剖面圖。
以下的揭露內容提供許多不同的實施例或範例，以實施所提供的發明標的(subject matter)中的不同部件。以下敘述組件(components)及排列方式(arrangements)的特定範例，以簡化本揭露。當然，這些特定的範例僅為範例，而非用以限定。舉例而言，若是本揭露敘述了將第一部件形成於第二部件上(on)，即表示其可能包括前述第一部件與前述第二部件是以直接接觸(in direct contact)的方式來形成的實施例，且亦可能包括了將其他部件形成於前述第一部件與前述第二部件之間，而使前述第一部件與前述第二部件可能未直接接觸的實施例。
再者，為了便於描述，本文可以使用諸如「之下(beneath)」、「下方(below)」、「下(lower)」、「上方(above)」、「上(upper)」及其類似用語的空間相關用語來描述如圖式所示的一個元件或部件與另一個(些)元件或另一個(些)部件之間的關係。除了圖式中描繪的方向之外，空間相關用語旨在涵蓋裝置在使用中或操作中的不同方向。設備可以以其他方向來定向(旋轉90度或在其他方向)，且本文使用的空間相關用語可以據此相應地解釋。
如本文所用，用語「標稱(nominal)」是指在產品或製程的設計階段期間中，所設置的部件或製程操作的特性或參數的期望(desired)數值或目標(target)數值及高於(above)及/或低於(below)期望數值的數值範圍。數值的範圍可能是因為在製造製程或公差的微小變化。
在一些實施方案中，用語「大約(about)」及「實質上(substantially)」可以表示給定量(given quantity)的數值在數值的5%範圍內變化(例如，數值的±1%、±2%、±3%、±4%、±5%)。這些數值僅是範例而不是限制性的。用語「大約(about)」及「實質上(substantially)」可以指所屬技術領域中具有通常知識者根據本文的教導解釋的數值的百分比。
如本文所用，用語「垂直(vertical)」是指標稱上(nominally)垂直於基板表面。
應當理解的是，實施方式部分(Detailed Description section)而非揭露部分的摘要(Abstract)旨在用於解釋申請專利範圍。揭露部分的摘要可以闡述如發明人所設想的本揭露的一或多個實施例，但不是所有可能的實施例，因此不旨在以任何方式限制所附申請專利範圍(subjoined claims)。
第1A圖至第1D圖顯示出了根據一些實施例的不同類型的奈米結 構(nanostructure)場效電晶體(field effect transistor，FET)。奈米結構FET包括舉例而言，鰭式場效電晶體(fin field effect transistors，FinFET)、奈米片電晶體(nanosheet transistor)、奈米線電晶體(nanowire transistor)、全繞式閘極場效電晶體(gate-all-around field effect transistors，GAAFET)、多橋通道電晶體(multi bridge channel transistors)及奈米帶電晶體(nano-ribbon transistors)。第1A圖顯示出了FinFET 114的等角視圖，所述FinFET 114具有源極/汲極區域105及閘極結構108。第1B圖至第1D圖顯示出了作為FinFET 114設計變體(variations on the design)的GAAFET的類似等角視圖。具有一維(ond dimension，1-D)、線性(linear)通道或奈米線(nanowires)172的GAAFET稱為奈米線FET 116(第1C圖)；且具有二維(two dimensions，2-D)通道或奈米片(nanosheets)174的GAAFET稱為奈米片FET 118(第1D圖)。其中鰭片已在源極/汲極區域中凹入(recessed)並藉由磊晶源極/汲極區域170取代的GAAFET稱為磊晶(epitaxial，epi)源極/汲極GAAFET 120(第1B圖)。形成FinFET 114及GAAFET 116、118及120在基板102上，其中裝置藉由隔離區域103彼此分離。可以形成諸如第1A圖至第1D圖所示的那些結構在共用(common)基板102上，或形成於不同基板上。
舉例來說，顯示及描述本揭露的實施例為奈米片FET 118(例如，如第1D圖所示)或磊晶源極/汲極GAAFET 120(例如，如第1B圖所示)，其中奈米片FET 118及磊晶源極/汲極GAAFET 120具有應變(strained)通道。也可以應用如本文所述的應變通道至其他類型的FET，舉例而言，FinFET 114(例如，如第1A圖中所示)或奈米線FET 116(例如，如第1C圖中所示)或2D平面式FET。
製造具有應變矽鍺(SiGe)通道及應變SiGe源極/汲極區域的電晶體的方法可以仰賴在表面處具有SiGe應變鬆弛緩衝(SiGe strain-relaxed buffer， SRB)層的基板。然後，可以從SRB磊晶生長應變SiGe層。然而，SRB的屬性可能會降低通道品質並可能限制電晶體的性能。舉例而言，SRB中鍺的百分比可能會限制通道應變。此外，SRB層的結晶品質可能會降低通道品質。此外，SRB可以是厚的磊晶生長層，但這可能很昂貴。
為了避免與SRB層相關的這些缺點，SRB層可以藉由部分應變(partially-strained)或部分應變鬆弛(partially strain-relaxed)的Si/SiGe雙層(bi-layer)106取代，以作為形成應變通道電晶體的基礎，所述應變通道電晶體諸如奈米片FET 118P及118N。在一些實施例中，SRB層可以藉由完全應變鬆弛(fully strain-relaxed)的Si/SiGe分裂雙層(split bilayer)106取代。應變鬆弛層可以是已經藉由施加一或多種應變鬆弛技術來改變的初始應變晶格(initially strained lattice)。在一些實施例中，可以藉由周邊材料的應變變化，來增加或減少膜的晶格結構(lattice structure)內的應變。
應變通道裝置可以增加通道中的載子遷移率(carrier mobility)，其提高開關速度，從而提高裝置性能。一旦形成雙層106，可以磊晶生長奈米片堆疊物在雙層106的頂部上，以提供用於p型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)裝置，例如奈米片FET 118P的壓縮應變(compressively strained)SiGe通道、或(either)用於n型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)裝置，例如奈米片FET 118N的拉伸應變(tensile-strained)矽通道。在一些實施例中，可以提供雙層106作為改質(modified)的絕緣體上覆矽(SOI)結構的頂層。
第2圖顯示了在第1D圖所示類型的奈米結構FET，所述奈米結構FET是以一對(a pair of)範例性PFET及NFET形式，且分別地，奈米片FET 118P在 右側及奈米片FET 118N左側118N。第2圖中所示的奈米片FET 118P及118N形成在改質的SOI結構112上並且具有可以包括應變材料的奈米結構通道110。在一些實施例中，用語「奈米結構(nanostructure)」可以指小於大約100nm的尺寸。當結構、層及/或區域具有小於，舉例而言，大約100nm的水平尺寸(例如，沿著X及/或Y軸)及/或垂直尺寸(例如，沿著Z軸)時，可以描述結構、層及/或區域為「奈米結構」。改質後的SOI結構112包括雙層106作為其頂層以取代其他矽頂層。形成雙層106在雙氧化物(dual oxide)層104的頂部上，且在矽基板102b上方。在一些實施例中，奈米片FET 118P及118N包括磊晶源極/汲極區域170以及環繞(wrap-around)閘極結構108/158。環繞閘極結構108/158是可以操作的(operable)，以維持跨越(across)多個應變通道110的電容性施加電壓(capacitive applied voltage)，以控制其中的電流。使用應變通道110可以增加載子遷移率並改善電晶體性能。如下所述，雙層106有助於形成各種類型的應變通道110在通道區域157內。在一些實施例中，PMOS裝置(例如，奈米片FET)118P的通道110與雙層106的矽部分接觸，而NMOS裝置(例如，奈米片FET)118N的閘極結構158與雙層的SiGe部分接觸106。在一些實施例中，NMOS裝置(例如，奈米片FET)118N的通道110與雙層106的SiGe部分接觸，而PMOS裝置(例如，奈米片FET)118P的閘極結構158與雙層106的Si部分接觸。
第3圖根據一些實施例，且參照第4A圖至第4C圖及第5A圖至第5E圖，顯示出了在形成改質的SOI結構112的方法300中的操作。取決於特定的應用，操作可以以不同的順序執行，也可以不執行。可以理解的是，可以在方法300之前、期間中或之後提供額外製程，並且這些額外製程中的一些可能在本文中僅受到簡要地描述。
參照第3圖，在操作304中，如第4A圖及第4B圖所示，可以形成溝槽400在基板102a中。
如本文所用，用語「基板(substrate)」描述了隨後添加材料層到其上的材料。可以使基板本身圖案化。可以使添加在基板上的材料圖案化或可以保持未圖案化(unpatterned)。基板102可以是塊材半導體晶圓(bulk semiconductor wafer)、或諸如絕緣體上覆矽(silicon-on-insulator)的絕緣體上覆半導體(semiconductor-on-insulator，SOI)晶圓(未顯示出)的頂部半導體層。在一些實施例中，基板102可以包括其頂表面平行於(100)、(110)、(111)或c軸(0001)(c-(0001))晶面(crystal plane)的結晶半導體(crystalline semiconductor)層。在一些實施例中，基板102可以由電學上地非導電材料形成，諸如玻璃、藍寶石(sapphire)及塑膠。基板102可以由諸如矽(silicon，Si)的半導體材料製成(made of)。在一些實施例中，基板102可以包括(i)元素半導體(elementary semiconductor)，諸如鍺(germanium，Ge)；(ii)化合物半導體(compound semiconductor)，包括碳化矽(silicon carbide，SiC)、砷化鎵(gallium arsenide，GaAs)、磷化鎵(gallium phosphide，GaP)、磷化銦(indium phosphide，InP)、砷化銦(indium arsenide，InAs)及/或銻化銦(indium antimonide，InSb)；(iii)合金半導體(alloy semiconductor)，包括碳化矽鍺(silicon germanium carbide，SiGeC)、矽鍺(silicon germanium，SiGe)、磷砷化鎵(gallium arsenic phosphide，GaAsP)、磷化鎵銦(gallium indium phosphide，InGaP)、砷化鎵銦(gallium indium arsenide，InGaAs)、磷砷化鎵銦(gallium indium arsenic phosphide，InGaAsP)、砷化鋁銦(aluminum indium arsenide，InAlAs)及/或砷化鋁鎵(aluminum gallium arsenide，AlGaAs)；(iv)其組合。此外，基板102可以摻雜有p型摻質(例如，硼(boron，B)、銦(indium，In)、鋁(aluminum，Al)或鎵(gallium， Ga))或n型摻質(例如，磷(phosphorous，P)或砷(arsenic，As))。在一些實施例中，基板102的不同部分可以具有相反類型的摻質。
在一些實施例中，可以藉由以遮罩402阻擋基板102a的一部分，來形成溝槽400。在一些實施例中，遮罩402是旋轉塗佈(spun onto)到基板102a上，並在光微影步進機(lithography stepper)中曝光的光阻遮罩。然後，可以在顯影製程中選擇性地移除遮罩402，以僅(only)覆蓋在邊界(boundary)403一側上的基板102a的一部分。然後，邊界403劃分(demarcate)PMOS區域與NMOS區域。在一些實施例中，邊界403可能不代表實際的物理邊界。在一些實施例中，遮罩402是硬遮罩，所述硬遮罩可以使用光微影製程及隨後的蝕刻製程來圖案化。
一旦使遮罩402圖案化，可以藉由蝕刻基板102a的未覆蓋部分至大約10nm至大約90nm的凹入深度D，來形成溝槽400。用於從基板102a移除矽的蝕刻製程可以是乾式蝕刻製程、濕式蝕刻製程或其組合。在一些實施例中，乾式蝕刻製程可以包括使用氣體混合物的電漿乾式蝕刻，所述氣體混合物包括例如八氟環丁烷(octafluorocyclobutane，C4F8)、氬氣(argon，Ar)、氧氣(oxygen，O2)、氦氣(helium，He)、氟仿(fluoroform，CHF3)、四氟化碳(carbon tetrafluoride，CF4)、二氟甲烷(difluoromethane，CH2F2)、氯氣(chlorine，Cl2)、溴化氫(hydrogen bromide，HBr)或其組合，壓力範圍為大約1mTorr至大約500mTorr。在一些實施例中，濕式蝕刻製程可以包括使用稀氫氟酸(diluted hydrofluoric acid，DHF)處理、過氧化銨混合物(ammonium peroxide mixture，APM)、過氧化硫混合物(sulfuric peroxide mixture，SPM)、熱去離子水(hot deionized water，hot DI water)、氫氧化四甲基銨(tetramethylammonium hydroxide，TMAH)，或其組合。適合用於蝕刻製程的其他氣體種類或化學品在本揭露的範圍及精神內。
在形成溝槽400之後，可以藉由在例如大約200攝氏度(degrees C)到大約500攝氏度的範圍內的高溫下的灰化，來移除遮罩402。然後可以在灰化製程之後進行濕式清潔製程以移除遮罩的殘餘物材料。
參照第3圖，在操作306中，如第4C圖所示，可以以應變半導體(strained semiconductor)材料填充溝槽400，所述應變半導體材料例如壓縮應變SiGe層404。在一些實施例中，填充溝槽400可以藉由應變SiGe層404的磊晶生長來完成，在其中鍺組分(germanium composition)可以從大約20%變化到大約60%。如第4B圖所示，溝槽400的凹入深度D可以部分地取決於鍺濃度(germanium concentration)。舉例而言，當鍺濃度為大約25%時，對應的凹入深度D可以為大約70nm。在一些實施例中，應變SiGe層404的形成之前(preceded)可以是可選的(optional)初始(preliminary)SiGe層401，可以共形地(conformally)沉積所述初始SiGe層401在基板102a及溝槽400的頂表面上。在一些實施例中，相較於SiGe層404，初始SiGe層401可以具有較小的鍺濃度。在一些實施例中，初始SiGe層401可以具有固定的(fixed)鍺濃度或漸變(graded)的鍺濃度。
當藉由磊晶生長製程來形成時，應變SiGe層404與應變SiGe層404及基板102a的下界面(lower interface)處的矽原子對齊(aligns)。藉由化學機械平坦化(chemical mechanical planarization，CMP)製程，可以移除超出(beyond)應變SiGe層404的頂表面的應變SiGe層404的過度生長(overgrowth)。在一些實施例中，用於平坦化應變SiGe層404的CMP製程可以部分地鬆弛在可能已經生長的(as-grown)SiGe層404內的應變。
參照第3圖及第5A圖至第5D圖，在操作308中，如第5A圖所示，可以生長第一氧化物層506在基板102上且在應變SiGe層404上方。第一氧化物層 506的厚度tox可以在大約30nm至大約500nm的範圍內。在一些實施例中，第一氧化物層506是熱氧化物(thermal oxide)。在一些實施例中，第一氧化物層506是黏性的(viscous)電絕緣(elerctically insulating)層。如本文所用，用語「黏性(viscous)」是指具有高黏度(viscosity)或介於固體(solid)及液體(liquid)之間的厚度的材料，其中高黏度提供可撓性(flexibility)，同時保持形變抗性(resistant to deformation)。第一氧化物層506可以包括一或多個具有黏性或彈性(elastic)特性的膜，舉例而言，硼磷矽酸鹽玻璃(boron-phosphorosilicate glass，BPSG)、可流動式化學氣相沉積(flowable chemical vapor deposition，flowable CVD)氧化物、非晶(amorphous)氧化物、碳氮化矽(silicon carbon nitride，SiCN)或碳氮氧化矽(silicon oxy-carbon nitride，SiOCN)。在一些實施例中，第一氧化物層506可以包括具有黏性或彈性形變特性的單一膜或多個膜，諸如黏性氮化物(viscous nitride)、Si3N4及六方氮化硼(hexagonal boron nitride，h-BN)。
參照第3圖，在操作310中，由第5A圖及第5B圖之間的循環箭頭指示的是，矽基板102a可以倒置(inverted)並結合(bonded)到載體晶圓508。載體晶圓508包括與基板102a相似的基板102b及在基板102b上的第二氧化物層510。在一些實施例中，第二氧化物層510是超薄(ultra-thin)膜，且具有大約2nm至大約3nm範圍內的厚度。第二氧化物層510可以在低溫下生長，例如低於400℃，在由槽孔平面天線(slot-plane antenna，SPA)離子化(ionized)的電漿中。在操作310之後，第一氧化物層506與第二氧化物層510接觸以形成雙氧化物層104。第一氧化物層506具有良好的黏附(adhesion)特性是有利的，以促進與第二氧化物層510的結合。
參照第3圖，在操作312中，如第5C圖所示，減薄矽基板102a，以 形成雙層106。藉由使用CMP製程進行研磨，可以使矽基板102a與應變SiGe層404共面(co-planar)。用於減薄基板102a的CMP製程可以部分地鬆弛(partially relaxed)在應變SiGe層404內的應變，產生如第5C圖所示的部分鬆弛SiGe 512。當第一氧化物層506是黏性氧化物時，可以輔助(enhanced)鬆弛。黏性第一氧化物層506用作替代支撐雙層106的剛性(rigid)矽基板的可撓「偽基板(pseudo substrate)」。這種黏性層在室溫(room temperature)下是固態的，但是在高於轉化溫度(transition temperature)的退火時開始回流(reflow)橫向膨脹，因此也促進部分鬆弛SiGe 512的類似橫向膨脹。
然而，由於在介於鬆弛SiGe 512及基板102a之間的垂直界面513處的殘餘應變(residual strain)，鬆弛SiGe 512可能不會完全鬆弛。在操作312之後，部分鬆弛SiGe 512具有厚度D2，所述厚度D2與減薄基板102a之前的應變SiGe層404大致相同。也就是說，根據一些實施例，在操作312期間中沒有實質上減少部分鬆弛SiGe材料的厚度D2。如果部分鬆弛SiGe 512太薄，部分鬆弛SiGe 512可能無法承受研磨操作312；且如果部分鬆弛SiGe 512太厚，可能會減弱部分鬆弛SiGe 512對後續薄膜的磊晶生長的影響。
參照第3圖，在操作314中，可以如第5D圖所示地切割(cut)雙層106。引入間隔(separation)S在介於雙層106的兩半(two halves)之間提供了進一步的應變鬆弛。在一些實施例中，使用以光阻遮罩來使雙層106圖案化的第二光微影製程程序，可以實現邊界的形成，且所述邊界是沿著軸403而切割。可以在光微影遮罩中形成窄切口(narrow cut)，其中間隔S在大約4.8nm至大約5.2nm的範圍內，並藉由電漿蝕刻製程轉移至雙層106，且所述電漿蝕刻製程使用舉例而言，Cl、Br或氟基(fluorine-based)蝕刻劑。在操作314之後，分離(split)的雙層106 包括部分鬆弛SiGe 514，且相較於部分鬆弛SiGe 512，所述部分鬆弛SiGe 514更鬆弛，但仍可能不是完全鬆弛的。
參照第3圖，在操作316中，可以對雙層106進行退火以將部分鬆弛SiGe 514轉變為完全鬆弛SiGe 516。在一些實施例中，退火溫度可以在大約100℃至大約1050℃的範圍內，並且退火可以在含有N2、H2、Ar、He或H2及N2的混合物的環境氣體(ambient gas)中進行。當黏性氧化物，例如雙層106下層的(underlying)第一氧化物層506在操作316期間被加熱時，黏性氧化物材料回流至大約100nm至大約200nm範圍內的最終厚度(final thickness)。在回流期間中，黏性氧化物的塑性形變(plastic deformation)引起相鄰(adjacent)SiGe層的橫向膨脹，進一步減輕在部分鬆弛SiGe 514中的壓縮應變。如第5D圖所示，因為雙層106的SiGe部分不再受周圍材料的限制，雙層106包括完全鬆弛的SiGe 516。
參照第3圖，在操作318中，如第5E圖所示，可以以絕緣材料，例如，可流動式氧化物填充間隔S，以在介於雙層106的兩個部分之間產生隔離區域103。可以沉積可流動式氧化物在雙層106上方，以填充介於完全鬆弛SiGe 516及矽基板102a之間的間隔S。然後，可以使用例如等向性蝕刻製程，例如濕式蝕刻，或者對雙層106的SiGe部分及矽部分之兩者具有選擇性的CMP製程，來移除沉積在雙層106頂部上的額外可流動式氧化物。在一些實施例中，用於從雙層106的表面移除的可流動式氧化物的厚度可以在大約4nm至大約6nm的範圍內。
無應變(strain-free)雙層106與雙氧化物層104及基板102b一起構成(make up)改質的SOI結構112。改質的SOI結構112的一個優點是，可以生長適用於光電子裝置的高品質磊晶膜在完全鬆弛SiGe 516的頂部上。使用改質的SOI結構112而不是厚SRB的另一個優點是改質的SOI結構允許在SiGe膜中使用更廣泛 的鍺濃度。
第6圖根據一些實施例，參照第7圖至第12圖，顯示出了在改質的SOI結構112上形成奈米結構FET 118P及118N的方法600中的操作。操作可以以不同的順序執行，也可以不執行，這取決於特定的應用。應注意的是，方法600可能不會產生完整的奈米片FET 118P及118N。因此，應當理解的是，可以在方法600之前、期間或之後提供額外的製程，且可以在本文中僅簡要描述這些額外的製程中的一些製程。
參照第6圖，在操作602中，如第7圖所示，可以形成超晶格155在改質的SOI結構112上。在一些實施例中，超晶格155是多層奈米片堆疊物(multilayer nanosheet stack)的形式。超晶格155可以包括以交替配置(alternating configuration)排列的奈米結構層121及122(亦即，通道層121及犧牲層122)的堆疊物。在一些實施例中，奈米結構通道層121包括彼此相似的材料，例如磊晶Si，且奈米結構犧牲層122包括彼此相似的材料，例如磊晶SiGe。在一些實施例中，NMOS結構交替奈米結構層，使得犧牲層122與改質的SOI結構112接觸，而PMOS結構交替奈米結構層，使得通道層121與改質的SOI結構112接觸。在一些實施例中，藉由蝕刻排列在交替配置的兩個不同半導體層的堆疊物形成超晶格155。在後續製程中，取代奈米結構犧牲層122，而奈米結構通道層121保留為奈米片FET 118P及118N的一部分。儘管第6圖顯示出了四個奈米結構通道層121及四個奈米結構犧牲層122，但是每個超晶格155中可以包括任意數量的奈米結構層。可以藉由從雙層106開始交替沉積或磊晶生長SiGe及Si層來實現超晶格155的交替配置。Si層可以形成奈米結構通道層121，所述奈米結構通道層121與SiGe奈米結構層(犧牲層)122交錯(interleaved)。奈米結構層(通道層及犧牲層)121、122中的每 一個可以具有在大約1nm至大約5nm範圍內的厚度。在一些實施例中，超晶格155的最頂層奈米結構層(例如，Si層)可以比下層的(underlying)奈米結構層更厚。
可以藉由(via)磊晶生長製程來形成超晶格155。磊晶生長製程可以包括沉積操作及磊晶生長操作的組合，諸如(i)化學氣相沉積(chemical vapor deposition，CVD)，諸如低壓CVD(low pressure CVD，LPCVD)、快速熱化學氣相沉積(rapid thermal chemical vapor deposition，RTCVD)、金屬有機化學氣相沉積(metal-organic chemical vapor deposition，MOCVD)、原子層化學氣相沉積(atomic layer CVD，ALCVD)、超高真空化學氣相沉積(ultrahigh vacuum CVD，UHVCVD)、減壓化學氣相沉積(reduced pressure CVD，RPCVD)或其他合適的化學氣相沉積製程；(ii)分子束磊晶(molecular beam epitaxy，MBE)製程(iii)另一種合適的磊晶製程；(iv)其組合。在一些實施例中，可以藉由磊晶沉積/部分蝕刻製程來生長超晶格155，其至少重複磊晶沉積/部分蝕刻製程一次。這種重複沉積/部分蝕刻製程也稱為「循環沉積蝕刻(cyclic deposition-etch，CDE)製程」。在一些實施例中，可以藉由選擇性磊晶生長(selective epitaxial growth，SEG)來生長超晶格層155，其中可以添加蝕刻氣體以促進在被暴露(exposed)的半導體表面上而不是在絕緣材料上的選擇性生長。
在一些實施例中，磊晶生長可以關於一種或多種矽或SiGe前驅物氣體，諸如矽烷(silane，SiH4)、二矽烷(di-silane，Si2H6)、鍺烷(germane，GeH4)及二鍺烷(di-germane，Ge2H6)。也可以藉由在上述磊晶生長製程期間中引入一種或多種前驅物來決定超晶格155的摻雜。舉例而言，超晶格155可以在磊晶生長製程期間中使用p型摻雜前驅物，諸如乙硼烷(diborane，B2H6)及三氟化硼(boron trifluoride，BF3)進行原位(in-situ)p型摻雜。在一些實施例中，兩個不同半導體層 的堆疊物可以在磊晶生長製程期間中使用n型摻雜前驅物，諸如磷化氫(phosphine，PH3)及胂(arsine，AsH3)進行原位n型摻雜。
第8圖至第12圖顯示出了超晶格155的五個範例，如第7圖及第13A圖所示，其中應變材料形成為堆疊的(stacked)通道層121。然後，如第13B圖至第13E圖的放大視圖所示，奈米結構通道層121將形成應變通道110，且如第13D圖至第13E圖所示，將移除奈米結構犧牲層122並以GAA結構158取代。
在如第8圖至第12圖所示的範例中，用於PMOS裝置的交替超晶格層155從雙層106的矽部分磊晶生長，亦即在倒置基板102a上。同時，用於NMOS裝置的超晶格155的交替層從雙層106的應變鬆弛SiGe部分磊晶生長，例如在完全鬆弛的SiGe 516上，其中不同的範例可以具有不同的鍺濃度。磊晶生長期間中的製程溫度可以低於黏性氧化物的轉化溫度，以避免再次回流第一氧化物層506。在一些實施例中，磊晶生長製程對SiGe具有選擇性或對Si具有選擇性。磊晶膜不會生長在STI(隔離區域)103上，且所述隔離區域103分開雙層106的SiGe部分及矽部分。
在NMOS裝置中，完全鬆弛的SiGe 516的鍺含量會影響隨後形成的層的應變。舉例而言，當完全鬆弛SiGe 516的鍺含量(content)大約為30%時，如果形成為與完全鬆弛SiGe 516接觸的下一層具有大約60%的鍺含量，則它將是壓縮應變SiGe層。這是因為相較於具有60%鍺的SiGe，具有30%鍺的SiGe的晶格常數較小。因此，在原子層的共相生長(coherent growth)製程中，由於較大的晶格在界面處彈性地適應(elastically accommodates)下層的較小晶格，因此具有較大晶格的薄膜會受到壓縮應變。相反地，當形成具有較小晶格常數的薄膜在具有較大晶格常數的薄膜上時，所形成的薄膜將受到拉伸應變。當形成為與矽(基 板)102a接觸的下一層是具有60%鍺的SiGe時，SiGe以相似的晶格常數共相生長在矽上，因此不處於(not under)應變下。在磊晶生長製程中，NMOS通道層121的應變及/或組分又會受到相鄰NMOS犧牲層122的影響。由於下層薄膜在磊晶生長薄膜中引起拉伸或壓縮應變，因此磊晶生長薄膜又會影響沉積在磊晶生長薄膜上的第三薄膜上的應變。
參照第8圖，在第一範例中，從與雙層106的基板102a接觸的奈米結構通道層121P開始，藉由奈米結構層(通道層及犧牲層)121P及122P的交替磊晶生長形成用於PMOS奈米片FET 118P的超晶格155。在一些實施例中，每個PMOS奈米結構通道層121P可以由具有大約60%鍺含量的壓縮應變SiGe製成，且厚度在大約3nm至大約10nm的範圍內。在一些實施例中，每個奈米結構犧牲層122P可由厚度在大約6nm至大約30nm範圍內的未應變矽製成。
在第8圖所示的第一範例中，從與具有大約30%鍺含量的鬆弛SiGe 514(亦即，SiGe0.3)接觸的奈米結構犧牲層122N開始，藉由交替奈米結構層(通道層及犧牲層)121N及122N，來形成用於NMOS奈米片FET 118N的超晶格155。對於NMOS裝置，奈米結構通道層121N由拉伸應變矽製成，並且奈米結構犧牲層122N由具有大約60%鍺含量的壓縮應變SiGe製成。
參照第9圖，在第二範例中，除了奈米結構通道層121P由具有大約30%鍺含量的壓縮應變SiGe製成，用於PMOS奈米片FET 118P的超晶格155與第7圖中的相同。從與具有大約60%鍺含量的鬆弛SiGe 514(亦即，SiGe0.6)接觸的奈米結構犧牲層122N開始，藉由交替奈米結構層(通道層及犧牲層)121N及122N形成NMOS奈米片FET 118N的超晶格155。對於NMOS裝置，奈米結構通道層121N由拉伸應變矽製成，並且奈米結構犧牲層122N由具有大約30%鍺含量的 拉伸應變SiGe製成。
參照第10圖，在第三範例中，從與雙層106的基板102a接觸的奈米結構犧牲層122P開始，藉由交替奈米結構層(通道層及犧牲層)121P及122P形成用於PMOS奈米片FET 118P的超晶格155。對於PMOS裝置，奈米結構通道層121P由具有大約30%鍺含量的壓縮應變SiGe製成，並且奈米結構犧牲層122P由未應變矽製成。
在第10圖所示的第三範例中，從與具有大約30%鍺含量的鬆弛SiGe 514(亦即，SiGe0.3)接觸的奈米結構通道層121N開始，藉由交替奈米結構層(通道層及犧牲層)121N及122N形成用於NMOS奈米片FET 118N的超晶格155。對於NMOS裝置，奈米結構通道層121N由拉伸應變矽製成，並且奈米結構犧牲層122N由具有大約30%鍺含量的未應變SiGe製成。
參照第11圖，在第四範例中，用於PMOS奈米片FET 118P的超晶格155與第8圖中的相同。從與具有大約30%鍺含量的鬆弛SiGe 514(亦即，SiGe0.3)接觸的奈米結構犧牲層122N開始，藉由交替奈米結構層(通道層及犧牲層)121N及122N形成用於NMOS奈米片FET 118N的超晶格155。對於NMOS裝置，奈米結構通道層121N由拉伸應變矽製成，並且奈米結構犧牲層122N由具有大約30%鍺含量的未應變SiGe製成。
參照第12圖，在第五範例中，用於PMOS奈米片FET 118P的超晶格155與第9圖中的相同。從與具有大約60%鍺含量的鬆弛SiGe 514(亦即，SiGe0.6)接觸的奈米結構通道層121N開始，藉由交替奈米結構層(通道層及犧牲層)121N及122N形成用於NMOS奈米片FET 118N的超晶格155。對於NMOS裝置，奈米結構通道層121N由拉伸應變矽製成，並且奈米結構犧牲層122N由具有 大約30%鍺含量的拉伸應變SiGe製成。
值得注意的是，在超晶格155的以上五個範例中，奈米結構犧牲層122P由非應變矽製成，而奈米結構通道層121N由拉伸應變矽製成。此外，當PMOS裝置中形成的第一層是通道層121P時，NMOS裝置的對應層是犧牲層122N。
再次參照第6圖，在形成超晶格155之後，在操作604中，如第7圖及第13A圖所示，可以形成犧牲閘極結構107在超晶格155上。犧牲閘極結構107可以包括具有側壁間隔物128的多晶矽(polysilicon)閘極結構108。可以沉積多晶矽閘極結構108，然後使用硬遮罩來圖案化，所述硬遮罩例如可以使用ALD製程生長及/或沉積的氧化物材料。犧牲閘極結構107稍後將受到金屬全繞式閘極(GAA)結構158取代。
參照第6圖，在操作606中，如第7圖及第13B圖所示，可以使用如上所述的任何合適的蝕刻製程，在源極/汲極區域中凹入超晶格155。如第13B圖所示，在源極/汲極凹入製程之後，保留超晶格155的層在犧牲閘極結構107下方的通道區域157中。
參照第6圖，在操作608中，如第2圖及第13B圖至第13D圖所示，可以形成磊晶源極/汲極區域170。磊晶源極/汲極區域170可以用硼(boron)、磷(phosphorous)、砷(arsenic)或其他合適的摻質原位或異位(ex-situ)摻雜，以產生NFET或PFET裝置。用語「磊晶(epitaxial)」是指相對於晶種(seed)層具有明確結構方向(structural orientation)的層的結晶生長。在一些實施例中，由矽或SiGe製成的磊晶源極/汲極區域170可以從犧牲閘極結構107下方的超晶格155的奈米結構層(通道層及/或犧牲層)121及/或122來生長。磊晶源極/汲極區域170可以具有 如第1B圖所示的細長的六邊形剖面。在一些實施例中，可以藉由分子束磊晶(molecular beam epitaxy，MBE)製程或任何合適的磊晶製程來生長磊晶源極/汲極區域170。在一些實施例中，在磊晶生長期間中，磊晶源極/汲極區域170可以使用p型或n型摻質進行原位摻雜。在一些實施例中，諸如乙硼烷、三氟化硼及/或其他p型摻雜前驅物的p型摻雜前驅物，可用於在磊晶生長期間中提供p型摻質。在一些實施例中，諸如磷化氫(PH3)、胂(AsH3)及/或其他n型摻雜前驅物的n型摻雜前驅物，可用於在磊晶生長期間提供n型摻質。在一些實施例中，磊晶源極/汲極區域170可以使用離子植入(ion implantation)製程進行非原位摻雜。
參照第6圖，在操作610中，如第2圖所示，可以形成層間介電質(inter-layer dielectric，ILD)130，且可以穿過(through)ILD 130與奈米片FET 118P及118N的源極、汲極及閘極端子形成電性接觸物。ILD 130可以包括二氧化矽(silicon dioxide)或低介電常數(低k，low dielectric constant，low-k)介電材料，諸如舉例而言，氟矽酸鹽玻璃(fluorosilicate glass)、碳摻雜二氧化矽(carbon-doped silicon dioxide)、多孔二氧化矽(porous silicon dioxide)、多孔碳摻雜二氧化矽(porous carbon-doped silicon dioxide)、氫倍半矽氧烷(hydrogen silsesquioxane)、甲基倍半矽氧烷(methylsilsesquioxane)、聚醯亞胺(polyimide)、聚降冰片烯(polynorbomene)、苯並環丁烯(benzocyclobutene)及/或聚四氟乙烯(polytetrafluoroethylene)。為了形成ILD 130，可以執行沉積製程，諸如舉例而言化學氣相沉積、電漿輔助化學氣相沉積及/或旋轉塗佈。
參照第6圖，在操作612中，如第2圖及第13B圖至第13E圖所示，可以移除犧牲閘極結構107並以全繞式閘極結構取代。在操作612中，選擇性地移除奈米結構層(犧牲層)122，以在通道區域中形成閘極開口109。然後，如第12D 圖所示，藉由沉積閘極結構108，以金屬填充閘極開口109，以完成GAA通道區域157。超晶格155的剩餘奈米結構通道層121形成奈米片FET 118P及118N的奈米結構通道110。每個GAA通道區域157可以包括GAA結構158(在第13C圖中顯示出兩個)。
第13A圖至第13E圖是根據一些實施例的用於形成閘極結構108及GAA通道區域157的操作的放大圖。參照第13D圖及第13E圖所示，GAA通道區域157包括多個GAA結構158，其圍繞通道110以控制其中的電流流動。每個GAA結構158可以視為徑向閘極堆疊物(radial gate stack)，其從最外層到最內層(from the outermost layer to the innermost layer)包括閘極介電層161、功函數金屬層162及閘極電極163。可操作閘極電極163以保持跨越奈米結構通道110的電容施加電壓(capacitive applied voltage)。閘極介電層161將GAA結構158的金屬層與奈米結構通道110分開。內間隔物164將GAA結構158與磊晶源極/汲極區域170電性隔離，並防止電流從奈米結構通道110洩漏出去。
第13A圖是如第7圖所示的超晶格155與犧牲閘極結構107的放大剖面圖。當回蝕超晶格155時，超晶格155的一部分保留在奈米結構FET 118N及118P的通道區域157內，且在犧牲閘極結構107下方，並具有暴露的側壁。然後，可以在GAA通道區域157中與奈米結構層(犧牲層)122相鄰地形成內間隔物164，舉例而言，藉由移除奈米結構層(犧牲層)122的側壁部分，舉例而言，使用對奈米結構通道110具有選擇性的消耗SiGe的蝕刻劑，然後在凹入區域中沉積例如SiN的絕緣體，然後在GAA通道區域157的側壁處形成磊晶源極/汲極區域170。
第13B圖是在形成內間隔物164及磊晶源極/汲極區域170之後的GAA通道區域157的放大剖面圖，其可以從奈米結構層(通道層)121在x方向上橫 向向外(outward)生長。
第13C圖是在移除(extraction)奈米結構層(犧牲層)121並因此形成閘極開口109之後的GAA通道區域157的放大剖面圖。
第13D圖是用閘極結構108取代犧牲閘極結構107之後的GAA通道區域157的放大圖。首先，移除犧牲閘極結構107，將側壁間隔物128留在原處。然後，在多步驟製程中生長閘極結構108，以形成金屬閘極堆疊物來以取代犧牲閘極結構107。同時(simultaneously)，形成徑向閘極堆疊物以從外向內填充閘極開口109，從閘極介電層161開始，並以閘極電極163結束。隨著徑向閘極堆疊物的形成，可以延伸分隔雙層106的SiGe部分及矽部分的STI(隔離區域)103，以便在整個通道區域157中分離NMOS及PMOS裝置。
參照第13E圖，閘極介電層161的厚度可以在大約1nm及大約5nm之間。閘極介電層161可以包括氧化矽，並且可以藉由CVD、原子層沉積(ALD)、物理氣相沉積(physical vapor deposition，PVD)、電子束蒸發(e-beam evaporation)或其他合適的沉積製程形成。在一些實施例中，閘極介電層161包括高介電常數(高k，high dielectric constant，high-k)材料，其中用語「高k(high-k)」是指高介電常數。在半導體裝置結構及製造製程領域中，高k是指大於SiO2的介電常數(例如，大於3.9)的介電常數。在一些實施例中，介電層可以包括氧化矽、氮化矽及/或氮氧化矽材料，或諸如氧化鉿(hafnium oxide，HfO2)的高k介電材料。可以藉由ALD及/或其他沉積方法形成高k閘極介電質。在一些實施例中，閘極介電層可以包括單層或多個絕緣材料層。
閘極功函數金屬層162可以包括單一金屬層或金屬層堆疊物。金屬層的堆疊物可以包括具有彼此相似或不同的功函數的金屬。在一些實施例 中，閘極功函數金屬層可以包括舉例而言，鋁(aluminum，Al)、銅(copper，Cu)、鎢(tungsten，W)、鈦(titanium，Ti)、鉭(tantalum，Ta)、鈷(cobalt，Co)、金屬氮化物(metal nitrides)、金屬矽化物(metal silicide)、金屬合金(metal alloys)及/或其組合。閘極功函數金屬層可以使用合適的製程形成，諸如ALD、CVD、PVD、電鍍及其組合。在一些實施例中，閘極功函數金屬層可以具有大約2nm及大約15nm之間的厚度。
閘極電極163還可以包括閘極金屬填充層。閘極金屬填充層可以包括單一(single)金屬層或金屬層的堆疊物。金屬層的堆疊物可以包括彼此不同的金屬。在一些實施例中，閘極金屬填充層可以包括一或多種合適的導電材料或合金，諸如Ti、Al、TiN及其類似物。閘極金屬填充層可以藉由ALD、PVD、CVD或其他合適的沉積製程來形成。閘極介電層161、閘極功函數金屬層162及閘極電極163的其他材料、尺寸及形成方法均在本揭露的範圍及精神內。
如第1B圖的等角視圖及第2圖的剖面圖所示，形成閘極結構108及GAA結構158在GAA通道區域157中之後，實質上完成奈米片FET 118P及118N的結構。
在一些實施例中，半導體結構的形成方法包括形成溝槽在矽(Si)基板中。以應變矽鍺(strained silicon germanium，strained SiGe)填充溝槽，以形成矽/矽鍺雙層(Si/SiGe bi-layer)。形成黏性層(viscous layer)在Si/SiGe雙層上方。倒置(inverting)基板。接合(bonding)黏性層至載體晶圓(carrier wafer)。鬆弛(relaxing)應變SiGe，使得Si/SiGe雙層具有矽部分及應變鬆弛(strain-relaxed)SiGe部分。
在一些實施例中，形成電晶體於雙層上，其中電晶體是奈米片電 晶體(nanosheet transistor)、奈米線電晶體(nanowire transistor)、鰭式場效電晶體(fin field effect transistor，FinFET)及平面式場效電晶體(planar fin field effect transistor，planar FET)中的一者或多者(one or more)。在一些實施例中，形成電晶體包括形成超結晶(superlattice)在雙層上，且雙層具有SiGe及矽的交替層(alternating layers)。在一些實施例中，填充溝槽包括生長磊晶SiGe膜(epitaxial SiGe film)，且磊晶SiGe膜具有從大約(about)20nm至大約70nm的範圍中的厚度。在一些實施例中，所述形成方法更包括平坦化磊晶SiGe膜。在一些實施例中，鬆弛應變SiGe包括減薄(thinning)倒置(inverted)的基板。在一些實施例中，鬆弛應變SiGe更包括形成絕緣體(insulator)在介於雙層的矽部分及應變鬆弛SiGe部分之間。
在一些實施例中，半導體結構包括矽基板、絕緣層、雙層、第一電晶體的通道區域及第二電晶體的通道區域。絕緣層在矽基板中(in)。雙層在絕緣層上方(above)，且雙層包括與應變鬆弛矽鍺(SiGe)部分直接接觸(in direct contact with)的矽部分。第一電晶體的通道區域在雙層的矽部分上。第二電晶體的通道區域在雙層的應變鬆弛SiGe部分上。
在一些實施例中，絕緣層包括位於槽孔平面天線(slot-plane antenna，SPA)氧化物層上的熱氧化物(thermal oxide)層。在一些實施例中，絕緣層包括硼磷矽酸鹽玻璃(boron-phosphorosilicate glass，BPSG)、可流動式化學氣相沉積(flowable chemical vapor deposition，flowable CVD)氧化物、非晶(amorphous)氧化物、碳氮化矽(silicon carbon nitride，SiCN)、碳氮氧化矽(silicon oxy-carbon nitride，SiOCN)、氮化矽(silicon nitride，Si3N4)及六方氮化硼(hexagonal boron nitride，h-BN)中的一者或多者。在一些實施例中，雙層的該應變鬆弛SiGe 部分包括複數(plurality)層，且複數層具有不同的鍺濃度(germanium concentrations)。在一些實施例中，雙層的應變鬆弛SiGe部分具有介於大約30%至大約60%的鍺濃度。
在一些實施例中，半導體結構的形成方法包括形成雙層在基板上，雙層具有與應變鬆弛矽鍺(SiGe)部分並排(side-by-side)的矽部分。形成第一奈米結構(nanostructure)場效電晶體(field effect transistor，FET)在雙層的矽部分上。形成第二奈米結構場效電晶體在雙層的應變鬆弛SiGe部分上，且第一奈米結構FET及第二奈米結構FET中的每一個(each)包括不同材料的交替層。
在一些實施例中，形成第一奈米結構FET在雙層的矽部分上包括形成P型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)裝置的壓縮應變(compressive-strained)SiGe通道。在一些實施例中，雙層的應變鬆弛SiGe部分包括大約30%鍺，且PMOS裝置的壓縮應變SiGe通道包括大約60%鍺。在一些實施例中，雙層的應變鬆弛SiGe部分包括大約60%鍺，且PMOS裝置的壓縮應變SiGe通道包括大約30%鍺。在一些實施例中，雙層的應變鬆弛SiGe部分包括大約30%鍺，且PMOS裝置的壓縮應變SiGe通道包括大約30%鍺。在一些實施例中，形成壓縮應變SiGe通道包括形成與雙層的矽部分接觸的壓縮應變SiGe通道的最低者(lowest one)。在一些實施例中，形成第二奈米結構FET在雙層的應變鬆弛SiGe部分上包括形成N型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)裝置的拉伸應變(tensile-strained)矽通道。在一些實施例中，形成拉伸應變矽通道包括形成與雙層的應變鬆弛SiGe部分接觸的拉伸應變矽通道的最低者。
前述揭露內容概述了多個實施例的部件，使所屬技術領域中具有 通常知識者可以更佳地了解本揭露的態樣。所屬技術領域中具有通常知識者將理解的是，他們可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到與在本文中介紹的實施例相同的目的及/或達到相同的優點。所屬技術領域中具有通常知識者將亦應理解的是，這些等效的構型並未脫離本揭露的精神與範疇，且在不脫離本揭露的精神與範疇的情況下，可對本揭露進行各種改變、取代或替代。
102a,102b:基板
103:隔離區域
106:雙層
112:改質絕緣層上覆矽結構
506:第一氧化物層
510:第二氧化物層
516:鬆弛SiGe

Claims (9)

  1. 一種半導體結構的形成方法，包括：形成一溝槽在矽(Si)基板中；以一應變矽鍺(SiGe)填充該溝槽，以形成一矽/矽鍺雙層；形成一黏性層在該矽/矽鍺雙層上方；倒置該矽基板；接合該黏性層至一載體晶圓；以及鬆弛該應變矽鍺，使得該矽/矽鍺雙層具有一矽部分及一應變鬆弛矽鍺部分。
  2. 如請求項1所述的形成方法，更包括形成一超結晶在該矽/矽鍺雙層上，且該矽/矽鍺雙層具有矽鍺及矽的交替層。
  3. 如請求項1所述的形成方法，其中填充該溝槽包括生長一磊晶矽鍺膜，且該磊晶矽鍺膜具有從大約20nm至大約70nm的範圍中的厚度。
  4. 如請求項1所述的形成方法，其中鬆弛該應變矽鍺包括減薄倒置的該矽基板。
  5. 如請求項4所述的形成方法，其中鬆弛該應變矽鍺更包括形成一絕緣體在介於該矽/矽鍺雙層的該矽部分及該應變鬆弛矽鍺部分之間。
  6. 一種半導體結構，包括：一矽基板；一絕緣層，在該矽基板中；一雙層，在該絕緣層上方，且該雙層包括與一應變鬆弛矽鍺部分直接接觸的一矽部分；一第一電晶體的一通道區域，在該雙層的該矽部分上；以及 一第二電晶體的一通道區域，在該雙層的該應變鬆弛矽鍺部分上，其中，該雙層的該應變鬆弛矽鍺部分包括複數層，且該複數層具有不同的鍺濃度。
  7. 如請求項6所述的半導體結構，其中該雙層的該應變鬆弛矽鍺部分具有介於大約30%至大約60%的鍺濃度。
  8. 一種半導體結構的形成方法，包括：形成一雙層在一基板上，該雙層具有與一應變鬆弛矽鍺部分並排的一矽部分；形成一第一奈米結構場效電晶體(FET)在該雙層的該矽部分上；以及形成一第二奈米結構場效電晶體在該雙層的該應變鬆弛矽鍺部分上，且該第一奈米結構場效電晶體及該第二奈米結構場效電晶體中的每一個包括不同材料的交替層，其中，該雙層的該應變鬆弛矽鍺部分包括複數層，且該複數層具有不同的鍺濃度。
  9. 如請求項8所述的形成方法，其中形成該第一奈米結構場效電晶體在該雙層的該矽部分上包括形成一P型金屬氧化物半導體(PMOS)裝置的一壓縮應變矽鍺通道，且其中形成該第二奈米結構場效電晶體在該雙層的該應變鬆弛矽鍺部分上包括形成一N型金屬氧化物半導體(NMOS)裝置的一拉伸應變矽通道。
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