TW201541638A - 高性能鰭式場效電晶體 - Google Patents

Abstract

本公開涉及高性能的鰭式場效電晶體。公開了一種FinFET，其具有多個第一鰭、多個第二鰭和多個第三鰭，其中閘極結構以及源極區和汲極區形成在這些鰭上，使得PMOS電晶體形成在多個第一鰭上，NMOS電晶體形成在多個第二鰭上，並且PMOS電晶體形成在多個第三鰭上。在一個實施例中，該多個第一鰭和多個第二鰭由應變矽製成；並且該多個第三鰭由具有比應變矽更高的電洞遷移率的材料例如鍺或矽鍺製成。在第二實施例中，該多個第一鰭由矽製成，該多個第二鰭由應變矽、鍺或III-V族化合物製成；並且該多個第三鰭由鍺或矽鍺製成。

Description

高性能鰭式場效電晶體

本申請涉及半導體器件例如FinFET(鰭式場效電晶體)(又稱作三柵電晶體)。

傳統場效電晶體(FET)為基本平面型器件，具有跨例如單晶矽的半導體的表面而延伸的閘極結構，以及在閘極兩側上的半導體中的摻雜的源極區和汲極區。閘極通過例如氧化矽的薄層絕緣體與半導體絕緣。施加到閘極的電壓，控制在閘極下半導體中的、延伸於摻雜的源極區和汲極區之間的未摻雜的通道中的電流流動。

FET的開關速度取決於在源極區和汲極區之間的電流流動量。電流流動取決於閘極的寬度，其中寬度是通道中垂直於電流流動方向的方向。隨著對應用在通信和電腦設備中的更高速度電晶體的不斷需求，在製造具有更寬閘極的電晶體器件存有持續的興趣。

已經發展了FinFET以獲得更大的閘極寬度。鰭是立在邊緣上的半導體材料的薄段，從而可獲得用於形成閘極結構的多個表面。鰭具有彼此相對的且通常關於縱向均分鰭的中心面對稱的第一主面和第二主面。這些主面通常示意為平行的，例如在通過引用被包含在本申請中的USP 7,612,405 B2或者公開號US2008/0128797 A1中的那樣；但是工藝的局限通常導致表面從鰭的頂部至底部向外傾斜，導致鰭的截面是梯形形狀。在某些情形中，兩個主面在頂部相交。在某些實施例中，在每個鰭的每個表面上可以設置單獨的閘極結構。在另外的實施例中，所有的表面具有共同的閘極結構。

摻雜的源極區和汲極區位於閘極的相對側上。如同 在平面型FET中，施加到閘極的電壓，控制在閘極下半導體中的、延伸於摻雜的源極區和汲極區之間的未摻雜的通道中的電流流動。

關於FinFET的更多細節可以在N.H.E.Weste和 D.Harris的CMOS VLSI Design(Pearson,3^rded.,2005)的第137-138頁找到，其通過引用被包含在本申請中。

儘管從矽FinFET可獲得增加了的速度，但仍然需要 更快的操作。這通過在鰭中使用應變矽代替NMOS器件的矽和PMOS器件的鍺或矽鍺(SiGe)獲得。然而，鍺和SiGe的帶隙比矽小，結果是由這些材料形成的PMOS器件具有明顯更高的洩漏電流(Iboff)。高的洩漏電流不僅增加靜態洩漏，而且產生其中形成有PMOS電晶體的半導體晶片的過度加熱。這在使用大量PMOS電晶體的電路例如靜態隨機存取記憶體(SRAM)電路中尤其困擾。

本發明是一種降低FinFET中功率損耗的積體電路以及一種製造該電路的方法。

本發明的示例性FinFET包括多個第一鰭、多個第二鰭和多個第三鰭，FinFET具有形成在鰭上的閘極結構以及源極區和汲極區，使得PMOS電晶體形成在多個第一鰭上，NMOS電晶體形成在多個第二鰭上，以及PMOS電晶體形成在多個第三鰭上。在一個實施例中，多個第一鰭和多個第二鰭由應變矽製成；並且多個第三鰭由具有比應變矽更高的電洞遷移率的材料例如鍺或矽鍺製成。在第二實施例中，多個第一鰭由矽製成，多個第二鰭由應變矽、鍺或III-V族化合物製成；並且多個第三鰭由具有比應變矽更高的電洞遷移率的材料例如鍺或矽鍺製成。

形成FinFET的鰭有多種方法。示例性地，通過在鰭 上形成閘極結構，接著使用N型摻雜劑的離子注入來形成NMOS電晶體的源極區和汲極區，並且使用P型摻雜劑的離子注入來形成PMOS電晶體的源極區和汲極區，從而在鰭上形成電晶體。

已經發現，形成在應變矽鰭上的PMOS電晶體的洩 漏電流與形成在鍺或SiGe鰭上的相似PMOS電晶體的洩漏電流的十五分之一(1/15)同樣低、甚至更低。這種PMOS電晶體的一種應用是在例如那些用於存儲對現場可程式設計閘陣列(FPGA)的開關電路以及邏輯元件進行程式設計的配置位元的靜態RAM單元中。在當前技術中，這種配置記憶體可能包括數百萬的靜態RAM單元。

在優選的實施例中可以實施大量的變形。

100‧‧‧鰭式場效電晶體

110‧‧‧矽基板

120‧‧‧矽鍺應變鬆弛阻礙物

130‧‧‧第一應變矽鰭

140‧‧‧第二應變矽鰭

150‧‧‧第三鰭

162‧‧‧主面

164‧‧‧主面

170‧‧‧閘極

180‧‧‧源極

190‧‧‧汲極

200‧‧‧鰭式場效電晶體

210‧‧‧矽基板

220‧‧‧應變鬆弛阻礙物

222‧‧‧第一部分

224‧‧‧第二部分

230‧‧‧第一矽鰭

240‧‧‧第二矽鰭

250‧‧‧第三鰭

262‧‧‧主面

264‧‧‧主面

270‧‧‧閘極

280‧‧‧源極

290‧‧‧汲極

310‧‧‧RAM

320‧‧‧RAM的一個單元

321‧‧‧PMOS電晶體

322‧‧‧NMOS電晶體

323‧‧‧PMOS電晶體

324‧‧‧NMOS電晶體

325‧‧‧NMOS傳輸電晶體

326‧‧‧NMOS傳輸電晶體

410‧‧‧步驟

420‧‧‧步驟

430‧‧‧步驟

440‧‧‧步驟

450‧‧‧步驟

460‧‧‧步驟

鑒於下面的詳細描述，本發明的這些以及其他目的和優點對於本領域技術人員會是明顯的，其中：第一圖是本發明的第一示例性實施例的立體圖；第二圖是本發明的第二示例性實施例的立體圖；第三圖是描述現場可程式設計閘陣列和它的配置記憶體的示意圖；第四圖是描述本發明的方法的示例性實施例的流程圖；以及第五圖是描述各種半導體材料的電子和電洞遷移率的圖。

第一圖是本發明的第一示例性實施例FinFET 100的截面圖。FinFET 100包括矽基板110、形成在矽基板110上的矽鍺應變鬆弛阻礙物120、形成在應變鬆弛阻礙物120上的多個第一應 變矽鰭130，形成在應變鬆弛阻礙物120上的多個第二應變矽鰭140以及形成在應變鬆弛阻礙物120上並且由電洞遷移率比應變矽的大的半導體材料製成的多個第三鰭150。示例性地，該半導體材料是鍺或矽鍺。每個鰭具有兩個主面162、164。閘極結構170以及源極區和汲極區180、190形成在鰭130、140和150的表面上，使得PMOS電晶體形成在鰭130上，NMOS電晶體形成在鰭140上，以及PMOS電晶體形成在鰭150上。

第二圖是本發明的第二示例性實施例FinFET 200的 截面。FinFET 200包括矽基板210、形成在基板210的部分上的應變鬆弛阻礙物220、形成在襯底210上的多個第一矽鰭230、形成在應變鬆弛阻礙物220的第一部分222上的多個第二應變矽、鍺或III-V族化合物例如InGaAs的鰭240、以及形成在應變鬆弛阻礙物220的第二部分224上的由電洞遷移率比應變矽的大的半導體材料製成的多個第三鰭250。示例性地，半導體材料是鍺或矽鍺。每個鰭具有兩個主面262、264。閘極結構270以及源極區和汲極區280、290形成在鰭230、240和250的表面上，使得PMOS電晶體形成在鰭230上，NMOS電晶體形成在鰭240上，以及PMOS電晶體形成在鰭250上。

已經發現，形成在應變矽鰭上的PMOS電晶體的洩 漏電流，與形成在鍺或SiGe鰭上的相似PMOS電晶體的洩漏電流的十五分之一(1/15)同樣低、甚至更低。這種PMOS電晶體的一種應用是在例如用於存儲配置FPGA的配置位元的六電晶體靜態RAM單元中。第三圖是描述FPGA 300、它的配置RAM 310以及該配置RAM的一個單元320的示意圖。如第三圖所示，該單元包括鎖存器(latch)，該鎖存器具有：與第二對串聯連接的PMOS和NMOS電晶體323、324交叉耦合的第一對串聯連接的PMOS和NMOS電晶體321、322，以及用於將鎖存器連接到位線bit和bit_b的NMOS傳輸電晶體325、326。由於當今技術中的配置RAM可能包括數百萬的靜態RAM單元，所以應用在這種單元中的PMOS電晶體的洩漏電流的明顯下降具有很大的價值。對於一些 FPGA產品，靜態功率需求的降低達約百分之三十(30%)；並且總功耗需求的降低達約百分之十(10%)。

有利地，本發明的FinFET的NMOS電晶體可以用作配置RAM 310的靜態RAM單元中的NMOS電晶體。

形成FinFET的鰭有很多種方法。其中的幾種中，從塊材料形成鰭，使用傳統的光刻方法去除不需要的材料並留下在基板上的邊緣上立著的多個鰭的最終形狀。通常基板是例如矽的半導體材料的晶圓；並且在今天的科技中，晶片可能達到12英寸(300毫米)直徑。

第四圖是用於製造第一圖所示的FinFET電晶體的流程圖。方法以步驟410開始，其中在基板底上的矽鍺應變鬆弛阻礙物上形成多個鰭。用於製造這種結構的步驟在本領域中是公知的。在步驟420，在基本垂直於鰭的脊和谷的方向上形成跨鰭而延伸的閘極結構。用於形成這種閘極結構的方法是熟知的。在步驟430，在PMOS電晶體130和150將要設置的FinFET的部分之上形成第一光罩(mask)。接著在步驟440，通過例如砷的N型摻雜劑的離子注入來在沒有被第一光罩保護的閘極的側上的鰭的主面上形成N型源極和汲極區，從而形成NMOS電晶體140。接著去除第一光罩並且在步驟450，在其中剛剛形成N型源極和汲極區的FinFET的部分上形成第二光罩。接著在步驟460，通過例如硼的P型摻雜劑的離子注入來在沒有被第二光罩保護的閘極的側上的鰭的主面上形成P型源極和汲極區，從而形成PMOS電晶體130、150。第二光罩接著被去除。

在本發明的精神和範圍之內可以實施大量的變形，這對於本領域技術人員而言將是顯而易見的。例如，可以在本發明的實施中使用大量的半導體材料。第五圖是描述針對矽、鍺和各種III-V族化合物的電子和電洞遷移率與帶隙之間關係的圖。這些材料包括可以在本發明的實施中使用的、具有電洞遷移率比矽的大的化合物，例如銻化鎵(GaSb)和銻化銦(InSb)。這些材料也包括可以在本發明的實施中使用的、具有電子遷移率比矽的大 的化合物，例如GaSb、InSb、砷化銦(InAs)和銦鎵砷(InGaAs)。 也可以使用許多其他沒有在圖中標明但是在本領域熟知的III-V族化合物。儘管描述了一種形成FinFET的方法，但也可以使用其他的方法；並且也可以實施這些方法中的大量變形。可以使用不同的材料作為帽層(cap layer)、光罩層等；並且可以使用各種各樣的刻蝕劑和刻蝕方法以去除這些材料。

100‧‧‧鰭式場效電晶體

110‧‧‧矽基板

120‧‧‧矽鍺應變鬆弛阻礙物

130‧‧‧第一應變矽鰭

140‧‧‧第二應變矽鰭

150‧‧‧第三鰭

162‧‧‧主面

164‧‧‧主面

170‧‧‧閘極

180‧‧‧源極

190‧‧‧汲極

Claims (20)

1. 一種鰭式場效電晶體(FinFET)，包括：至少一第一鰭，具有相對的第一主面和第二主面，並且由第一半導體材料製成；至少一第一PMOS電晶體，形成在所述第一鰭的所述第一主面和所述第二主面上；至少一第二鰭，具有相對的第三主面和第四主面，並且由所述第一半導體材料製成；至少一第一NMOS電晶體，形成在所述第二鰭的所述第三主面和所述第四主面上；至少一第三鰭，具有第五主面和第六主面，並且由第二半導體材料製成，所述第二半導體材料具有比應變矽的電洞遷移率更大的電洞遷移率；以及至少一第二PMOS電晶體，形成在所述第三鰭的所述第五主面和所述第六主面上。
2. 如申請專利範圍第1項所述的FinFET，其中所述第一半導體材料是應變矽。
3. 如申請專利範圍第2項所述的FinFET，其中所述第一鰭、所述第二鰭和所述第三鰭形成於在矽基板上形成的矽鍺應變鬆弛阻礙物上。
4. 如申請專利範圍第2項所述的FinFET，其中所述具有比應變矽的電洞遷移率更大的電洞遷移率的半導體材料是鍺或矽鍺。
5. 如申請專利範圍第2項所述的FinFET，其中所述具有比應變矽的電洞遷移率更大的電洞遷移率的半導體材料是III-V族化合物。
6. 如申請專利範圍第5項所述的FinFET，其中所述III-V族化合物是銻化銦或銻化鎵。
7. 如申請專利範圍第1項所述的FinFET，其中所述相對的第一主面和第二主面基本平行，所述相對的第三主面和第四主面基本平行，以及所述相對的第五主面和第六主面基本平行。
8. 如申請專利範圍第1項所述的FinFET，包括多個第一鰭、 多個第二鰭和多個第三鰭。
9. 一種鰭式場效電晶體(FinFET)，包括：一矽基板；至少一第一矽鰭，形成在所述矽襯底上，所述鰭具有相對的第一主面和第二主面；至少一第一MOS電晶體，形成在所述第一鰭的所述第一主面和所述第二主面上；一矽鍺應變鬆弛阻礙物，形成在其中不形成所述第一鰭的矽基板上；至少一第二鰭，形成在所述應變鬆弛阻礙物上，所述第二鰭具有相對的第三主面和第四主面並且由具有比矽的電子遷移率更大的電子遷移率的第一半導體材料製成；至少一NMOS電晶體，形成在所述第二鰭的所述第三主面和所述第四主面上；至少一第三鰭，形成在所述應變鬆弛阻礙物上，所述第三鰭具有相對的第五主面和第六主面並且由具有比矽的電洞遷移率更大的電洞遷移率的第二半導體材料製成；以及至少一PMOS電晶體，形成在所述第三鰭的所述第五主面和所述第六主面上。
10. 如申請專利範圍第9項所述的FinFET，其中所述具有比應變矽的電子遷移率更大的電子遷移率的的第一半導體材料是鍺、矽鍺、或III-V族化合物。
11. 如申請專利範圍第9項所述的FinFET，其中所述具有比矽的電洞遷移率更大的電洞遷移率的第二半導體材料是鍺、矽鍺、或III-V族化合物。
12. 如申請專利範圍第9項所述的FinFET，其中所述第一MOS電晶體是PMOS電晶體。
13. 如申請專利範圍第9項所述的FinFET，其中所述第一MOS電晶體是NMOS電晶體。
14. 如申請專利範圍第9項所述的FinFET，包括多個第一鰭、多個第二鰭和多個第三鰭。
15. 一種用於形成鰭式場效電晶體(FinFET)結構的方法， 包括：形成第一半導體材料的多個第一薄段，每個段具有相對的第一主面和第二主面；形成第二半導體材料的多個第二薄段，每個段具有相對的第三主面和第四主面；在所述薄段上形成閘極；在所述第一半導體材料的多個第一薄段的一些中注入第一導電類型的離子；以及在所述第二半導體材料的多個第二薄段中以及在其中沒有注入第一導電類型離子的第一半導體材料的至少一個薄段中，注入第二導電類型的離子。
16. 如申請專利範圍第15項所述的方法，其中所述第一半導體材料具有與所述第二半導體材料的電子遷移率不同的電子遷移率。
17. 如申請專利範圍第15項所述的方法，其中所述第一半導體材料是應力矽，並且所述第二半導體材料是具有比矽的電洞遷移率更大的電洞遷移率的鍺、矽鍺、或III-V族化合物。
18. 如申請專利範圍第17項所述的方法，其中所述III-V族化合物是銻化銦或銻化鎵。
19. 如申請專利範圍第15項所述的方法，其中所述第一導電類型是N型導電性並且所述第二導電類型是P型導電性。
20. 如申請專利範圍第15項所述的方法，其中所述多個第一薄段和所述多個第二薄段形成於在一矽基板上形成的一矽鍺應變鬆弛阻礙物上。