KR20130116140A - ＦｉｎＦＥＴ들을 위한 장치 - Google Patents

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KR20130116140A
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Abstract

FinFET는 기판에 형성된 분리 영역 및 기판에 형성된 리버스 T-형상의 핀(reverse T-shaped fin)을 포함하고, 상기 리버스 T-형상의 핀의 하위 부분은 상기 분리 영역에 의해 둘러싸이고, 상기 리버스 T-형상의 핀의 상위 부분은 분리 영역의 상부 표면 위로 돌출한다. FinFET는 추가로 리버스 T-형상의 핀의 채널을 감싸는 게이트 전극을 포함한다.

Description

ＦｉｎＦＥＴ들을 위한 장치{APPARATUS FOR FINFETS}
본 발명은 ＦｉｎＦＥＴ들을 위한 장치에 대한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 레지스터들, 커패시터들 등)의 집적 밀도에 있어서 계속되는 개선들로 인해 빠른 성장을 경험해 왔다. 대부분, 집적 밀도의 이러한 개선은 최소 피터 크기의 반복되는 감소들에 기인하며, 이는 더 많은 컴포넌트들이 주어진 영역내로 집적되는 것을 허용한다. 그러나 더 작은 피처 크기는 더 많은 누설 전류를 야기할 수 있다. 훨씬 더 작은 전자 디바이스들에 대한 수요가 현재 높아지고 있기 때문에, 반도체 디바이스들의 누설 전류를 감소시킬 요구가 성장하고 있다.
CMOS(complementary metal oxide semiconductor) 전계 트랜지스터(FET)에서, 활성 영역들은 드레인, 소스, 드레인과 소스 사이에 연결되는 채널 영역, 및 채널 영역의 온 및 오프 상태를 제어하기 위한 채널의 상부 상의 게이트를 포함한다. 게이트 전압이 임계 전압을 초과할 때, 도전 채널은 드레인과 소스 사이에서 설정된다. 그 결과, 전자들 또는 홀들은 드레인과 소스 사이에서 이동하도록 허용된다. 한편, 게이트 전압이 임계 전압 미만일 때, 이상적으로, 채널은 차단(cut off)되고 드레인과 소스 사이에서 흐르는 전자들 또는 정공들이 존재하지 않는다. 그러나 반도체 디바이스들이 계속 수축함에 따라, 단채널 누설 효과로 인해, 게이트는 채널 영역, 특히 게이트로부터 멀리 떨어진 채널 영역의 일부를 완전히 제어할 수 없다. 결과적으로, 반도체 디바이스들이 깊이 서브-30 나노미터 치수들로 스케일링된 이후, 종래의 평면 트랜지스터들의 대응하는 짧은 게이트 길이는 게이트의 무능(inability)을 야기하여 채널 영역을 실질적으로 턴오프할 수 있다.
반도체 기술들이 진화함에 따라, FinFET(fin field effect transistor)들은 반도체 디바이스에서 누설 전류를 추가로 감소시키기 위한 유효한 대안으로서 출현하고 있다. FinFET에서, 드레인, 채널 영역 및 소스를 포함하는 활성 영역은 FinFET가 위치되는 반도체 기판의 표면으로부터 돌출한다. 핀(fin)과 같은 FinFET의 활성 영역은 단면도로부터 직사각형 형상이다. 또한, FinFET의 게이트 구조는 활성 영역을 뒤집힌 U 같이 3개의 측면들로 감싼다. 그 결과, 채널의 게이트 구조의 제어는 더 강하게 된다. 종래의 평탄한 트랜지스터들의 단채널 누설 효과는 감소되었다. 그럼으로써, FinFET가 턴오프될 때, 게이트 구조는 누설 전류를 감소시키도록 채널을 더 잘 제어할 수 있다.
본 발명은 기판에 형성된 분리 영역; 상기 기판에 형성된 리버스 T-형상의 핀(reverse T-shaped fin)으로서, 상기 리버스 T-형상의 핀의 하위 부분은 상기 분리 영역에 의해 둘러싸이고, 상기 리버스 T-형상의 핀의 상위 부분은 상기 분리 영역의 상부 표면 위로 돌출하고, 상기 리버스 T-형상의 핀은, 상기 제 1 드레인/소스 영역과 제 2 드레인/소스 영역 사이에 연결된 채널을 포함하는, 상기 리버스 T-형상의 핀; 및 상기 리버스 T-형상의 핀의 채널을 감싸는 게이트 전극을 포함하는 장치를 제공한다.
또한, 본 발명은 기판에 형성된 분리 영역, 제 1 핀 구조로서, 상기 기판에 형성된 제 1의 2-스테이지 핀으로서, 제 1의 2-스테이지 핀의 하위 부분은 상기 분리 영역에 의해 둘러싸이고, 상기 제 1의 2-스테이지 핀의 상위 부분은 상기 분리 영역의 상부 표면 위로 돌출하고, 상기 제 1의 2-스테이지 핀은 제 1 드레인/소스 영역과 제 2 드레인/소스 영역 사이에 연결된 제 1 채널을 포함하는, 상기 제 1의 2-스테이지 핀; 상기 제 1의 2-스테이지 핀의 제 1 채널을 감싸는 제 1 게이트 전극을 포함하는, 상기 제 1 핀 구조; 및 제 2 핀 구조를 포함하고, 상기 제 2 핀 구조는, 상기 기판에 형성된 제 2의 2-스테이지 핀으로서, 제 2의 2-스테이지 핀의 하위 부분은 상기 분리 영역에 의해 둘러싸이고, 상기 제 2의 2-스테이지 핀의 상위 부분은 상기 분리 영역의 상부 표면 위로 돌출하고, 상기 제 2의 2-스테이지 핀은 제 3 드레인/소스 영역과 제 4 드레인/소스 영역 사이에 연결된 제 2 채널을 포함하는, 상기 제 2의 2-스테이지 핀; 및 상기 제 2의 2-스테이지 핀의 제 2 채널을 감싸는 제 2 게이트 전극을 포함하는 디바이스를 제공한다.
또한, 본 발명은 제 1 인버터로서, 2-스테이지 핀 구조를 갖는 제 1의 p-형 트랜지스터(PU); 및 상기 2-스테이지 핀 구조를 갖는 제 1의 n-형 트랜지스터(PD)를 포함하고, 상기 제 1 PU는 상기 제 1 PD와 직렬로 연결되는, 상기 제 1 인버터; 상기 제 1 인버터와 교차-결합되는 제 2 인버터로서, 상기 2-스테이지 핀 구조를 갖는 제 2 PU; 및 상기 2-스테이지 핀 구조를 갖는 제 2 PD를 포함하고, 상기 제 2 PU는 상기 제 2 PD와 직렬로 연결되는, 상기 제 2 인버터; 상기 2-스테이지 핀 구조를 갖는 제 1 패스-게이트 트랜지스터로서, 상기 제 1 패스-게이트 트랜지스터는 상기 제 1 인버터와 제 1 비트 라인 사이에 결합되는, 상기 제 1 패스-게이트 트랜지스터; 및 상기 2-스테이지 핀 구조를 갖는 제 2 패스-게이트 트랜지스터로서, 상기 제 2 패스-게이트 트랜지스터는 상기 제 2 인버터와 제 2 비트 라인 사이에 결합되는, 상기 제 2 패스-게이트 트랜지스터를 포함하는 메모리 셀을 제공한다.
본 개시 및 그 이점들의 보다 완전한 이해를 위해, 이제 첨부 도면들과 함께 이루어지는 이하의 설명들에 대한 참조가 이루어진다.
도 1은 일 실시예에 따라 리버스 T-형상의 채널 영역을 갖는 FinFET들의 채널 영역들의 단면도를 예시한다.
도 2는 다른 실시예에 따라 리버스 T-형상의 핀을 갖는 FinFET들의 채널 영역들의 단면도를 예시한다.
도 3 내지 8은 일 실시예에 따라 리버스 T-형상의 핀을 갖는 FinFET을 제조하는 방법을 예시한다.
도 3은 일 실시예에 따라 반도체 기판 위에 형성된 마스크층을 예시한다.
도 4는 에칭 프로세스가 반도체 디바이스에 적용된 이후 도 3에 도시된 반도체 디바이스를 예시한다.
도 5는 마스크 층이 제거된 이후 도 4에서 도시된 반도체 디바이스를 예시한다.
도 6은 일 실시예에 따라 제 2 마스크층이 적용된 이후 도 5에서 도시되는 반도체 디바이스를 예시한다.
도 7a는 일 실시예에 따라 에칭 프로세스가 적용된 이후 도 6에서 도시된 반도체 디바이스를 예시한다.
도 7b는 일 실시예에 따라 도 7a에서 도시된 리세스를 제조하기 위한 상이한 방법의 제 1 단계를 예시한다.
도 7c는 일 실시예에 따라 도 7a에서 도시된 리세스를 제조하기 위한 상이한 방법의 제 2 단계를 예시하는 도면.
일 실시예에 따라 유전 재료가 2개의 인접한 핀들 사이의 개구들을 충전한 이후 도 7a에서 도시된 반도체 디바이스를 예시한다.
도 9는 일 실시예에 따라 반도체 디바이스의 상면도 및 단면도를 예시한다.
도 10은 일 실시예에 따라 리버스 T-형상의 핀을 갖는 FinFET들의 드레인/소스 영역들의 단면도를 예시한다.
도 11은 다른 실시예에 따라 FinFET들의 채널 영역의 상면도 및 단면도를 예시한다.
도 12는 일 실시예에 따라 핀 구조의 제 2 스테이지 상에 2개의 핀 라인들을 갖는 FinFET들의 드레인/소스 영역들의 단면도를 예시한다.
도 13은 다른 실시예에 따라 FinFET들의 채널 영역들의 단면도를 예시한다.
도 14는 일 실시예에 따라 도 13에 도시된 FinFET들의 드레인/소스 영역들의 단면도를 예시한다.
도 15는 다른 실시예에 따라 FinFET들의 채널 영역들의 단면도를 예시한다.
도 16은 도 15에서 도시된 FinFET들의 드레인/소스 영역들의 단면도를 예시한다.
도 17은 다른 실시예에 따라 FinFET들의 채널 영역들의 단면도를 예시한다.
도 18은 일 실시예에 따라 도 17에서 도시된 FinFET들의 드레인/소스 영역들의 단면도를 예시한다.
도 19는 일 실시예에 따라 6T SRAM 셀의 회로도를 예시한다.
도 20은 일 실시예에 따라 도 19의 SRAM 셀에 대한 레이아웃 도면을 예시한다.
도 21은 일 실시예에 따라 SRAM 셀의 다른 단면도를 예시한다.
도 22는 일 실시예에 따라 SRAM 셀의 드레인/소스 영역들의 단면도를 예시한다.
도 23은 다른 실시예에 따라 SRAM 셀의 상면도 및 단면도를 예시한다.
도 24는 일 실시예에 따라 SRAM 셀의 다른 단면도를 예시한다.
도 25는 일 실시예에 따라 SRAM 셀의 드레인/소스 영역들의 단면도를 예시한다.
상이한 도면들에서 대응하는 번호들 및 기호들은 일반적으로, 달리 표시되지 않는 한 대응하는 부분들을 지칭한다. 도면들은 다양한 실시예들의 관련된 양상들을 명확히 예시하기 위해 그려졌으며, 반드시 제 크기대로 그려진 것은 아니다.
본 실시예들의 제조 및 이용은 아래에서 상세히 논의된다. 그러나 본 개시는 매우 다양한 특정한 맥락들에서 구현될 수 있는 다수의 응용 가능한 진보적인 개념들을 제공한다는 것을 인지해야 한다. 논의되는 특정한 실시예들은 본 개시의 실시예들을 제조 및 이용하기 위한 단순히 예시적인 특정한 방식들이며, 본 개시의 범위를 제한하지 않는다.
본 개시는 특정한 맥락, 즉 리버스 T-형상의 채널 영역을 갖는 FinFET(fin field effect transistor)의 실시예들에 관하여 기술될 것이다. 그러나 본 개시의 실시예들은 또한 다양한 반도체 디바이스들에 적용될 수 있다. 그러나 다양한 실시예들은 첨부 도면들을 참조하여 상세히 설명될 것이다.
도 1은 일 실시예에 따라 리버스 T-형상의 채널 영역을 갖는 FinFET들의 채널 영역들의 단면도를 예시한다. 반도체 디바이스(100)는 기판(102) 위에 형성된 4개의 FinFET들을 포함할 수 있다. 기판(102)은 실리콘 기판일 수 있다. 대안적으로, 기판(102)은 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 인듐 인화물 등과 같은 화합물 반도체 재료들과 같은 다른 반도체 재료들을 포함할 수 있다. 일 실시예에 따라, 기판(102)은 크리스탈 기판일 수 있다. 다른 실시예에 따라, 기판(102)은 SOI(silicon-on-insulator) 기판일 수 있다.
도 1에서 도시된 각각의 FinFET는 채널 영역의 단면도로부터 리버스 T 형상으로 이루어진다. 보다 구체적으로, 도 1에서 도시된 바와 같이, 각각의 리버스 T-형상의 핀은 하위 직사각형(예를 들어, 하위 직사각형들(112, 114, 116 및 118)의 상부 상에 적층된 상위 직사각형(예를 들어, 상위 직사각형들(122, 124, 126, 128)을 포함한다.
상위 직사각형의 폭은 W1로서 라벨링되고 하위 직사각형의 폭은 W2로서 라벨링된다. W1 및 W2의 실제 치수들은 이용되는 반도체 프로세스의 설계 규칙들 및 스케일(scale)에 의해 결정된다. 일 실시예에 따라, W2 대 W1의 비율은 1.5 이상일 수 있다. 더 넓은 하위 직사각형이 갖는 하나의 유리한 특징은, 하위 직사각형의 더 넓은 폭이 웰 저항(well resistance)을 감소시키는데 도움을 주기 때문에 FinFET의 웰 저항이 개선된다는 것이다.
일 실시예에 따라, 더 나은 트랜지스터 임계치 튜닝(transistor threshold tuning), 펀치-쓰루 방지(anti-punch through) 및 웰 분리를 달성하기 위해, 상위 직사각형(예를 들어, 직사각형 122)의 상위 부분 및 하위 직사각형(예를 들어, 직사각형(112))의 상위 부분은 상이한 도핑 농도들을 가질 수 있다. 예를 들어, 직사각형(112)의 상위 부분은 직사각형(122)의 상위 부분보다 더 높은 도핑 농도를 가질 수 있다.
도 1에서 도시되는 바와 같이, 리버스 T-형상의 핀들은 분리 영역(106)에 의해 부분적으로 둘러싸인다. 보다 구체적으로, 하위 직사각형들(예를 들어, 하위 직사각형(112))은 분리 영역(106)에 매립된다. 일 실시예에 따라, 분리 영역(106)은 STR(shallow trench isolation) 구조를 이용함으로써 구현될 수 있다.
STI 구조들(예를 들어, 분리 영역(106))은 포토리소그라피 및 에칭 프로세스들을 포함하는 적합한 기법들을 이용함으로써 제조될 수 있다. 특히, 포토리소그라피 및 에칭 프로세스들은 기판(102) 위에 포토레지스트와 같은 공통으로 사용되는 마스크 재료를 증착하고, 패턴에 따라 기판(102)을 에칭하는 것을 포함할 수 있다. 이 방식으로, 복수의 개구들은 결과로서 형성될 수 있다. 그 다음, 개구들은 STI 구조들(예를 들어, 분리 영역(106))을 형성하기 위해 유전체 재료들로 충전된다. 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 프로세스는 그 후 유전체 재료들의 초과 부분들을 제거하기 위해 수행되고 남은 부분들은 분리 영역(106)이다.
리버스 T-형상의 핀이 갖는 유리한 특징은 리버스 T-형상의 핀은 그의 대응하는 접촉 플러그들에 대해 더 큰 랜딩 영역(landing area)을 제공한다. 그 결과, 접촉 저항은 감소될 수 있다. 이러한 감소된 접촉 저항은 리버스 T-형상의 핀을 갖는 FinFET의 속도 및 기능을 개선하는데 도움을 준다.
도 2는 다른 실시예에 따라 리버스 T-형상의 핀을 갖는 FinFET들의 채널 영역들의 단면도를 예시한다. 반도체 디바이스(150)의 구조는 핀이 2개의 사다리꼴 영역들에 의해 형성된다는 점을 제외하고 도 1에 도시된 반도체 디바이스(100)의 구조와 유사하다. 채널 영역들의 단면도는 각각의 핀이 하위 사다리꼴 영역(예를 들어, 162, 164, 166 및 168) 상에 적층되는 상위 사다리꼴 영역(예를 들어, 152, 154, 156 및 158)을 포함한다는 것을 도시한다. 일 실시예에 따라, 상위 사다리꼴 영역들(예를 들어, 상위 사다리꼴 영역(152))의 하위 내각은 약 84도 내지 약 90도의 범위에 있다. 마찬가지로, 하위 사다리꼴 영역들(예를 들어, 하위 사다리꼴 영역(162))의 하위 내각은 약 60도 내지 약 84도의 범위에 있다.
도 2에서 도시된 핀 형상은 단지 일 예라는 것에 주의해야 하며, 이 예는 청구항들의 범위를 부당하게 제한하지 않아야 한다. 당업자는 다수의 변동들, 대안들, 및 변형들을 인지할 것이다. 예를 들어, 처리 및 동작 변동들로 인해, 상위 부분 또는 하위 부분 둘 중 하나는 사다리꼴 또는 직사각형과 유사한 형상으로 이루어질 수 있다. 당업자는 형상면에서 작은 변동들을 갖는 핀 구조가 완전히 본 개시의 범위 내에 포함되도록 의도된다는 것을 인지할 것이다.
도 3 내지 도 8은 일 실시예에 따라 리버스 T-형상의 핀을 갖는 FinFET을 제조하는 방법을 예시한다. 도 3은 일 실시예에 따라 반도체 기판 위에 형성된 마스크 층을 예시한다. 마스크 층(302)은 포토레지스트 재료로 이루어질 수 있다. 포토레지스트 재료들이 스핀 코팅(spin coating) 등과 같은 적합한 기법들을 이용하여 기판(102) 위에 증착된다. 도 3에서 도시되는 바와 같이, 마스크 층(302)은 제 1 핀 프로파일에 따라 패터닝된다. 도 1을 다시 참조하면, 제 1 핀 프로파일은 도 1에서 도시된 핀 구조의 하위 부분(예를 들어, 하위 직사각형(112))의 수평 크기를 정의하는데 이용된다.
마스크 층(302)이 패터닝된 이후, 기판(102)의 상부 상에 형성된 4개의 포토레지스트 재료 영역들이 있을 수 있다. 마스크 층(302)의 남은 포토레지스트 재료는 도 4에 관하여 아래에서 기술되는 에칭 프로세스 동안 마스크 층(302) 아래의 기판이 에칭되는 것을 방지하는데 도움을 준다.
도 4는 에칭 프로세스가 반도체 디바이스에 적용된 이후 도 3에서 도시된 반도체 디바이스를 예시한다. 이방성 에칭과 같은 에칭 프로세스가 반도체 디바이스(300)에 적용된다. 도 3에서 도시된 패턴에 따라, 기판(102)의 노출된 부분은 결과로서 제거된다. 도 4에서 도시된 바와 같이, 에칭 프로세스는 기판(102)에 복수의 개구들(402)을 야기한다.
도 5는 마스크가 제거된 이후 도 4에서 도시된 반도체 디바이스를 예시한다. 마스크 층의 남은 포토레지스트 재료는 적합한 기법들을 이용하여 제거될 수 있다. 예를 들어, 다양한 솔벤트(solvent)들은 남은 포토레지스트 재료를 제거하기 위해 마스크 층(도 4에서 예시됨)에 적용될 수 있다. 도 5에서 도시된 바와 같이, 기판(102) 위에 돌출하는 4개의 실리콘 핀들이 있다. 도 5에서 도시된 실리콘 핀들은 도 1에서 도시된 FinFET들에 대한 제 1 핀 프로파일을 정의한다.
도 6은 일 실시예에 따라 제 2 마스크 층이 적용된 이후 도 5에서 도시된 반도체 디바이스를 예시한다. 제 2 마스크 층(602)은 포토레지스트 재료로 형성된다. 제 2 마스트 층(602)은 도 1에서 도시된 분리 영역의 형상에 따라 패터닝된다.
도 7a는 일 실시예에 따라 에칭 프로세스가 적용된 이후 도 6에서 도시된 반도체 디바이스를 예시한다. 이방성 에칭과 같은 에칭 프로세스가 도체 디바이스(300)에 적용된다. 도 6에서 도시된 패턴에 따라, 기판(102)의 노출된 부분들이 결과로서 제거된다. 또한, 에칭 프로세스는 깊이(d1)를 갖는 리세스를 형성하기 위해 기판의 노출된 부분들을 에칭하도록 제어된다. 일 실시예에 따라, d1은 600Å미만이다. 도 7a에 도시된 바와 같이, 에칭 프로세스는 2개의 인접한 핀들 간의 분리 영역의 형상을 정의한다.
도 7a가 리세스를 제조하는 방법을 예시하지만 복수의 방법들이 리버스 T-형상의 핀을 형성하도록 실리콘을 우묵하게 하는데 이용될 수 있다는 것에 주의해야 한다. 예를 들어, 도 7b에서, 유전체 층(702)은 도 6에서 도시된 개구들에 형성될 수 있다. 유전체 층(702)의 상부 표면이 실리콘 핀들의 상부 표면과 동일 평면이 되도록 유전체 층(702)이 폴리싱될 수 있다. 그 후 마스크 층은 실리콘 핀들 상에 형성되고 도 7a에서 도시되 리세스의 형상에 따라 패터닝된다.
도 7c는 에칭 프로세스가 일 실시예에 따라 적용된 이후 도 7b에 도시된 반도체 디바이스를 예시한다. 이방성 에칭과 같은 에칭 프로세스는 반도체 디바이스(300)에 적용된다. 도 7b에서 도시된 패턴에 따라, 기판(102)의 노출된 부분들이 결과로서 제거된다. 에칭 프로세스는 기판(102)의 노출된 부분들이 깊이(d1)를 갖는 리세스를 형성하기 위해 에칭되도록 제어된다. 일 실시예에 따라, d1은 600Å미만이다. 유전체 층(702)은 적합한 기법들을 이용함으로써 제거되어 리버스 T-형상의 핀들을 남길 수 있다.
도 8은 유전체 재료가 일 실시예에 따라 2개의 인접한 핀들 간의 개구에 충전된 이후 도 7a에 도시된 반도체 디바이스를 예시한다. 도 7a에서 도시된 개구들은 분리 영역을 형성하기 위해 유전체 재료들로 충전된다. 화학 기계적 폴리싱(CMP) 프로세스는 그 후 유전체 재료의 초과 부분들을 제거하도록 수행된다.
도 8에 도시된 FinFET의 형성 프로세스는 분리 영역(106)의 결과적인 상부 표면이 리버스 T-형상의 핀의 상위 부분의 상부 표면보다 낮게 될 수 있도록 분리 영역(106)을 우묵하게 하는 것을 포함할 수 있다. 게이트 영역(도시되지 않음)은 FinFET를 형성하기 위해 분리 영역(106)의 상부 표면보다 높은 리버스 T-형상의 핀의 부분을 감쌀 것이다.
도 9는 일 실시예에 따라 반도체 디바이스의 상면도 및 단면도를 예시한다. 상면도(910)는 반도체 디바이스가 4개의 핀 라인들(912, 914, 916 및 198) 및 3개의 게이트 영역들(922, 924 및 926)을 포함할 수 있다. 트랜지스터는 핀 라인 및 게이트 영역 사이의 교차점에 형성될 수 있다. 예를 들어, 핀 라인(912)과 게이트 영역(922) 간의 교차점에 형성된 트랜지스터가 존재한다. 마찬가지로, 핀 라인(918)과 게이트 영역(926) 간의 교차점에 형성된 다른 트랜지스터가 존재한다. 또한, 그들의 게이트들이 서로 결합된 2개의 트랜지스터들은 게이트 영역(924)과 핀 라인(914) 간의 교차점 및 게이트 영역(924)과 핀 라인(916) 간의 교차점에 각각 형성된다.
점선 직사각형(920)은 점선 직사각형(910)에서 도시된 점선(A-A')을 따른 반도체 디바이스의 단면도를 포함한다. 도 9에서 도시된 바와 같이, 각 핀 라인(예를 들어, 핀 라인(912))의 단면도는 리버스 T-형상의 핀 구조를 도시한다. 핀의 상위 부분은 분리 영역(106)의 상부 표면 위에 돌출한다. 또한, 게이트 영역(예를 들어, 게이트 영역(922))은 핀 라인(예를 들어, 핀 라인(912))의 상위 부분을 3개의 측면들로 감싼다. 그 결과, 게이트 영역은 누설 전류를 감소시키도록 채널을 더 잘 제어할 수 있다. 마찬가지로, 핀 라인(918)은 핀 라인(912)과 동일한 형상을 갖는다. 핀 라인들(914 및 916)에 의해 형성된 FinFET들은 그들의 게이트들이 서로 결합될 수 있다. 그러므로 단면도(920)에서, 핀 라인(914) 및 핀 라인(916)의 상위 부분들은 동일한 게이트 영역에 의해 감싸진다.
도 10은 일 실시예에 따라 리버스 T-형상의 핀을 갖는 FinFET들의 소스/드레인 영역들의 단면도를 예시한다. 상면도(1010)는 도 9에서 도시된 상면도(910)와 유사하며, 그러므로 여기서 재차 논의되지 않는다. 단면도(1020)는 점선(B-B')을 따라 드레인/소스 영역들을 예시한다. 소스/드레인 영역들(932, 934, 936 및 938)은 선택적인 에피택셜 프로세스(selective epitaxial process)를 통해 성장될 수 있다. 일 실시예에 따라, 붕소와 같은 n-형 도펀트들 또는 인(phosphorous)과 같은 p-형 도펀트들이 에피택셜 성장의 진행과 함께 인-시추(in-situ) 도핑될 수 있다. 대안적으로, 에피택셜 층은 이온 주입, 확산 등과 같은 다른 적합한 기법들을 이용하여 도핑될 수 있다.
도 10에서 도시되는 바와 같이, 드레인/소스 드레인들(예를 들어, 드레인/소스 영역(932))은 핀 라인의 상위 부분과 비교하여 더 큰 체적(volume)을 갖는다. 특히, 드레인/소스 영역의 높이는 핀 라인의 상위 부분의 높이보다 높다. 이러한 더 넓고 더 높은 소스/드레인 영역은 드레인/소스 영역의 접촉 랜딩 영역을 개선하는데 도움을 준다. 그 결과, 접촉 저항이 감소될 수 있다.
또한, 채널 영역과 상이한 격자 상수(lattice constant)를 갖는 상이한 재료가 드레인/소스 영역(예를 들어, 드레인/소스 영역(932))을 형성하기 위해 이용될 수 있다. 일 실시예에 따라, p-형 트랜지스터의 에피택셜 성장 프로파일은 SiGe, SiGEC, Ge, Si 및 이들의 임의의 조합으로 구성된 그룹으로부터 선택된 재료를 포함한다. n-형 트랜지스터의 에피택셜 성장 프로파일은 Sip, SiC, SiPC, Si 및 이들의 임의의 조합으로 구성된 그룹으로부터 선택된 재료를 포함할 수 있다.
드레인/소스 및 채널 영역 간의 격자 오정합이 갖는 하나의 유리한 특징은 소스/드레인 및 채널 영역 간의 격자 오정합이 채널 영역에 응력을 가할 것이고, 그에 따라 디바이스의 전반적인 성능 및 캐리어 이동성(carrier mobility)을 개선한다는 것이다.
일 실시예에 따라, 드레인/소스 영역들이 형성된 이후, 선택적인 실리사이드 프로세스가 드레인/소스 영역들을 따라 실리사이드 접촉들(silicide contacts)(도시되지 않음)을 형성하는데 이용될 수 있다. 실리사이드 접촉들은 접촉의 쇼트키 배리어 높이(Schottky barrier height)를 감소시키기 위해 니켈, 코발트, 백금, 또는 에르븀을 포함할 수 있다. 그러나 티타늄, 팔라듐 등과 같은 다른 흔히 사용되는 금속들이 또한 이용될 수 있다. 실리사이드 프로세스는 적합한 기법들을 이용함으로써 구현될 수 있다. 예를 들어, 실리사이데이션(silicidation)은 적절함 금속층의 블랭킷 증착(blanket deposition)에 이어 금속이 아래 놓인 노출된 실리콘과 반응하게 하는 어닐링 단계에 의해 수행될 수 있다. 비-반응 금속은 그 후 선택적인 에칭 프로세스와 같은 적합한 기법을 통해 제거되고, 제 2 어닐(anneal)은 실리사이드 페이즈 조정을 위해 수행될 수 있다. 실리사이드 접촉들의 두께는 약 5nm과 약 50nm 사이에 있을 수 있다.
도 11은 다른 실시예에 따라 FinFET들의 채널 영역들의 상면도 및 단면도를 예시한다. 도 11에 도시된 반도체 디바이스는, 채널 영역의 단면도의 제 2 스테이지 상에 형성된 2개의 핀 라인들(예를 들어, 핀 라인들(1112) 및 (1114))이 존재한다는 것을 제외하면 도 9에 도시된 반도체 디바이스와 유사하다. 도 11에서 도시되는 바와 같이, 채널 영역은 2개의 스테이지들에 의해 형성된다. 하위 스테이지는 더 넓은 핀 라인(예를 들어, 1113)을 포함한다. 상위 스테이지는 2개의 핀 라인들(예를 들어, 핀 라인들(1112 및 1114))을 포함한다. 도 11에서 도시된 반도체 디바이스의 형성 프로세스는 도 3에서 도시된 반도체 디바이스(300)의 형성 프로세스와 유사하고, 이에 따라 불필요한 반복을 피하기 위해 추가로 상세히 논의되지 않는다.
도 12는 일 실시예에 따라 핀 구조의 제 2 스테이지 상에 2개의 핀 라인들을 갖는 FinFET들의 드레인/소스 영역들의 단면도를 예시한다. 드레인/소스 영역들(1132 및 1134)은 선택적인 에피택셜 프로세스를 통해 성장될 수 있고, 이 선택적인 에피택셜 프로세스는 도 10에 관하여 위에서 기술하였으며 이에 따라 반복을 피하기 위해 재차 논의되지 않는다.
도 13은 다른 실시예에 따라 FinFET들의 채널 영역들의 단면도를 예시한다. 도 13에서 도시된 반도체 디바이스는 채널 영역의 단면도의 제 2 스테이지 상에 형성된 3개의 핀 라인들(1312, 1313 및 1314)이 존재한다는 것을 제외하면 도 9에 도시된 반도체 디바이스와 유사하다. 도 13에 도시된 바와 같이, 채널 영역은 2개의 스테이지들에 의해 형성된다. 하위 스테이지는 핀 구조(1311)와 같은 더 넓은 핀 구조를 포함한다. 상위 스테이지는 3개의 핀 라인들(예를 들어, 핀 라인들(1312, 1313 및 1314))을 포함한다. 도 13에 도시된 반도체 디바이스의 형성 프로세스는 반도체 디바이스(300)의 형성 프로세스와 유사하고, 이에 따라 불필요한 반복을 피하기 위해 추가로 상세히 논의되지 않는다.
도 14는 일 실시예에 따라 도 13에서 도시된 FinFET들의 드레인/소스 영역들의 단면도를 예시한다. 드레인/소스 영역들(1332 및 1334)은 선택적인 에피택셜 프로세스를 통해 성장될 수 있으며, 이 선택적인 에피택셜 프로세스는 도 10에 관하여 위에서 기술하였으며, 이에 따라 반복을 피하기 위해 재차 논의되지 않는다.
도 15는 다른 실시예에 따라 FinFET들의 채널 영역들의 단면도를 예시한다. 도 15에 도시된 반도체 디바이스는 도 15의 반도체 디바이스가 도 11에서 도시된 핀 구조와 도 13에 도시된 핀 구조의 조합을 포함할 수 있다는 것을 제외하면 도 9에서 도시된 반도체 디바이스와 유사하다. 도 15에서 도시된 바와 같이, 제 1 핀 구조에 대해, 채널 영역이 2개의 스테이지들에 의해 형성된다. 특히, 핀 구조(1511) 상에 형성된 2개의 핀 라인들(1512 및 1514)이 존재할 수 있다. 핀 라인들(1512 및 1514)은 게이트 영역(1522)에 의해 감싸진다. 마찬가지로, 제 2 핀 구조의 채널 영역은 2개의 스테이지들에 의해 형성된다. 특히, 핀 구조(1515) 상에 형성된 3개의 핀 라인들(1516, 1517 및 1518)이 존재할 수 있다. 핀 라인들(1516, 1517 및 1518)은 게이트 영역(1524)에 의해 3개 측면들이 감싸진다.
도 16은 도 15에서 도시된 FinFET들의 드레인/소스 영역들의 단면도를 예시한다. 드레인/소스 영역들(1532 및 1534)은 선택적인 에피택셜 프로세스를 통해 성장될 수 있으며, 이 선택적인 에피택셜 프로세스는 도 10에 관하여 위에서 기술되었고, 이에 따라 반복을 피하기 위해 재차 논의되지 않는다.
도 17은 다른 실시예에 따라 FinFET들의 채널 영역들의 단면도를 예시한다. 도 17에서 도시된 반도체 디바이스는 도 17의 반도체 디바이스가 종래의 핀 구조 및 도 9에 도시된 핀 구조의 조합을 포함할 수 있다는 것을 제외하면 도 9에서 도시된 반도체 디바이스와 유사하다. 도 17에서 도시된 바와 같이, 제 1 핀 구조(예를 들어, 핀 구조들(1702 및 1704))의 채널 영역은 단일 스테이지 의해 형성된다. 제 2 핀 구조(예를 들어, 핀 구조들(1706 및 1708))의 채널 영역은 2 스테이지들에 의해 형성된다. 제 2 핀 구조는 도 9에서 도시된 것과 유사하다.
도 17은 FinFET 트랜지스터를 형성하기 위해 핀 라인(1702)이 게이트 영역(1722)에 의해 감싸진다는 것을 추가로 예시한다. 마찬가지로, 핀 라인(1708)은 다른 FinFET 트랜지스터를 형성하기 위해 게이트 영역(1726)에 의해 감싸진다. 핀 라인들(1704 및 1706)은 동일한 게이트 영역에 의해 감싸진다. 그러므로 핀 라인들(1704 및 1706)에 의해 형성되는 FinFET 트랜지스터들은 그들의 게이트들이 서로 결합된다.
도 17에서 도시된 하나의 반도체 디바이스에서 2개의 상이한 핀 구조들의 조합은 단순히 청구항들의 범위를 부당하게 제한하지 않아야 하는 예임을 주의해야 한다. 당업자는 다수의 변동들, 대안들 및 변형들을 인지할 것이다. 예를 들어, 반도체 디바이스는 종래의 핀 구조 및 위에서 기술된 임의의 2-스테이지 핀 구조 둘 다를 포함할 수 있다. 당업자는 위에서 기술된 상이한 핀 구조들의 임의의 조합들이 완전히 본 개시의 범위 내에 포함되도록 의도된다는 것을 인지할 것이다.
도 18은 일 실시예에 따라 도 17에서 도시된 FinFET들의 드레인/소스 영역들의 단면도를 예시한다. 드레인/소스 영역들(1732, 1734, 1736 및 1738)은 선택적인 에피택셜 프로세스를 통해 성장될 수 있으며, 이 선택적인 에피택셜 프로세스는 도 10에 관하여 위에서 기술하였으며, 이에 따라 불필요한 반복을 피하기 위해 재차 논의되지 않는다.
도 19는 일 실시예에 따라 6개의 트랜지스터(6T) SRAM 셀의 회로도를 예시한다. SRAM 셀(1900)은 풀-업(pull-up) PMOS(p-type metal oxide semiconductor) 트랜지스터(PU1) 및 풀-다운(pull-down) NMOS(n-type metal oxide semiconductor) 트랜지스터(PD1)에 의해 형성된 제 1 인버터를 포함한다. SRAM 셀(1900)은 추가로 풀-업 PMOS 트랜지스터(PU2) 및 풀-다운 NMOS 트랜지스터(PD2)에 의해 형성된 제 2 인버터를 포함한다. 또한, 제 1 인버터 및 제 2 인버터는 전압 버스(VCC) 및 접지 전위(VSS) 사이에 결합된다.
도 19에 도시된 바와 같이, 제 1 인버터 및 제 2 인버터는 교차-결합(cross-coupled)된다. 즉, 제 1 인버터는 제 2 인버터의 출력에 연결된 입력을 갖는다. 마찬가지로, 제 2 인버터는 제 1 인버터의 출력에 연결된 입력을 갖는다. 제 1 인버터의 출력은 저장 노드(SN)로서 지칭된다. 마찬가지로, 제 2 인버터의 출력은 저장 노드(SNB)로서 지칭된다. 정규 동작 모드에서, 저장 노드(SN)는 저장 노드(SNB)와 반대의 논리 상태에 있다. 2개의 교차 결합된 인버터들을 이용함으로써, SRAM 셀(1900)은 저장된 데이터가 리프레시 사이클(refresh cycle)을 적용함 없이 손실되지 않게 되도록 래치 구조(latched structure)를 이용하여 데이터를 보유할 수 있다.
6T SRAM 셀들을 이용한 SRAM 어레이(도시되지 않음)에서, 셀들은 로우들(rows) 및 컬럼들(columns)로 배열된다. SRAM 어레이의 컬럼들은 비트 라인 쌍들, 즉 제 1 비트 라인(BL) 및 제 2 비트 라인(BLB)에 의해 형성된다. 또한, SRAM 어레이의 셀들은 각각의 비트 라인 쌍들 사이에 배치된다. 도 19에서 도시된 바와 같이, SRAM 셀(1900)은 비트 라인(BL)과 비트 라인(BLB) 사이에 배치된다.
도 19에서 도시된 바와 같이, SRAM 셀(1900)은 추가로 제 1 인버터의 출력과 비트 라인(BL) 간에 연결된 제 1 패스-게이트 트랜지스터(pass-gate transistor)(PG1)를 포함한다. SRAM 셀(1900)은 추가로 제 2 인버터의 출력과 비트 라인(BLB) 간에 연결된 제 2 패스-게이트 트랜지스터(PG2)를 포함한다. 제 1 패스-게이트 트랜지스터(PG1)와 제 2 패스-게이트 트랜지스터(PG2)의 게이트들은 워드 라인(WL)에 연결된다.
도 19의 회로도에서 도시되는 바와 같이, 트랜지스터들(PU1, PU2)은 p-형 트랜지스터들이다. 트랜지스터들(PU1 및 PU2)은 평면 PEET(field effect transistor)들, P-형 FinFET(fin field effect transistor)들 등과 같은 다양한 p-형 트랜지스터에 의해 구현될 수 있다. 트랜지스터들(PD1, PD2, PG1 및 PG2)은 n-형 트랜지스터들이다. 트랜지스터들(PD1, PD2, PG1 및 PG2)은 평면 n-형 NFET들(n-type field effect transistor) 및 n-형 FinFET들 등과 같은 다양한 n-형 트랜지스터들에 의해 구현될 수 있다.
동작에서, 패스-게이트 트랜지스터(pass-gate transistor)들(PG1 및 PG2)은 비활성이 경우, SRAM 셀(1900)은 저장 노드들(SN 및 SNB)에서 보완적인 값들을 유지할 것이다. 이는 교차 결합된 인버터들의 쌍의 각각의 인버터가 서로의 입력을 구동하기 때문에 그와 같이 된다. 이 상황은 전력이 SRAM으로부터 제거되거나 또는 기록 사이클이 수행되어 저장된 데이터가 저장 노드들에서 변경될 때까지 안정된 채로 유지될 것이다.
기록(WRITE) 동작 동안, 비트 라인들(BL 및 BLB)은 SRAM 셀(1900)에 기록되는 새로운 데이터에 따라 반대 논리값들로 세팅된다. 예를 들어, SRAM 기록 동작에서, SRAM 셀(1900)의 데이터 래치에 저장된 논리 상태 "1"은 BL을 "0"으로 그리고 BLB를 "1"로 세팅함으로써 리셋될 수 있다. 로우 디코더(도시되지 않음)로부터의 이진 코드에 응답하여, SRAM 셀(1900)의 패스-게이트 트랜지스터들에 결합된 워드 라인은 어서트되어서 데이터 래치는 기록 동작으로 진행하도록 선택된다.
SRAM 셀(1900)이 선택된 이후, 제 1 패스-게이트 트랜지스터(PG1) 및 제 2 패스-게이트 트랜지스터(PG2)가 턴 온된다. 그 결과, 저장 노드들(SN 및 SNB)이 BL 및 BLB에 각각 연결된다. 또한, 데이터 래치의 저장 노드(SN)는 BL에 의해 "0"으로 방전되고 데이터 래치의 다른 저장 노드는 BLB에 의해 "1"로 충전된다. 그 결과, 새로운 데이터 로직"0"이 SRAM 셀(1900)로 래치된다.
판독(READ) 동작에서, SRAM 셀(1900)의 BL 및 BLB 둘 다는 SRAM 셀(1900)이 위치되는 메모리 뱅크의 동작 전압과 대략 동일한 전압으로 사전-충전된다. 로우 디코더로부터의 이진 코드에 응답하여, SRAM 셀(1900)의 제 1 패스-게이트(PG1) 및 제 2 패스-게이트(PG2)에 결합된 워드 라인이 어써트되어 데이터 래치가 판독 동작으로 진행하도록 선택된다.
판독 동작 동안, 턴 온된 패스-게이트 프로세스들(PG1 및 PG2)을 통해, 논리 "0"을 저장하는 저장 노드에 결합된 하나의 비트 라인은 더 낮은 전압으로 방전된다. 반면에, 다른 비트 라인은 사전-충전된 전압을 유지하는데 그 이유는 다른 비트 라인과 논리 "1"을 저장하는 저장 노드 사이의 방전 경로가 존재하지 않기 때문이다. BL과 BLB 간의 차동 전압(대략적으로 50 내지 100mv의 범위에 있음)이 감지 증폭기(도시되지 않음)에 의해 검출된다. 또한, 감지 증폭기는 차동 전압을 증폭하고 데이터 버퍼를 통해 메모리 셀의 논리 상태를 리포트한다.
도 20은 일 실시예에 따라 도 19의 SRAM 셀의 레이아웃 도면을 예시한다. SRAM 셀은 4개의 핀 라인들 및 4개의 게이트 영역들에 의해 형성된다. 도 20에 도시된 4개의 핀 라인들은 병렬로 배치된다. 또한, 핀 라인들은 레이아웃 도면에서 게이트 영역들에 직교한다. 트랜지스터는 핀 라인 및 게이트 영역의 교차점에 형성된다. 도 20에 도시되는 바와 같이, SRAM 셀의 6개의 트랜지스터들이 상이한 교차점들에 형성된다.
SRAM 셀을 교차하는 2개의 수직 점선은 각각의 핀 라인들이 형성되는 기판의 p-형 웰 및 기판의 n-형 웰 간의 경계들을 표시한다. 당업자는 트랜지스터의 드레인/소스 영역이 일반적으로 드레인/소스 영역이 형성된 웰의 도펀트 타입과 반대의 도펀트 타입으로 도핑된다는 것을 쉽게 이해할 것이다. 예를 들어, 소스/드레인 영역은 일반적으로 활성 영역이 형성된 웰이 n-형 웰일 때 p-형 도핑된다.
도 20에서 도시되는 바와 같이, 트랜지스터들(PG1 및 PD1)의 활성 영역들은 p-형 웰에 형성된다. 그 결과, 이 트랜지스터들은 n-형 트랜지스터들이다. 트랜지스터들(PU1 및 PU2)의 활성 영역들은 n-타입 웰에 형성된다. 그 결과, 이 트랜지스터들은 p-형 트랜지스터들이다. 트랜지스터들(PD2 및 PG2)의 활성 영역들은 p-형 웰에 형성된다. 유사하게, 이 트랜지스터들은 n-형 트랜지스터들이다.
도 20에 도시되는 바와 같이, 단일의 게이트 영역은 트랜지스터들(PD1 및 PU1)의 게이트들로서 이용된다. 다른 단일의 게이트 영역은 트랜지스터들(PD2 및 PU2)의 게이트들로서 이용된다. 이러한 방식으로, 단일의 게이트 영역은 각각의 2개의 트랜지스터들의 게이트들에 전기적으로 결합한다. 도 20에서, 단일의 게이트 영역은 패스-게이트 트랜지스터(PG1)에 전용된다. 다른 단일의 게이트 영역은 패스-게이트 트랜지스터(PG2)에 전용된다. 그러나 당업자는 패스-게이트 트랜지스터(PG1)에 전용되는 단일의 게이트 영역이 셀 경계를 넘어 연장할 수 있어서, 게이트 영역은 패스-게이트 트랜지스터(PG2)에 대한 게이트 영역도 셀 경계를 넘어 연장할 수 있기 때문에 인접한 SRAM 셀에 의해 공유될 수 있다는 것을 인지해야 한다.
다양한 접촉들이 SRAM 셀내의 컴포넌트들을 결합하기 위해 이용된다. 워드 라인 접촉(WL)(도시되지 않음)은 패스-게이트 트랜지스터(PG1)의 게이트에 결합될 수 있고 다른 워드 라인 접촉(WL)(도시되지 않음)이 패스-게이트 트랜지스터(PG2)의 게이트에 결합된다. 비트 라인 접촉(BL)은 패스-게이트 트랜지스터(PG1)의 드레인에 결합되고 보완적인 비트 라인 접촉(BLB)은 패스-게이트 트랜지스터(PG2)의 드레인에 결합된다.
전원 접촉(VCC)은 풀-업 트랜지스터(PU1)의 소스에 결합되고 다른 전원 접촉(VCC)은 풀-업 트랜지스터(PU2)의 소스에 결합된다. 접지 접촉(VSS)은 풀-다운 트랜지스터(PD1)의 소스에 결합되고 다른 접지 접촉(VSS)은 풀-다운 트랜지스터(PD2)의 소스에 결합된다. 저장 노드 접촉(SN)은 트랜지스터(PG1)의 소스 및 트랜지스터(PD1 및 PU1)의 드레인들을 함께 결합시킨다. 다른 저장 노드 접촉(SNB)은 트랜지스터(PG2)의 소스 및 트랜지스터들(PD2 및 PU2)의 드레인들을 함께 결합시킨다.
도 20은 일 실시예에 따라 SRAM 셀의 단면도를 추가로 예시한다. 점선 직사각형(2020)은 점선 직사각형(2010)에 도시된 점선 A-A'에 따른 SRAM 셀의 단면도를 포함한다. 도 20에 도시된 바와 같이, 각각의 핀 라인(예를 들어, 핀(2002))의 단면도는 리버스 T-형상의 핀을 도시한다. 핀의 상위 부분은 분리 영역(106)의 상부 표면 위로 돌출한다. 또한, 게이트 영역들(예를 들어, PG1)은 핀의 상부 표면을 3개의 측면들로 감싼다. 그 결과, 게이트 구조는 누설 전류를 감소시키도록 채널을 더 잘 제어할 수 있다.
핀들(2006 및 2008)은 핀(2002)과 동일한 형상을 갖는다. 도 19를 재차 참조하면, 트랜지스터(PU2)의 게이트는 트랜지스터(PD2)의 게이트에 결합된다. 그러므로 단면도(2020)에서, 핀(2006)과 핀(2008)의 상위 부분들은 동일한 게이트 영역에 의해 감싸진다.
도 21은 일 실시예에 따라 SRAM 셀의 다른 단면도를 예시한다. 점선 직사각형(2120)은 점선 직사각형(2110)에 도시된 점선(B-B')을 따른 SRAM 셀의 단면도를 포함한다. 도 21에 도시된 바와 같이, 각각의 핀(예를 들어, 핀(2002))의 단면도는 리버스 T-형상의 핀을 도시한다. 핀의 상위 부분은 분리 영역(106)의 상부 표면 위로 돌출한다. 또한, 게이트 영역들(예를 들어, PG1)은 핀의 상위 부분을 3개의 측면들로 감싼다. 그 결과, 게이트 구조는 누설 전류를 감소시키도록 채널을 더 잘 제어할 수 있다. 마찬가지로, 핀들(2004, 2006 및 2008)은 핀(2002)과 동일한 형상을 갖는다. 도 19를 재차 참조하면, 트랜지스터(PU1)의 드레인은 트랜지스터(PU2) 및 트랜지스터(PD2)의 게이트들에 결합된다. 그러므로 단면도에서, 핀(2004)의 드레인은 핀(2006)과 핀(2008)의 게이트 영역들에 전기적으로 결합된다.
도 22는 일 실시예에 따라 도 19의 SRAM 셀의 드레인/소스 영역들의 단면도를 예시한다. 점선 직사각형(2220)은 점선 직사각형(2210)에 도시된 점선(C-C')를 따른 SRAM 셀의 단면도를 포함한다. 도 22에 도시되는 바와 같이, 소스/드레인 영역들은 대응하는 채널 영역들과의 비교하면 더 큰 체적(volumn)을 갖는다.
도 23은 다른 실시예에 따른 SRAM 셀의 상면도 및 단면도를 예시한다. 상면도(2310)는 PD1, PD2, PG1 및 PG2와 같은 NMOS 트랜지스터들이 도 11에서 상세히 도시된 핀 구조에 의해 형성된다는 것을 제외하면 도 20에 도시된 SRAM 셀과 유사하다. NMOS 트랜지스터들은 2개의 핀 라인들에 의해 형성될 수 있다. 즉, 도 23에 도시된 각 NMOS 트랜지스터는 병렬로 연결된 2개의 FinFET들에 의해 형성될 수 있다. PMOS 트랜지스터들은 단일의 핀 라인에 의해 형성된다.
단면도(2320)는 2개의 상이한 핀 구조들의 조합을 포함하는 SRAM 셀을 도시한다. 특히, PMOS PU2는 도 1에 관하여 상세히 기술된 제 1 핀 구조(예를 들어, 핀 구조(2306))에 의해 형성된다. PD2 및 PG1을 포함하는 NMOS는 도 11에 관하여 상세히 기술된 제 2 핀 구조(예를 들어, 핀 구조들(2302 및 2308))에 의해 형성된다.
도 24는 일 실시예에 따라 SRAM 셀의 다른 단면도를 예시한다. 도 24에서 도시된 바와 같이, PMOS 트랜지스터들(PU1 및 PU2)은 도 1에 관하여 상세히 기술된 제 1 핀 구조에 의해 형성된다. NMOS 트랜지스터(PD2 및 PG1)는 도 11에 관하여 상세히 기술된 제 2 핀 구조에 의해 형성된다.
점선 직사각형(2420)은 점선 직사각형(2410)에서 도시되는 점선(B-B')을 따른 SRAM 셀의 단면도를 포함한다. 도 24에 도시된 바와 같이, 핀(2404)의 드레인, 핀(2406)의 게이트 및 핀(2408)의 게이트는 동일한 게이트 영역에 의해 감싸진다. 그 결과, 핀(2004)의 드레인은 핀(2006) 및 핀(2008)의 게이트 영역들에 전기적으로 결합된다.
도 25는 일 실시예에 따른 SRAM 셀의 드레인/소스 영역들의 단면도를 예시한다. 점선 직사각형(2520)은 점선 직사각형(2510)에서 도시된 점선(C-C')을 따른 SRAM 셀의 단면도를 포함한다. 도 25에 도시된 바와 같이, 소스/드레인 영역들은 그의 대응하는 채널 영역들과 비교하면 더 큰 체적을 갖는다.
본 실시예들 및 그들의 이점들이 상세히 기술되었지만, 다양한 변경들, 대체들, 및 변형들이 첨부된 청구항들에 의해 정의된 바와 같은 본 개시의 사상 및 범위로부터 벗어남 없이 여기에서 이루어질 수 있다는 것이 이해되어야 한다.
또한, 본 출원의 범위는 본 명세서에서 기술된 프로세스, 기계, 제조, 물체, 수단, 방법 및 단계들의 조성물의 특정한 실시예들로 제한되도록 의도되지 않는다. 당업자가 본 개시로부터 쉽게 이해되는 바와 같이, 여기서 기술된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는 현재 존재하는 또는 추후에 개발되는 프로세스, 기계, 제조, 물체, 수단, 방법들, 또는 단계들의 조성물이 본 개시에 따라 활용될 수 있다. 이에 따라, 첨부된 청구항들은 이러한 프로세스들, 기계들, 제조, 물체, 수단, 방법, 또는 단계들의 조성물들을 그 자신의 범위 내에 포함하도록 의도된다.

Claims (10)

  1. 기판에 형성된 분리 영역;
    상기 기판에 형성된 리버스 T-형상의 핀(reverse T-shaped fin)으로서,
    상기 리버스 T-형상의 핀의 하위 부분은 상기 분리 영역에 의해 둘러싸이고,
    상기 리버스 T-형상의 핀의 상위 부분은 상기 분리 영역의 상부 표면 위로 돌출하고, 상기 리버스 T-형상의 핀은,
    상기 제 1 드레인/소스 영역과 제 2 드레인/소스 영역 사이에 연결된 채널을 포함하는,
    상기 리버스 T-형상의 핀; 및
    상기 리버스 T-형상의 핀의 채널을 감싸는 게이트 전극을
    포함하는 장치.
  2. 제 1 항에 있어서,
    상기 리버스 T-형상의 핀은 제 1 스테이지 및 제 2 스테이지를 포함하고,
    상기 제 1 스테이지는 상기 제 2 스테이지 상에 적층되는 것인 장치.
  3. 제 1 항에 있어서,
    상기 제 1 드레인/소스 영역, 상기 제 2 드레인/소스 영역 및 상기 채널은 p-형 FinFET를 형성하고,
    상기 제 1 드레인/소스 영역과 상기 제 2 드레인/소스 영역의 에피택셜 성장 재료(epitaxial growth material)는 SiGe, SiGeC, Ge, Si, III-V 화합물 반도체 재료들 및 이들의 임의의 조합들로 구성된 그룹으로부터 선택되는 것인 장치.
  4. 제 1 항에 있어서,
    상기 제 1 드레인/소스 영역, 상기 제 2 드레인/소스 영역 및 상기 채널은 n-형 FinFET를 형성하고,
    상기 제 1 드레인/소스 영역 및 상기 제 2 드레인/소스 영역의 에피택셜 성장 재료는 SiP, SiC, SiPC, Si, III-V 화합물 반도체 재료들 및 이들의 임의의 조합들로 구성된 그룹으로부터 선택되는 것인 장치.
  5. 제 1 항에 있어서,
    상기 리버스 T-형상의 핀은 제 1 사다리꼴 및 제 2 사다리꼴을 포함하고,
    상기 제 1 사다리꼴은 상기 제 2 사다리꼴 상에 적층되는 것인 장치.
  6. 기판에 형성된 분리 영역,
    제 1 핀 구조로서,
    상기 기판에 형성된 제 1의 2-스테이지 핀으로서,
    제 1의 2-스테이지 핀의 하위 부분은 상기 분리 영역에 의해 둘러싸이고,
    상기 제 1의 2-스테이지 핀의 상위 부분은 상기 분리 영역의 상부 표면 위로 돌출하고,
    상기 제 1의 2-스테이지 핀은 제 1 드레인/소스 영역과 제 2 드레인/소스 영역 사이에 연결된 제 1 채널을 포함하는, 상기 제 1의 2-스테이지 핀;
    상기 제 1의 2-스테이지 핀의 제 1 채널을 감싸는 제 1 게이트 전극을 포함하는, 상기 제 1 핀 구조; 및
    제 2 핀 구조를 포함하고,
    상기 제 2 핀 구조는,
    상기 기판에 형성된 제 2의 2-스테이지 핀으로서,
    제 2의 2-스테이지 핀의 하위 부분은 상기 분리 영역에 의해 둘러싸이고,
    상기 제 2의 2-스테이지 핀의 상위 부분은 상기 분리 영역의 상부 표면 위로 돌출하고,
    상기 제 2의 2-스테이지 핀은 제 3 드레인/소스 영역과 제 4 드레인/소스 영역 사이에 연결된 제 2 채널을 포함하는, 상기 제 2의 2-스테이지 핀; 및
    상기 제 2의 2-스테이지 핀의 제 2 채널을 감싸는 제 2 게이트 전극을
    포함하는 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1의 2-스테이지 핀의 상위 부분은 상기 제 1의 2-스테이지 핀의 하위 부분 위에 형성된 단일 핀 라인을 포함하고,
    상기 제 2의 2-스테이지 핀의 상위 부분은 상기 제 2의 2-스테이지 핀의 하위 부분 위에 형성된 다수의 핀 라인들을 포함하는 것인 디바이스.
  8. 제 6 항에 있어서,
    상기 제 1 드레인/소스 영역은 상기 제 1 채널의 폭보다 더 넓은 제 1 폭을 갖는 제 1 에피택셜 층을 포함하고,
    상기 제 2 드레인/소스 영역은 상기 제 1 채널의 폭보다 더 넓은 제 2 폭을 갖는 제 2 에피택셜 층을 포함하고,
    상기 제 3 드레인/소스 영역은 상기 제 2 채널의 폭보다 더 넓은 제 3 폭을 갖는 제 3 에피택셜 층을 포함하고,
    상기 제 4 드레인/소스 영역은 상기 제 2 채널의 폭보다 더 넓은 제 4 폭을 갖는 제 4 에피택셜 층을 포함하는 것인 디바이스.
  9. 메모리 셀에 있어서,
    제 1 인버터로서,
    2-스테이지 핀 구조를 갖는 제 1의 p-형 트랜지스터(PU); 및
    상기 2-스테이지 핀 구조를 갖는 제 1의 n-형 트랜지스터(PD)를 포함하고, 상기 제 1 PU는 상기 제 1 PD와 직렬로 연결되는,
    상기 제 1 인버터;
    상기 제 1 인버터와 교차-결합되는 제 2 인버터로서,
    상기 2-스테이지 핀 구조를 갖는 제 2 PU; 및
    상기 2-스테이지 핀 구조를 갖는 제 2 PD를 포함하고, 상기 제 2 PU는 상기 제 2 PD와 직렬로 연결되는,
    상기 제 2 인버터;
    상기 2-스테이지 핀 구조를 갖는 제 1 패스-게이트 트랜지스터로서, 상기 제 1 패스-게이트 트랜지스터는 상기 제 1 인버터와 제 1 비트 라인 사이에 결합되는, 상기 제 1 패스-게이트 트랜지스터; 및
    상기 2-스테이지 핀 구조를 갖는 제 2 패스-게이트 트랜지스터로서, 상기 제 2 패스-게이트 트랜지스터는 상기 제 2 인버터와 제 2 비트 라인 사이에 결합되는, 상기 제 2 패스-게이트 트랜지스터를 포함하는,
    메모리 셀.
  10. 제 9 항에 있어서,
    상기 2-스테이지 핀 구조는,
    상기 2-스테이지 핀 구조의 채널의 단면으로부터 제 1 직사각형 형상을 갖는 제 1 스테이지;
    상기 2-스테이지 핀 구조의 채널의 단면으로부터 제 2 직사각형 형상을 갖는 제 2 스테이지를 포함하고,
    상기 제 1 스테이지는 상기 제 2 스테이지 상에 적층되고,
    상기 제 2 스테이지의 폭은 상기 제 1 스테이지의 폭보다 더 넓은 것인,
    메모리 셀.
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