KR20160126573A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20160126573A
KR20160126573A KR1020150057802A KR20150057802A KR20160126573A KR 20160126573 A KR20160126573 A KR 20160126573A KR 1020150057802 A KR1020150057802 A KR 1020150057802A KR 20150057802 A KR20150057802 A KR 20150057802A KR 20160126573 A KR20160126573 A KR 20160126573A
Authority
KR
South Korea
Prior art keywords
pattern
fin
width
upper pattern
region
Prior art date
Application number
KR1020150057802A
Other languages
English (en)
Other versions
KR102372167B1 (ko
Inventor
최용준
권태용
칸토로 미르코
양창재
강동훈
김우람
김철
문승진
하승모
김도형
김성주
유소라
홍웅기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150057802A priority Critical patent/KR102372167B1/ko
Priority to US15/049,648 priority patent/US9966375B2/en
Publication of KR20160126573A publication Critical patent/KR20160126573A/ko
Application granted granted Critical
Publication of KR102372167B1 publication Critical patent/KR102372167B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

PMOS의 채널층과 NMOS의 채널층에 서로 다른 물질을 사용함으로써, 트랜지스터의 동작 성능이 개선된 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 영역 및 제2 영역을 포함하는 화합물 반도체층, 상기 제1 영역의 상기 화합물 반도체층으로부터 돌출되는 제1 핀형 패턴, 및 상기 제2 영역의 상기 화합물 반도체층으로부터 돌출되고, 상기 제1 핀형 패턴과 다른 물질을 포함하는 제2 핀형 패턴으로, 상기 제2 핀형 패턴의 폭은 상기 제1 핀형 패턴의 폭보다 작은 제2 핀형 패턴을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 핀형 패턴을 포함하는 반도체 장치에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 트랜지스터의 채널 길이가 감소함에 따라, 채널에서 전하의 산란이 증가하게 되고, 전하의 이동도가 감소하게 된다. 전하 이동도의 감소는 트랜지스터의 포화 전류(saturation current)를 향상시키는데 있어서, 장애물이 될 수 있다.
따라서, 채널의 길이가 감소한 트랜지스터에서 전하의 이동도를 향상시키기 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, PMOS의 채널층과 NMOS의 채널층에 서로 다른 물질을 사용함으로써, 트랜지스터의 동작 성능이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 영역 및 제2 영역을 포함하는 화합물 반도체층, 상기 제1 영역의 상기 화합물 반도체층으로부터 돌출되는 제1 핀형 패턴, 및 상기 제2 영역의 상기 화합물 반도체층으로부터 돌출되고, 상기 제1 핀형 패턴과 다른 물질을 포함하는 제2 핀형 패턴으로, 상기 제2 핀형 패턴의 폭은 상기 제1 핀형 패턴의 폭보다 작은 제2 핀형 패턴을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴은 상기 화합물 반도체층 상에 순차적으로 적층된 제1 상부 패턴 및 제1 하부 패턴을 포함하고, 상기 제2 핀형 패턴은 상기 화합물 반도체층 상에 순차적으로 적층된 제2 상부 패턴 및 제2 하부 패턴을 포함하고, 상기 제1 상부 핀형 패턴은 상기 제2 상부 핀형 패턴과 다른 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 패턴에 포함된 물질의 격자 상수는 상기 제2 상부 패턴에 포함된 물질의 격자 상수보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 패턴의 높이는 상기 제2 상부 패턴의 높이와 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 패턴의 폭은 상기 제2 상부 패턴의 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴은 서로 간에 직접 접촉하는 제1 상부 패턴 및 제1 하부 패턴을 포함하고, 상기 제2 핀형 패턴은 서로 간에 직접 접촉하는 제2 상부 패턴 및 제2 하부 패턴을 포함하고, 상기 제2 상부 패턴 및 상기 제2 하부 패턴의 경계에서, 상기 제2 상부 패턴의 폭은 상기 제2 하부 패턴의 폭과 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 패턴 및 상기 제1 하부 패턴의 경계에서, 상기 제1 상부 패턴의 폭은 상기 제1 하부 패턴의 폭과 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 높이는 상기 제2 핀형 패턴의 높이보다 낮다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 높이는 상기 제2 핀형 패턴의 높이와 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 NMOS 형성 영역이고, 상기 제2 영역은 PMOS 형성 영역이다.
본 발명의 몇몇 실시예에서, 상기 화합물 반도체층 상에, 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극과, 상기 제2 핀형 패턴과 교차하는 제2 게이트 전극을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 영역 및 제2 영역을 포함하는 화합물 반도체층, 상기 제1 영역의 상기 화합물 반도체층 상에 순차적으로 적층된 제1 하부 패턴과 제1 상부 패턴을 포함하고, 제1 깊이의 제1 트렌치에 의해 정의되는 제1 핀형 패턴, 및 상기 제2 영역의 상기 화합물 반도체층 상에 순차적으로 적층된 제2 하부 패턴과 제2 상부 패턴을 포함하고, 상기 제1 깊이와 다른 제2 깊이의 제2 트렌치에 의해 정의되는 제2 핀형 패턴을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 패턴에 포함된 물질의 격자 상수는 상기 제2 상부 패턴에 포함된 물질의 격자 상수와 다르고, 상기 제1 하부 패턴에 포함된 물질의 격자 상수는 상기 제2 하부 패턴에 포함된 물질의 격자 상수와 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 패턴에 포함된 물질의 격자 상수는 상기 제2 상부 패턴에 포함된 물질의 격자 상수보다 작고, 상기 제1 깊이는 상기 제2 깊이보다 얕다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 패턴의 높이는 상기 제2 하부 패턴의 높이와 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 패턴의 폭은 상기 제2 상부 패턴의 폭과 다르다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 화합물 반도체층, 상기 제1 영역의 상기 화합물 반도체층 상에 순차적으로 적층된 제1 하부 패턴 및 제1 상부 패턴을 포함하는 제1 핀형 패턴으로, 상기 제1 하부 패턴은 실리콘 게르마늄 패턴이고, 상기 제1 상부 패턴은 실리콘 패턴인 제1 핀형 패턴, 및 상기 제2 영역의 상기 화합물 반도체층 상에 순차적으로 적층된 제2 하부 패턴 및 제2 상부 패턴을 포함하는 제2 핀형 패턴으로, 상기 제2 핀형 패턴은 실리콘 게르마늄 패턴이고, 상기 제2 상부 패턴의 게르마늄 분율은 상기 제2 하부 패턴의 게르마늄 분율보다 높고, 상기 제2 상부 패턴의 폭은 상기 제1 상부 패턴의 폭과 다른 제2 핀형 패턴을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 패턴의 폭은 상기 제2 상부 패턴의 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 패턴의 높이는 상기 제2 하부 패턴의 높이와 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 화합물 반도체층은 실리콘 게르마늄을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A 및 C - C를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B 및 D - D를 따라서 절단한 단면도이다.
도 4는 도 2에서 게이트 전극, 게이트 절연막 및 필드 절연막을 제외하고 도시한 도면이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 13은 도 12의 반도체 장치의 레이아웃도이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 제1 실시예에 다른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A 및 C - C를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B 및 D - D를 따라서 절단한 단면도이다. 도 4는 도 2에서 게이트 전극, 게이트 절연막 및 필드 절연막을 제외하고 도시한 도면이다.
도 1 내지 도 4를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 스트레인 완화층(110), 제1 핀형 패턴(120), 제2 핀형 패턴(220), 제1 게이트 전극(130) 및 제2 게이트 전극(230)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제1 영역(I)은 및 제2 영역(II)은 서로 다른 도전형의 트랜지스터가 형성되는 영역일 수 있다. 예를 들어, 제1 영역(I)은 N형 트랜지스터 형성 영역을 포함할 수 있고, 제2 영역(II)은 P형 트랜지스터 형성 영역을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘, SOI(silicon-on-insulator), 실리콘 기판, 실리콘게르마늄, SGOI(Silicon-Germanium-on-Insulator), 실리콘 카바이드, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 실시예들에 따른 설명에서, 기판(100)은 실리콘을 포함하는 실리콘 기판인 것으로 설명한다.
스트레인 완화층(110)은 기판(100) 상에 형성될 수 있다. 스트레인 완화층(110)은 화합물 반도체를 포함할 수 있다. 즉, 스트레인 완화층(110)은 화합물 반도체층일 수 있다.
스트레인 완화층(110)은 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 스트레인 완화층(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 실리콘게르마늄과 같은 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 스트레인 완화층(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P) 및 비소(As) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
스트레인 완화층(110)은 기판(100) 상에 에피택셜 성장 방법으로 형성될 수 있다. 예를 들어, 스트레인 완화층(110)은 APCVD(Atmospheric Pressure Chemical Vapor Deposition), LPCVD(Low(or reduced) Pressure Chemical Vapor Deposition), UHV-CVD(Ultra High Vacuum Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), MOCVD(Metal Organic Chemical Vapor Deposition) 등의 방법을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
스트레인 완화층(110)은 기판(100)과 유사한 결정 구조를 가질 수 있다. 본 발명의 실시예들에 따른 반도체 기판에서, 기판(100)으로 사용되는 실리콘 기판은 다이아몬드 결정 구조를 갖고 있다. 따라서, 화합물 반도체를 포함하는 스트레인 완화층(110)은 다이아몬드 결정 구조와 유사한 징크-블렌드(Zinc-Blende) 구조를 가질 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 스트레인 완화층(110)은 실리콘 게르마늄층인 것으로 설명한다.
스트레인 완화층(110)은 예를 들어, Si1-xGex를 포함할 수 있다. 여기에서, x는 0보다 크고 1보다 작을 수 있다. 스트레인 완화층(110)의 게르마늄 분율은 하부의 기판(100)의 게르마늄 분율보다 클 수 있다.
스트레인 완화층(110)의 게르마늄의 분율은 두께 방향으로 균일한 게르마늄 분율을 가질 수도 있고, 두께 방향을 따라 변하는 게르마늄 분율을 가질 수도 있다.
스트레인 완화층(110)의 게르마늄의 분율이 두께 방향으로 변할 때, 스트레인 완화층(110)의 게르마늄의 분율은 기판(100)에서 멀어짐에 따라서 증가할 수도 있고, 감소할 수도 있다. 또한, 스트레인 완화층(110)의 게르마늄의 분율은 기판(100)에서 멀어짐에 따라 증가했다가 감소하거나, 감소하다가 증가하는 등의 다양한 프로파일을 가질 수 있다.
필드 절연막(105)은 스트레인 완화층(110) 상에 형성될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
제1 핀형 패턴(120)은 제1 영역(I)의 스트레인 완화층(110)으로부터 돌출되어 있을 수 있다. 스트레인 완화층(110) 상에 형성된 필드 절연막(105)은 제1 핀형 패턴(120)의 일부를 덮고 있기 때문에, 제1 핀형 패턴(120)의 적어도 일부는 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다.
제1 핀형 패턴(120)은 필드 절연막(105)에 의해 정의될 수 있다. 제1 핀형 패턴(120)은 제1 방향(X1)을 따라서 연장될 수 있다.
제1 핀형 패턴(120)은 스트레인 완화층(110) 상에 순차적으로 적층된 제1 하부 패턴(121) 및 제1 상부 패턴(122)을 포함할 수 있다. 제1 하부 패턴(121) 및 제1 상부 패턴(122)도 제1 핀형 패턴(120)과 마찬가지로 제1 방향(X1)을 따라서 연장될 수 있다.
제1 하부 패턴(121)은 제1 핀형 패턴(120)의 하부일 수 있고, 제1 상부 패턴(122)은 제1 핀형 패턴(120)의 상부일 수 있다. 예를 들어, 제1 상부 패턴(122) 및 제1 하부 패턴(121)은 서로 간에 직접 접촉하여 형성될 수 있다. 제1 상부 패턴(122)은 제1 하부 패턴(121) 상에 형성된 에피택셜막일 수 있다.
제2 핀형 패턴(220)은 제2 영역(II)의 스트레인 완화층(110)으로부터 돌출되어 있을 수 있다. 스트레인 완화층(110) 상에 형성된 필드 절연막(105)은 제2 핀형 패턴(220)의 일부를 덮고 있기 때문에, 제2 핀형 패턴(220)의 적어도 일부는 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다.
제2 핀형 패턴(220)은 필드 절연막(105)에 의해 정의될 수 있다. 제2 핀형 패턴(220)은 제3 방향(X2)을 따라서 연장될 수 있다.
제2 핀형 패턴(220)은 스트레인 완화층(110) 상에 순차적으로 적층된 제2 하부 패턴(221) 및 제2 상부 패턴(222)을 포함할 수 있다. 제2 하부 패턴(221) 및 제2 상부 패턴(222)도 제2 핀형 패턴(220)과 마찬가지로 제3 방향(X2)을 따라서 연장될 수 있다.
제2 하부 패턴(221)은 제2 핀형 패턴(220)의 하부일 수 있고, 제2 상부 패턴(222)은 제2 핀형 패턴(220)의 상부일 수 있다. 예를 들어, 제2 상부 패턴(222) 및 제2 하부 패턴(221)은 서로 간에 직접 접촉하여 형성될 수 있다. 제2 상부 패턴(222)은 제2 하부 패턴(221) 상에 형성된 에피택셜막일 수 있다.
도 2에서, 필드 절연막(105)은 제1 하부 패턴(121)의 측벽 및 제2 하부 패턴(221)의 측벽을 전체적으로 감싸고, 제1 상부 패턴(122) 및 제2 상부 패턴(222)은 필드 절연막(105)과 접촉하지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 상부 패턴(122) 및 제2 상부 패턴(222)은 각각 예를 들어, 트랜지스터의 채널 영역으로 사용될 수 있다.
제1 하부 패턴(121) 및 제2 하부 패턴(221)은 각각 스트레인 완화층(110)의 일부를 식각함으로써 형성된 부분일 수 있다.
다시 말하면, 제1 하부 패턴(121)은 제1 영역(I)의 스트레인 완화층(110) 내에 형성된 제1 트렌치(T1)에 의해 형성된 부분이고, 제2 하부 패턴(221)은 제2 영역(II)의 스트레인 완화층(110) 내에 형성된 제2 트렌치(T2)에 의해 형성된 부분일 수 있다.
예를 들어, 스트레인 완화층(110) 내에 제1 트렌치(T1) 및 제2 트렌치(T2)를 동시에 형성할 경우, 제1 하부 패턴(121) 및 제2 하부 패턴(221)은 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
따라서, 제1 하부 패턴(121) 및 제2 하부 패턴(221)에 포함된 물질은 스트레인 완화층(110)에 포함된 물질과 동일한 물질일 수 있다. 즉, 본 발명의 실시예들에 따른 반도체 장치에서, 스트레인 완화층(110)은 실리콘 게르마늄층일 수 있으므로, 제1 하부 패턴(121) 및 제2 하부 패턴(221)도 실리콘 게르마늄층일 수 있다.
덧붙여, 스트레인 완화층(110)과 같이, 제1 하부 패턴(121) 및 제2 하부 패턴(221) 각각의 게르마늄 분율은 두께 방향으로 균일한 게르마늄 분율을 가질 수도 있고, 두께 방향을 따라 변하는 게르마늄 분율을 가질 수도 있다.
서로 대응되는 높이에서, 제1 하부 패턴(121)에 포함된 물질의 격자 상수는 제2 하부 패턴(221)에 포함된 물질의 격자 상수와 실질적으로 동일할 수 있다. 예를 들어, 제1 하부 패턴(121) 및 제2 하부 패턴(221) 각각의 게르마늄 분율이 두께 방향으로 균일한 경우, 제1 하부 패턴(121)에 포함된 물질의 격자 상수는 제2 하부 패턴(221)에 포함된 물질의 격자 상수와 동일할 수 있다.
제1 상부 패턴(122) 및 제2 상부 패턴(222)은 각각 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 상부 패턴(122) 및 제2 상부 패턴(222)은 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 상부 패턴(122) 및 제2 상부 패턴(222)은 각각 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 상부 패턴(122) 및 제2 상부 패턴(222)은 각각 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 상부 패턴(122)은 실리콘을 포함하는 실리콘 패턴이고, 제2 상부 패턴(222)은 실리콘 게르마늄을 포함하는 실리콘 게르마늄 패턴인 것으로 설명한다. 즉, 제1 상부 패턴(122)과 제2 상부 패턴(222)은 서로 다른 물질을 포함할 수 있다.
제1 상부 패턴(122)에 포함된 물질은 실리콘이고, 제2 상부 패턴(222)에 포함된 물질은 실리콘 게르마늄이므로, 제1 상부 패턴(122)에 포함된 물질의 격자 상수는 제2 상부 패턴(222)에 포함된 물질의 격자 상수와 다르다. 좀 더 구체적으로, 제1 상부 패턴(122)에 포함된 물질의 격자 상수는 제2 상부 패턴(222)에 포함된 물질의 격자 상수보다 작다.
제1 핀형 패턴(120)은 실리콘 게르마늄 패턴인 제1 하부 패턴(121)과, 실리콘 패턴인 제1 상부 패턴(122)을 포함한다. 따라서, 제1 상부 패턴(122)에 포함된 물질의 격자 상수는 제1 하부 패턴(121)에 포함된 물질의 격자 상수보다 작을 수 있다.
이를 통해, 트랜지스터의 채널 영역으로 사용될 수 있는 제1 상부 패턴(122)에 인장 응력(tensile stress)가 인가되어, 제1 상부 패턴(122)을 통과하는 전자의 이동도를 향상시킬 수 있다.
제2 핀형 패턴(220)은 실리콘 게르마늄 패턴인 제2 하부 패턴(221)과, 실리콘 게르마늄 패턴인 제2 상부 패턴(222)을 포함한다. 즉, 제2 핀형 패턴(220)은 전체적으로 실리콘 게르마늄 패턴일 수 있다.
하지만, 제2 하부 패턴(221)의 게르마늄 분율은 제2 상부 패턴(222)의 게르마늄 분율과 다를 수 있다. 제2 상부 패턴(222)은 예를 들어, Si1-yGey를 포함할 수 있다. 여기에서, y는 0보다 크고 1보다 작을 수 있다.
예를 들어, 제2 상부 패턴(222)의 게르마늄 분율은 제2 하부 패턴(221)의 게르마늄 분율보다 클 수 있다. 따라서, 제2 상부 패턴(222)에 포함된 물질의 격자 상수는 제2 하부 패턴(221)에 포함된 물질의 격자 상수보다 클 수 있다.
이를 통해, 트랜지스터의 채널 영역으로 사용될 수 있는 제2 상부 패턴(222)에 압축 응력(compressive stress)가 인가되어, 제1 상부 패턴(122)을 통과하는 정공의 이동도를 향상시킬 수 있다.
또한, 제1 핀형 패턴(120)은 실리콘 게르마늄 패턴인 제1 하부 패턴(121)과, 실리콘 패턴인 제1 상부 패턴(122)을 포함하지만, 제2 핀형 패턴(220)은 실리콘 게르마늄 패턴인 제2 하부 패턴(221)과, 실리콘 게르마늄 패턴인 제2 상부 패턴(222)을 포함한다. 따라서, 제1 핀형 패턴(120) 및 제2 핀형 패턴(220)은 서로 다른 물질을 포함한다.
제1 게이트 전극(130)은 제2 방향(Y1)으로 연장되어, 제1 핀형 패턴(120)과 교차하도록 형성될 수 있다. 제1 게이트 전극(130)은 제1 핀형 패턴(120) 및 필드 절연막(105) 상에 형성될 수 있다. 또한, 제1 게이트 전극(130)은 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(120)을 감쌀 수 있다.
제2 게이트 전극(230)은 제4 방향(Y2)으로 연장되어, 제2 핀형 패턴(220)과 교차하도록 형성될 수 있다. 제2 게이트 전극(230)은 제2 핀형 패턴(220) 및 필드 절연막(105) 상에 형성될 수 있다. 또한, 제2 게이트 전극(230)은 필드 절연막(105)의 상면보다 돌출된 제2 핀형 패턴(220)을 감쌀 수 있다.
제1 게이트 전극(130) 및 제2 게이트 전극(230)은 각각 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(130) 및 제2 게이트 전극(230)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(135)은 제1 핀형 패턴(120)과 제1 게이트 전극(130) 사이에 형성될 수 있다. 제1 게이트 절연막(135)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(120)의 프로파일을 따라 형성될 수 있다. 또한, 제1 게이트 절연막(135)은 제1 게이트 전극(130)과 필드 절연막(105) 사이에 배치될 수 있다.
제2 게이트 절연막(235)은 제2 핀형 패턴(220)과 제2 게이트 전극(230) 사이에 형성될 수 있다. 제2 게이트 절연막(235)은 필드 절연막(105)보다 위로 돌출된 제2 핀형 패턴(220)의 프로파일을 따라 형성될 수 있다. 또한, 제2 게이트 절연막(235)은 제2 게이트 전극(230)과 필드 절연막(105) 사이에 배치될 수 있다.
또한, 제1 게이트 절연막(135) 및 제1 핀형 패턴(120) 사이와 제2 게이트 절연막(235) 및 제2 핀형 패턴(220) 사이에, 계면막(interfacial layer)가 더 형성될 수 있다.
제1 게이트 절연막(135) 및 제2 게이트 절연막(235)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(140)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(130)의 측벽 상에 형성될 수 있다. 제2 게이트 스페이서(240)는 제4 방향(Y2)으로 연장된 제2 게이트 전극(230)의 측벽 상에 형성될 수 있다.
제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인(150)은 제1 게이트 전극(130)의 양측에 형성되고, 제2 소오스/드레인(250)은 제2 게이트 전극(230)의 양측에 형성될 수 있다. 도 3에서 도시된 것과 같이, 제1 소오스/드레인(150) 및 제2 소오스/드레인(250)은 각각 핀형 패턴들(120, 220) 내에 불순물을 도핑하여 형성될 수 있다. 또한, 제1 소오스/드레인(150) 및 제2 소오스/드레인(250) 각각은 핀형 패턴들(120, 220) 상에 형성되는 에피택셜막을 포함할 수 있음은 물론이다.
한편, 도 1 및 도 4를 참고하면, 제1 핀형 패턴(120)은 제1 깊이(H1)의 제1 트렌치(T1)에 의해 정의되고, 제2 핀형 패턴(220)은 제2 깊이(H2)의 제2 트렌치(T2)에 의해 정의될 수 있다.
여기에서, 제1 트렌치(T1)의 깊이(H1)은 제1 핀형 패턴(120)의 높이와 실질적으로 동일하고, 제2 트렌치(T2)의 깊이(H2)는 제2 핀형 패턴(220)의 높이와 실질적으로 동일할 수 있다.
제1 핀형 패턴(120)의 높이(H1)은 제1 하부 패턴(121)의 높이(H12)와 제1 상부 패턴(122)의 높이(H11)의 합과 동일할 수 있다. 제2 핀형 패턴(220)의 높이(H2)는 제2 하부 패턴(221)의 높이(H22)와 제2 상부 패턴(222)의 높이(H21)의 합과 동일할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(120)의 높이(H1)는 제2 핀형 패턴(220)의 높이(H2)와 실질적으로 동일할 수 있다. 또한, 제1 하부 패턴(121)의 높이(H12)와 제2 하부 패턴(221)의 높이(H22)는 실질적으로 동일하고, 제1 상부 패턴(122)의 높이(H11)와 제2 상부 패턴(222)의 높이(H21)도 실질적으로 동일할 수 있다.
제1 상부 패턴(122)과 제1 하부 패턴(121)의 경계에서, 제1 상부 패턴(122)의 폭(W11)은 제1 하부 패턴(121)의 폭(W12)와 실질적으로 동일할 수 있다. 즉, 제1 상부 패턴(122)을 정의하는 제1 트렌치(T1)의 측벽과, 제1 하부 패턴(121)을 정의하는 제1 트렌치(T1)의 측벽 사이에 단차가 형성되지 않을 수 있다.
제1 상부 패턴(122)의 폭(W11)과, 제1 하부 패턴(121)의 폭(W12)은 제1 게이트 전극(130)이 연장되는 제2 방향(Y1)으로의 폭을 의미할 수 있다.
제2 상부 패턴(222)과 제2 하부 패턴(221)의 경계에서, 제2 상부 패턴(222)의 폭(W21)은 제2 하부 패턴(221)의 폭(W22)와 실질적으로 동일할 수 있다. 제1 핀형 패턴(120)과 마찬가지로, 제2 상부 패턴(222)을 정의하는 제2 트렌치(T2)의 측벽과, 제2 하부 패턴(221)을 정의하는 제2 트렌치(T2)의 측벽 사이에 단차가 형성되지 않을 수 있다.
제2 상부 패턴(222)의 폭(W21)과, 제2 하부 패턴(221)의 폭(W22)은 제2 게이트 전극(230)이 연장되는 제4 방향(Y2)으로의 폭을 의미한다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 상부 패턴(122)의 폭(W11)은 제2 상부 패턴(222)의 폭(W21)과 다를 수 있다. 예를 들어, 제1 상부 패턴(122)의 폭(W11)은 제2 상부 패턴(222)의 폭(W21)보다 클 수 있다.
본 발명에 대한 설명에서, 제1 핀형 패턴(120)의 폭은 제1 상부 패턴(122)과 제1 하부 패턴(121)의 경계에서 제1 상부 패턴(122)의 폭(W11)으로 정의하고, 제2 핀형 패턴(220)의 폭은 제2 상부 패턴(222)과 제2 하부 패턴(221)의 경계에서 제2 상부 패턴(222)의 폭(W21)으로 정의하도록 한다.
따라서, 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(120)의 폭(W11)은 제2 핀형 패턴(220)의 폭(W21)보다 클 수 있다.
도 2 및 도 4에서, 제1 하부 패턴(121) 및 제2 하부 패턴(221)의 측벽 사이의 폭이 기판(100)에서 멀어짐에 따라 작아지는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제1 하부 패턴(121) 및 제2 하부 패턴(221)의 측벽의 프로파일은 제1 하부 패턴(121) 및 제2 하부 패턴(221) 각각의 게르마늄 분율에 따라 다양한 모양을 가질 수 있다.
좀 더 구체적으로, 두께 방향으로의 제1 하부 패턴(121) 및 제2 하부 패턴(221) 각각의 게르마늄 분율의 프로파일이 어떤 모양을 갖는지에 따라, 제1 하부 패턴(121) 및 제2 하부 패턴(221)의 측벽 사이의 폭은 기판(100)에서 멀어짐에 따라 작아질 수도 있고, 기판(100)에서 멀어짐에 따라 커질 수도 있다. 또는, 제1 하부 패턴(121) 및 제2 하부 패턴(221)의 측벽 사이의 폭은 프로파일은 기판(100)에서 멀어짐에 따라 작아졌다가 커질 수도 있고, 기판(100)에서 멀어짐에 따라 커지다가 작아질 수도 있고, 일정할 수도 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 핀형 패턴(120)을 정의하는 제1 트렌치(T1)의 깊이(H1)은 제2 핀형 패턴(220)을 정의하는 제2 트렌치(T2)의 깊이(H2)와 다를 수 있다. 다시 말하면, 제1 핀형 패턴(120)의 높이(H1)은 제2 핀형 패턴(220)의 높이(H2)와 다를 수 있다.
예를 들어, 제1 트렌치(T1)의 깊이(H1)는 제2 트렌치(T2)의 깊이(H2)보다 얕을 수 있다. 따라서, 제2 핀형 패턴(220)의 높이(H2)는 제1 핀형 패턴(120)의 높이(H1)보다 높을 수 있다.
제1 상부 패턴(122)의 높이(H11)와 제2 상부 패턴(222)의 높이(H21)도 실질적으로 동일할 수 있다.
반면, 제1 하부 패턴(121)의 높이(H12)와 제2 하부 패턴(221)의 높이(H22)는 서로 다를 수 있다. 예를 들어, 제1 하부 패턴(121)의 높이(H12)는 제2 하부 패턴(221)의 높이(H22)보다 낮을 수 있다.
도 6는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 상부 패턴(122)의 높이(H11)는 제2 상부 패턴(222)의 높이(H21)와 다를 수 있다.
덧붙여, 제1 핀형 패턴(120)의 높이(H1)는 제2 핀형 패턴(220)의 높이(H2)와 실질적으로 동일할 수 있다.
따라서, 제1 하부 패턴(121)의 높이(H12)는 제2 하부 패턴(221)의 높이(H22)와 다를 수 있다.
도 6에서, 제1 상부 패턴(122)의 높이(H11)는 제2 상부 패턴(222)의 높이(H21)보다 낮은 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 상부 패턴(122)의 높이(H11)는 제2 상부 패턴(222)의 높이(H21)보다 높을 수 있음은 물론이다.
이와 같은 차이는 제1 트렌치(T1) 및 제2 트렌치(T2)를 형성하기 전에, 제1 상부 패턴(122)의 모체가 되는 제1 상부막과 제2 상부 패턴(222)의 모체가 되는 제2 상부막 중 어떤 층이 먼저 형성되는지에 따라 달라질 수 있다.
좀 더 구체적으로, 제1 상부막을 성장시킨 후, 제1 상부막의 일부를 식각하고, 식각된 부분에 제2 상부막을 성장시킬 경우, 제1 상부 패턴(122)의 높이(H11)는 제2 상부 패턴(222)의 높이(H21)보다 낮을 수 있다. 하지만, 상술한 것과 반대로 제2 상부막을 성장한 후, 제1 상부막을 성장한 경우, 제1 상부 패턴(122)의 높이(H11)는 제2 상부 패턴(222)의 높이(H21)보다 높을 수 있다.
추가적으로, 도 5에서 도시된 제2 실시예와, 도 6에서 도시된 제3 실시예를 통해, 제2 핀형 패턴(220)의 높이(H2)는 제1 핀형 패턴(120)의 높이(H1)보다 높으면서, 제1 상부 패턴(122)의 높이(H11)는 제2 상부 패턴(222)의 높이(H21)와 다른 본 발명의 변형예는 당업자에게 자명할 수 있다.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7을 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제2 상부 패턴(222)과 제2 하부 패턴(221)의 경계에서, 제2 상부 패턴(222)의 폭(W21)은 제2 하부 패턴(221)의 폭(W22)과 다를 수 있다.
예를 들어, 제2 상부 패턴(222)과 제2 하부 패턴(221)의 경계에서, 제2 상부 패턴(222)의 폭(W21)은 제2 하부 패턴(221)의 폭(W22)보다 작을 수 있다. 이에 따라, 제2 상부 패턴(222)을 정의하는 제2 트렌치(T2)의 측벽과, 제2 하부 패턴(221)을 정의하는 제2 트렌치(T2)의 측벽 사이에 단차가 형성될 수 있다.
이 때, 제1 상부 패턴(122)과 제1 하부 패턴(121)의 경계에서, 제1 상부 패턴(122)의 폭(W11)은 제1 하부 패턴(121)의 폭(W12)와 실질적으로 동일할 수 있다. 즉, 제1 상부 패턴(122)을 정의하는 제1 트렌치(T1)의 측벽과, 제1 하부 패턴(121)을 정의하는 제1 트렌치(T1)의 측벽 사이에 단차가 형성되지 않을 수 있다.
도 8은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 제1 상부 패턴(122)과 제1 하부 패턴(121)의 경계에서, 제1 상부 패턴(122)의 폭(W11)은 제1 하부 패턴(121)의 폭(W12)과 다를 수 있다.
예를 들어, 제1 상부 패턴(122)과 제1 하부 패턴(121)의 경계에서, 제1 상부 패턴(122)의 폭(W11)은 제1 하부 패턴(121)의 폭(W12)보다 작을 수 있다. 이에 따라, 제1 상부 패턴(122)을 정의하는 제1 트렌치(T1)의 측벽과, 제1 하부 패턴(121)을 정의하는 제1 트렌치(T1)의 측벽 사이에 단차가 형성될 수 있다.
이 때, 제2 상부 패턴(222)과 제2 하부 패턴(221)의 경계에서, 제2 상부 패턴(222)의 폭(W21)은 제2 하부 패턴(221)의 폭(W22)와 실질적으로 동일할 수 있다. 즉, 제2 상부 패턴(222)을 정의하는 제2 트렌치(T2)의 측벽과, 제2 하부 패턴(221)을 정의하는 제2 트렌치(T2)의 측벽 사이에 단차가 형성되지 않을 수 있다.
덧붙여, 제1 하부 패턴(121)의 폭(W12)에 대한 제1 상부 패턴(122)의 폭(W11)의 변화에 따라서, 제1 상부 패턴(122)의 폭(W11)은 제2 상부 패턴(222)의 폭(W21)과 다를 수도 있고, 실질적으로 동일할 수도 있다.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9를 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 상부 패턴(122)과 제1 하부 패턴(121)의 경계에서, 제1 상부 패턴(122)의 폭(W11)은 제1 하부 패턴(121)의 폭(W12)과 다를 수 있다. 또한, 제2 상부 패턴(222)과 제2 하부 패턴(221)의 경계에서, 제2 상부 패턴(222)의 폭(W21)은 제2 하부 패턴(221)의 폭(W22)과 다를 수 있다.
예를 들어, 제1 상부 패턴(122)과 제1 하부 패턴(121)의 경계에서, 제1 상부 패턴(122)의 폭(W11)은 제1 하부 패턴(121)의 폭(W12)보다 작을 수 있고, 제2 상부 패턴(222)과 제2 하부 패턴(221)의 경계에서, 제2 상부 패턴(222)의 폭(W21)은 제2 하부 패턴(221)의 폭(W22)보다 작을 수 있다.
이에 따라, 제1 상부 패턴(122)을 정의하는 제1 트렌치(T1)의 측벽 및 제1 하부 패턴(121)을 정의하는 제1 트렌치(T1)의 측벽 사이와, 제2 상부 패턴(222)을 정의하는 제2 트렌치(T2)의 측벽 및 제2 하부 패턴(221)을 정의하는 제2 트렌치(T2)의 측벽 사이에 단차가 각각 형성될 수 있다.
제1 하부 패턴(121)의 폭(W12)에 대한 제1 상부 패턴(122)의 폭(W11)의 변화 및 제2 하부 패턴(221)의 폭(W22)에 대한 제2 상부 패턴(222)의 폭(W21)의 변화에 따라서, 제1 상부 패턴(122)의 폭(W11)은 제2 상부 패턴(222)의 폭(W21)과 다를 수도 있고, 실질적으로 동일할 수도 있다.
도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 10을 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 제2 상부 패턴(222)과 제2 하부 패턴(221)의 경계에서, 제2 상부 패턴(222)의 폭(W21)은 제2 하부 패턴(221)의 폭(W22)과 다를 수 있다.
예를 들어, 제2 상부 패턴(222)과 제2 하부 패턴(221)의 경계에서, 제2 하부 패턴(221)의 폭(W22)은 제2 상부 패턴(222)의 폭(W21)보다 작을 수 있다.
이에 따라, 제2 상부 패턴(222)을 정의하는 제2 트렌치(T2)의 측벽과, 제2 하부 패턴(221)을 정의하는 제2 트렌치(T2)의 측벽 사이에 언더컷(undercut)이 형성될 수 있다.
이 때, 제1 상부 패턴(122)과 제1 하부 패턴(121)의 경계에서, 제1 상부 패턴(122)의 폭(W11)은 제1 하부 패턴(121)의 폭(W12)와 실질적으로 동일할 수 있다.
도 10에서 도시되는 것과 달리, 본 발명의 제7 실시예에 따른 반도체 장치의 변형예로, 제1 상부 패턴(122)과 제1 하부 패턴(121)의 경계에서, 제1 하부 패턴(121)의 폭(W12)은 제1 상부 패턴(122)의 폭(W11)보다 작고, 제2 상부 패턴(222)과 제2 하부 패턴(221)의 경계에서, 제2 상부 패턴(222)의 폭(W21)은 제2 하부 패턴(221)의 폭(W22)와 실질적으로 동일할 수 있다.
또는, 제1 상부 패턴(122)과 제1 하부 패턴(121)의 경계에서, 제1 하부 패턴(121)의 폭(W12)은 제1 상부 패턴(122)의 폭(W11)보다 작고, 제2 상부 패턴(222)과 제2 하부 패턴(221)의 경계에서, 제2 하부 패턴(221)의 폭(W22)은 제2 상부 패턴(222)의 폭(W21)보다 작을 수 있다.
도 11은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11을 참고하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)에서, 제1 상부 패턴(122)과 제1 하부 패턴(121)의 경계에서, 제1 하부 패턴(121)의 폭(W12)은 제1 상부 패턴(122)의 폭(W11)보다 작을 수 있다.
제2 상부 패턴(222)과 제2 하부 패턴(221)의 경계에서, 제2 상부 패턴(222)의 폭(W21)은 제2 하부 패턴(221)의 폭(W22)보다 작을 수 있다.
이에 따라, 제1 상부 패턴(122)을 정의하는 제1 트렌치(T1)의 측벽과, 제1 하부 패턴(121)을 정의하는 제1 트렌치(T1)의 측벽 사이에, 언더컷(undercut)이 형성될 수 있다. 또한, 제2 상부 패턴(222)을 정의하는 제2 트렌치(T2)의 측벽과, 제2 하부 패턴(221)을 정의하는 제2 트렌치(T2)의 측벽 사이에 단차가 형성될 수 있다.
도 11에서 도시되는 것과 달리, 본 발명의 제8 실시예에 따른 반도체 장치의 변형예로, 제1 상부 패턴(122)과 제1 하부 패턴(121)의 경계에서, 제1 상부 패턴(122)의 폭(W11)은 제1 하부 패턴(121)의 폭(W22)보다 작고, 제2 상부 패턴(222)과 제2 하부 패턴(221)의 경계에서, 제2 상부 패턴(222)의 폭(W21)은 제2 하부 패턴(221)의 폭(W22)보다 클 수 있다.
변형예의 경우, 제1 하부 패턴(121)의 폭(W12)에 대한 제1 상부 패턴(122)의 폭(W11)의 변화에 따라서, 제1 상부 패턴(122)의 폭(W11)은 제2 상부 패턴(222)의 폭(W21)과 다를 수도 있고, 실질적으로 동일할 수도 있다.
도 12는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 13은 도 12의 반도체 장치의 레이아웃도이다.
도 12를 참조하면, 반도체 장치는, 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 12 및 도 13을 참조하면, 서로 이격된 제1 액티브 핀(310), 제2 액티브 핀(320), 제3 액티브 핀(330), 제4 액티브 핀(340)은 일 방향(예를 들어, 도 13의 상하방향)으로 길게 연장되도록 형성된다. 제2 액티브 핀(320), 제3 액티브 핀(330)은 제1 액티브 핀(310), 제4 액티브 핀(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 라인(351), 제2 게이트 라인(352), 제3 게이트 라인(353), 제4 게이트 라인(354)은 타 방향(예를 들어, 도 13의 좌우 방향)으로 길게 연장되고, 제1 액티브 핀(310) 내지 제4 액티브 핀(340)을 교차하도록 형성된다.
구체적으로, 제1 게이트 라인(351)은 제1 액티브 핀(310)과 제2 액티브 핀(320)을 완전히 교차하고, 제3 액티브 핀(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 라인(353)은 제4 액티브 핀(340)과 제3 액티브 핀(330)을 완전히 교차하고, 제2 액티브 핀(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 라인(352), 제4 게이트 라인(354)은 각각 제1 액티브 핀(310), 제4 액티브 핀(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 라인(351)과 제2 액티브 핀(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 라인(351)과 제1 액티브 핀(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 라인(352)과 제1 액티브 핀(310)이 교차되는 영역 주변에 정의된다.
제2 풀업 트랜지스터(PU2)는 제3 게이트 라인(353)과 제3 액티브 핀(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 라인(353)과 제4 액티브 핀(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 라인(354)과 제4 액티브 핀(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 라인(351~354)과, 제1 내지 제4 액티브 핀(310, 320, 330, 340)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(361)은 제2 액티브 핀(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 제2 공유 컨택(362)은 제3 액티브 핀(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 SRAM 레이아웃에 채용될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 14를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 16은 태블릿 PC(1200)을 도시한 도면이고, 도 17은 노트북(1300)을 도시한 도면이며, 도 18은 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 스트레인 완화막
120, 220: 핀형 패턴 121, 221: 하부 패턴
122, 222: 상부 패턴 130, 230: 게이트 전극
T1, T2: 트렌치

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 화합물 반도체층;
    상기 제1 영역의 상기 화합물 반도체층으로부터 돌출되는 제1 핀형 패턴; 및
    상기 제2 영역의 상기 화합물 반도체층으로부터 돌출되고, 상기 제1 핀형 패턴과 다른 물질을 포함하는 제2 핀형 패턴으로, 상기 제2 핀형 패턴의 폭은 상기 제1 핀형 패턴의 폭보다 작은 제2 핀형 패턴을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 핀형 패턴은 상기 화합물 반도체층 상에 순차적으로 적층된 제1 상부 패턴 및 제1 하부 패턴을 포함하고,
    상기 제2 핀형 패턴은 상기 화합물 반도체층 상에 순차적으로 적층된 제2 상부 패턴 및 제2 하부 패턴을 포함하고,
    상기 제1 상부 핀형 패턴은 상기 제2 상부 핀형 패턴과 다른 물질을 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 상부 패턴에 포함된 물질의 격자 상수는 상기 제2 상부 패턴에 포함된 물질의 격자 상수보다 작은 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 상부 패턴의 높이는 상기 제2 상부 패턴의 높이와 다른 반도체 장치.
  5. 제2 항에 있어서,
    상기 제1 상부 패턴의 폭은 상기 제2 상부 패턴의 폭보다 큰 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 핀형 패턴은 서로 간에 직접 접촉하는 제1 상부 패턴 및 제1 하부 패턴을 포함하고,
    상기 제2 핀형 패턴은 서로 간에 직접 접촉하는 제2 상부 패턴 및 제2 하부 패턴을 포함하고,
    상기 제2 상부 패턴 및 상기 제2 하부 패턴의 경계에서, 상기 제2 상부 패턴의 폭은 상기 제2 하부 패턴의 폭과 다른 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 상부 패턴 및 상기 제1 하부 패턴의 경계에서, 상기 제1 상부 패턴의 폭은 상기 제1 하부 패턴의 폭과 실질적으로 동일한 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 핀형 패턴의 높이는 상기 제2 핀형 패턴의 높이보다 낮은 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 핀형 패턴의 높이는 상기 제2 핀형 패턴의 높이와 실질적으로 동일한 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 영역은 NMOS 형성 영역이고, 상기 제2 영역은 PMOS 형성 영역인 반도체 장치.
  11. 제1 항에 있어서,
    상기 화합물 반도체층 상에, 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극과, 상기 제2 핀형 패턴과 교차하는 제2 게이트 전극을 더 포함하는 반도체 장치.
  12. 제1 영역 및 제2 영역을 포함하는 화합물 반도체층;
    상기 제1 영역의 상기 화합물 반도체층 상에 순차적으로 적층된 제1 하부 패턴과 제1 상부 패턴을 포함하고, 제1 깊이의 제1 트렌치에 의해 정의되는 제1 핀형 패턴; 및
    상기 제2 영역의 상기 화합물 반도체층 상에 순차적으로 적층된 제2 하부 패턴과 제2 상부 패턴을 포함하고, 상기 제1 깊이와 다른 제2 깊이의 제2 트렌치에 의해 정의되는 제2 핀형 패턴을 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제1 상부 패턴에 포함된 물질의 격자 상수는 상기 제2 상부 패턴에 포함된 물질의 격자 상수와 다르고,
    상기 제1 하부 패턴에 포함된 물질의 격자 상수는 상기 제2 하부 패턴에 포함된 물질의 격자 상수와 실질적으로 동일한 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 상부 패턴에 포함된 물질의 격자 상수는 상기 제2 상부 패턴에 포함된 물질의 격자 상수보다 작고,
    상기 제1 깊이는 상기 제2 깊이보다 얕은 반도체 장치.
  15. 제12 항에 있어서,
    상기 제1 하부 패턴의 높이는 상기 제2 하부 패턴의 높이와 다른 반도체 장치.
  16. 제12 항에 있어서,
    상기 제1 상부 패턴의 폭은 상기 제2 상부 패턴의 폭과 다른 반도체 장치.
  17. 제1 영역 및 제2 영역을 포함하는 화합물 반도체층;
    상기 제1 영역의 상기 화합물 반도체층 상에 순차적으로 적층된 제1 하부 패턴 및 제1 상부 패턴을 포함하는 제1 핀형 패턴으로, 상기 제1 하부 패턴은 실리콘 게르마늄 패턴이고, 상기 제1 상부 패턴은 실리콘 패턴인 제1 핀형 패턴; 및
    상기 제2 영역의 상기 화합물 반도체층 상에 순차적으로 적층된 제2 하부 패턴 및 제2 상부 패턴을 포함하는 제2 핀형 패턴으로, 상기 제2 핀형 패턴은 실리콘 게르마늄 패턴이고, 상기 제2 상부 패턴의 게르마늄 분율은 상기 제2 하부 패턴의 게르마늄 분율보다 높고, 상기 제2 상부 패턴의 폭은 상기 제1 상부 패턴의 폭과 다른 제2 핀형 패턴을 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 상부 패턴의 폭은 상기 제2 상부 패턴의 폭보다 큰 반도체 장치.
  19. 제17 항에 있어서,
    상기 제1 하부 패턴의 높이는 상기 제2 하부 패턴의 높이와 실질적으로 동일한 반도체 장치.
  20. 제17 항에 있어서,
    상기 화합물 반도체층은 실리콘 게르마늄을 포함하는 반도체 장치.
KR1020150057802A 2015-04-24 2015-04-24 반도체 장치 KR102372167B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150057802A KR102372167B1 (ko) 2015-04-24 2015-04-24 반도체 장치
US15/049,648 US9966375B2 (en) 2015-04-24 2016-02-22 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150057802A KR102372167B1 (ko) 2015-04-24 2015-04-24 반도체 장치

Publications (2)

Publication Number Publication Date
KR20160126573A true KR20160126573A (ko) 2016-11-02
KR102372167B1 KR102372167B1 (ko) 2022-03-07

Family

ID=57146894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150057802A KR102372167B1 (ko) 2015-04-24 2015-04-24 반도체 장치

Country Status (2)

Country Link
US (1) US9966375B2 (ko)
KR (1) KR102372167B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074657B2 (en) 2016-04-28 2018-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing fins and semiconductor device which includes fins
US9773870B1 (en) * 2016-06-28 2017-09-26 International Business Machines Corporation Strained semiconductor device
US10475692B2 (en) * 2017-04-07 2019-11-12 Globalfoundries Inc. Self aligned buried power rail
CN109830462B (zh) * 2017-11-23 2021-06-22 联华电子股份有限公司 制作半导体元件的方法
WO2019135766A1 (en) * 2018-01-08 2019-07-11 Intel Corporation Stacked transistor architecture having diverse fin geometry
US10734478B2 (en) 2018-03-19 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN110858565B (zh) * 2018-08-24 2022-06-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
DE102019121270B4 (de) 2018-09-28 2024-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Bildungsverfahren einer Halbleitervorrichtung mit Finnenstrukturen
US11121138B1 (en) * 2020-04-24 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance pickup cells for SRAM
US11424347B2 (en) * 2020-06-11 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100129146A (ko) * 2009-05-29 2010-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 증감 3가 또는 4가 멀티-게이트 트랜지스터
US20130075797A1 (en) * 2011-09-22 2013-03-28 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR20130106091A (ko) * 2012-03-19 2013-09-27 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
KR20130116140A (ko) * 2012-04-13 2013-10-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ들을 위한 장치
US20140231872A1 (en) * 2013-02-20 2014-08-21 Taiwan Semiconductor Manfacturing Co., Ltd. Method for inducing strain in finfet channels

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100446302B1 (ko) 2002-06-05 2004-08-30 삼성전자주식회사 음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및그 제조방법
JP4158610B2 (ja) 2003-06-16 2008-10-01 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
KR100590391B1 (ko) 2003-12-11 2006-06-15 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP2006156687A (ja) 2004-11-29 2006-06-15 Sumco Corp エピタキシャルウェーハ
KR100676828B1 (ko) 2005-12-29 2007-02-01 주식회사 실트론 서로 다른 게르마늄 함유량을 갖는 반도체 에피층 패턴들의평탄화 방법
US7811891B2 (en) 2006-01-13 2010-10-12 Freescale Semiconductor, Inc. Method to control the gate sidewall profile by graded material composition
US20130307122A1 (en) 2012-05-16 2013-11-21 Tsinghua University Bipolar transistor with embedded epitaxial external base region and method of forming the same
JP2014192163A (ja) 2013-03-26 2014-10-06 Mitsubishi Electric Corp ＳｉＣエピタキシャルウエハの製造方法
KR102165614B1 (ko) 2013-06-28 2020-10-14 엘지이노텍 주식회사 에피택셜 웨이퍼
US9887196B2 (en) * 2014-04-07 2018-02-06 International Business Machines Corporation FinFET including tunable fin height and tunable fin width ratio
US10468528B2 (en) * 2014-04-16 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with high-k metal gate stack
US9306067B2 (en) * 2014-08-05 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Nonplanar device and strain-generating channel dielectric
US9431539B2 (en) * 2014-10-10 2016-08-30 Globalfoundries Inc. Dual-strained nanowire and FinFET devices with dielectric isolation
TWI629790B (zh) * 2015-01-26 2018-07-11 聯華電子股份有限公司 半導體元件及其製作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100129146A (ko) * 2009-05-29 2010-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 증감 3가 또는 4가 멀티-게이트 트랜지스터
US20130075797A1 (en) * 2011-09-22 2013-03-28 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR20130106091A (ko) * 2012-03-19 2013-09-27 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
KR20130116140A (ko) * 2012-04-13 2013-10-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ들을 위한 장치
US20140231872A1 (en) * 2013-02-20 2014-08-21 Taiwan Semiconductor Manfacturing Co., Ltd. Method for inducing strain in finfet channels

Also Published As

Publication number Publication date
US20160315085A1 (en) 2016-10-27
KR102372167B1 (ko) 2022-03-07
US9966375B2 (en) 2018-05-08

Similar Documents

Publication Publication Date Title
KR102372167B1 (ko) 반도체 장치
US9318491B2 (en) Semiconductor fin devices and method of fabricating the semiconductor fin devices
US9923058B2 (en) Semiconductor device having a fin
KR20160133706A (ko) 반도체 장치 및 그 제조 방법
US9312188B2 (en) Method for fabricating semiconductor device
KR20150130087A (ko) 반도체 장치 및 그 제조 방법
KR20170000633A (ko) 반도체 장치
KR20130126313A (ko) 반도체 장치 및 그 제조 방법
KR20140121634A (ko) 반도체 장치 및 그 제조 방법
US20200219875A1 (en) Semiconductor device
KR20160079598A (ko) 반도체 장치 및 그 제조 방법
KR20160008440A (ko) 반도체 장치 및 그 제조 방법
US20150333075A1 (en) Semiconductor Device
KR20160020870A (ko) 반도체 장치 및 그 제조 방법
KR102094745B1 (ko) 반도체 장치 및 그 제조 방법
US9466703B2 (en) Method for fabricating semiconductor device
KR20140099743A (ko) 반도체 장치 및 그 제조 방법
KR20140139340A (ko) 반도체 장치 및 그 제조 방법
KR20140126625A (ko) 반도체 장치 및 그 제조 방법
KR102483028B1 (ko) 반도체 장치
KR102410135B1 (ko) 반도체 장치 및 그 제조 방법
US9577043B2 (en) Semiconductor device and method for fabricating the same
KR20150088172A (ko) 반도체 장치 및 그 제조 방법
US9391134B2 (en) Fin field effect transistor, semiconductor device including the same and method of forming the semiconductor device
KR102387919B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant