KR20100129146A - 증감 3가 또는 4가 멀티-게이트 트랜지스터 - Google Patents

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Abstract

집적 회로 구조는 반도체 기판; 상기 반도체 기판 위에 있는 절연 영역들; 및 상기 반도체 기판 위에 있으며 적어도 일부분이 상기 절연 영역들 사이의 공간 내에 있는 에피택시 영역을 포함한다. 상기 에피택시 영역은 Ⅲ-Ⅴ 복합 반도체 물질을 포함한다. 상기 에피택시 영역은 하부 영역과 상기 하부 영역 위에 있는 상부 영역을 또한 포함한다. 상기 하부 영역과 상기 반도체 기판은 제1 격자 불일치(lattice mismatch)를 갖는다. 상기 상부 영역과 상기 반도체 기판은 상기 제1 격자 불일치와 상이한 제2 격자 불일치를 갖는다.

Description

증감 3가 또는 4가 멀티-게이트 트랜지스터{Gradient Ternary or Quaternary Multiple-Gate Transistor}
본 발명은 일반적으로 집적 회로 장치들에 관한 것이며, 보다 특정적으로는 핀 전계-효과 트랜지스터들(fin field-effect transistors) 및 그 제조 방법들에 관한 것이다.
MOS(metal-oxide-semiconductor) 트랜지스터들의 속도는 MOS 트랜지스터의 구동 전류들과 밀접하게 관련되며, 상기 구동 전류들은 다시 전하들의 이동성(mobility)에 밀접하게 관련된다. 예를 들어, NMOS 트랜지스터들은 그것들의 채널 영역들에서의 전자 이동성이 높을 때 큰 구동 전류들을 갖는 한편, PMOS 트랜지스터들은 그것들의 채널 영역들에서의 홀(hole) 이동성이 높을 때 큰 구동 전류들을 갖는다.
Ⅲ족 및 Ⅴ족 원소들로 이루어진 복합 반도체 물질들(이하에서는 Ⅲ-Ⅴ 복합 반도체들로 지칭됨)은 그것들의 높은 전하 이동성에 기해 NMOS 장치들을 형성함에 있어서 좋은 후보들이다. 그리고, 게르마늄은 일반적으로 공지된 반도체 물질이며, 게르마늄의 전자 이동성 및 홀 이동성은, 집적 회로 형성에서 가장 일반적으로 사용되는 반도체 물질인 실리콘에 비해 더 크다. 그리하여, 게르마늄도 집적 회로를 형성함에 있어 우수한 물질이다. 따라서, Ⅲ-Ⅴ 기반의 그리고 게르마늄-기반의 트랜지스터들이 최근에 개발되었다.
하지만, 비록 Ⅲ-Ⅴ 복합 반도체들 또는 게르마늄으로 형성된 MOS 트랜지스터들이 높은 구동 전류들을 갖지만, 이러한 MOS 트랜지스터들의 누설 전류(leakage current)가 또한 크다는 점은 반도체 산업이 직면한 과제이다. 이는 Ⅲ-Ⅴ 복합 반도체들 또는 게르마늄의 낮은 밴드갭(bandgap) 및 높은 유전 상수들(dielectric constants)에 의해 부분적으로 발생된다. 예를 들어, 도 1은 게르마늄, 일반적으로 사용되는 Ⅲ-Ⅴ 복합 반도체들, 및 Ⅳ족 물질들과 같은 다른 반도체 물질들의 밴드갭 및 유전 상수들의 비교를 도시하고 있다. 도 1은 게르마늄 및 일반적으로 사용되는 일부 Ⅲ-Ⅴ 복합 반도체들의 밴드갭들이 작다는 것을 보인다. 따라서, 각각의 MOS 트랜지스터들은 그것들의 게이트(gate) 및 소스(source)/드레인(drain) 영역들 사이의 높은 밴드간(band-to-band) 누설 전류로 인한 곤란이 있다. 이러한 물질들의 높은 유전 상수들이 누설 전류들을 더욱 악화시킨다. 결과적으로, Ⅲ-Ⅴ 기반의 MOS 트랜지스터들 및 게르마늄-기반의 MOS 트랜지스터들의 온/오프 전류 비(on/off current ratio : Ion/Ioff)는 비교적 낮다.
본 발명의 일 관점에 따르면, 집적 회로 구조는 반도체 기판; 상기 반도체 기판 위에 있는 절연 영역들; 및 상기 반도체 기판 위에 있으며 적어도 일부분이 상기 절연 영역들 사이의 공간 내에 있는 에피택시(epitaxy) 영역을 포함한다. 상기 에피택시 영역은 Ⅲ-Ⅴ 복합 반도체 물질을 포함한다. 상기 에피택시 영역은 하부 영역과 상기 하부 영역 위에 있는 상부 영역을 또한 포함한다. 상기 하부 영역과 상기 반도체 기판은 제1 격자 불일치(lattice mismatch)를 갖는다. 상기 상부 영역과 상기 반도체 기판은 상기 제1 격자 불일치와 상이한 제2 격자 불일치를 갖는다.
다른 실시예들이 또한 개시된다.
본 발명의 유리한 특징들은, 개선된 구동 전류들(drive currents), 감소된 누설 전류들(leakage currents), 및 높은 온-투-오프 전류 비들(on-to-off current ratios)을 포함하는, MOS 트랜지스터들에서의 개선된 성능을 포함한다.
본 발명 및 그의 이점들에 대한 보다 완전한 이해를 위해, 이하에서는 첨부된 도면들과 연계한 이하의 설명들이 참조된다.
도 1은 반도체 물질들의 밴드갭들 및 유전 상수들을 도시한다.
도 2 내지 6은 본 발명의 일 실시예에 따라 핀 전계-효과 트랜지스터(FinFET)의 제조에서 중간 단계들의 단면도들을 도시한다.
도 7은 도 2 내지 6에 도시된 단계들을 사용하여 형성되는 FinFET의 사시도를 도시한다.
도 8 및 9는 다른 실시예에 따라 FinFET의 제조에서 중간 단계들의 단면도들을 도시한다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 여러 실시예들의 제조 및 사용이 보다 상세하게 논의될 것이다. 하지만, 본 발명은 폭 넓은 특정 항목들로 구체화될 수 있는, 응용 가능한 많은 발명적 개념들을 제공한다. 여기서 설명되는 특정 실시예들은 단지 본 발명을 구성하고 사용하는 특정 방법들을 예시하는 것이지, 본 발명의 범위를 제한하는 것은 아니다.
신규한 핀 전계-효과 트랜지스터들(fin field-effect transistors: FinFETs) 및 그 형성 방법이 소개된다. 본 발명의 제조 실시예들의 중간 단계들이 예시된다. 그 실시예들의 변경들 및 동작이 설명된다. 본 발명의 여러 관점들 및 예시적 실시예들에 걸쳐, 동일 요소들을 지시하기 위해 동일한 참조 번호들이 사용된다.
도 2 내지 6은 FinFET 제조에서의 중간 단계들의 단면도들을 도시한다. 도 2를 참조하면, 기판(10)이 제공된다. 기판(10)은 실리콘, 게르마늄, SiC, SiGe, GaAs 등과 같은 일반적으로 사용되는 반도체 물질들로 형성된 반도체일 수 있다. STI(shallow trench isolation) 영역들(14)과 같은 절연 영역들이 기판(10)에 형성된다. STI 영역들(14)의 형성 공정은 종래에 알려져 있으므로, 여기서 반복하지 않는다. 이웃하는 절연 영역들(14) 사이의 간격(S)은 예로써 약 50 nm 이하 심지어 약 30 nm 이하로서 작을 수 있으며, 다만 상기 간격(S)은 보다 클 수도 있다. 하지만, 해당 기술분야의 당업자들은, 본 설명 전반에 걸쳐 기술되는 치수들은 단지 예시적이며 다른 형성 기술들이 사용된다면 변경될 것임을 이해할 것이다.
다음으로, 도 3에 도시된 바와 같이, 절연 영역들(14)의 대향하는 측벽들 사이의 기판(10) 일부분이 개구(18)를 형성하기 위해 파여진다. 홈 깊이 D1은 실질적으로 절연 영역들(14)의 두께 D2와 같거나 그 이하이다.
도 4에서, 상기 개구(18) 안에 반도체 물질(22)이 에피택셜 성장된다(epitaxially grown). 반도체 물질(22)은 Ⅲ-Ⅴ 복합 반도체 물질과 같은 높은 전자 이동성을 지닌 물질을 포함할 수 있으며, 상기 Ⅲ-Ⅴ 복합 반도체 물질은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 그것들의 조합들, 및 그것들의 멀티층들(multi-layers)을 포함할 수 있으되, 그에 한정되는 것은 아니다. 일 실시예에서, 반도체 물질(22)은, 하부 영역의 조성이 바람직한 상부 영역의 조성으로 점차적으로 변하는, 증감 조성(gradient composition)을 포함한다. 또한, 반도체 물질(22)의 하부 영역은 기판(10)의 격자 상수(lattice constant)에 근접한 격자 상수를 가질 수 있는 반면, 반도체 물질(22)과 기판(10) 사이의 격자 상수 불일치(mismatch)는 반도체 물질(22)의 하부로부터 상부로 갈수록 점차 증가한다. 예시적인 실시예에서, 도 4에 개략적으로 도시된 바와 같이, 하부 영역(221)은 GaAs인 반면, 기판(10)은 실리콘으로 형성된다. GaAS의 격자 상수는 실리콘의 격자 상수보다 더 크며, GaAS와 실리콘 사이의 격자 상수 불일치는 약 4 퍼센트이다. 반도체 물질(22)의 상부 영역(223)은 In0.5Ga0.47As과 In0.7Ga0.3As 사이의 조성을 갖는 InGaAs로 형성될 수 있다. In0.5Ga0.47As로 형성된다면, 상부 영역(223)의 격자 상수는 실리콘의 격자 상수보다 약 8 퍼센트 더 크다. 반도체 물질(22)의 중앙 영역들은 하부 영역(221)의 조성과 상부 영역(223)의 조성 사이의 조성들을 갖는다. 따라서, 반도체 물질(22)의 중앙 영역들은 하부 영역(221)의 격자 상수와 상부 영역(223)의 격자 상수 사이의 격자 상수들을 갖는다. 예를 들어, 중앙 영역(222)에서는, 하부에서 상부로 갈수록 인듐(indium) 퍼센티지가 증가하며, 예시적인 중앙 영역(222)의 일부분은 In0.2Ga0.8As의 조성을 갖는다.
대안적인 실시예들에서, 하부 영역(221)은 게르마늄으로 형성되고, 게르마늄 상에는 InGaAs가 형성되며, InGaAs의 인듐 퍼센티지는 하부로부터 상부로 점차 증가하여, 상부 영역(223)에서 In0.5Ga0.47As, In0.7Ga0.3As, 또는 그 사이의 조성과 같은 바람직한 조성이 달성된다.
반도체 물질(22)은 연속적으로 변하는 조성을 가질 수 있으며, 이는 예를 들어, 트리메틸 인듐(trimethyl indium: TMIn)과 같은 인듐-포함 가스들, 및/또는 트리메틸 갈륨(trimethyl gallium: TMGa)과 같은 갈륨-포함 가스들의 유량을 연속적으로 조절함으로서 달성될 수 있다. 반도체 물질(22)의 조성은 또한 층을 이룰 수도 있으며, 이때 층들 간에는 실질적으로 갑작스러운 조성 변화가 있다. 결과적인 반도체 물질(22)의 조성(연속적으로 변하거나 층을 이루는 조성)은 증감 조성(gradient composition)으로 지칭된다.
결과적인 구조에서, 반도체 물질(22)의 상부 영역(223)은 고-이동성(high-mobility) Ⅲ-Ⅴ 복합 반도체 물질로 형성되며, 상기 Ⅲ-Ⅴ 복합 반도체 물질은 3개의 Ⅲ족 및 Ⅴ족 원소들을 포함하는 적어도 하나의 3가 물질(tenary material)이다. 대안적으로, 고-이동성 Ⅲ-Ⅴ 복합 반도체 물질은 추가적인 Ⅲ족 및 Ⅴ족 원소를 포함하여 InGaAlAs, InGaAlN, InPAsGa 등의 4가 물질(quaternary material)을 형성한다.
도 5를 참조하면, 절연 영역들(14)의 상부 영역들은 선택적으로 식각되는 반면, 하부 영역들은 식각되지 않고 남겨진다. 결과적으로, 반도체 물질(22)은 절연 영역들(14)의 하부 영역들 위에 기립한 영역을 가지며, 따라서 핀(24: fin)을 형성한다.
다음으로, 도 6에 도시된 바와 같이, 하이-밴드갭(high-bandgap) 반도체층(26)이 에피택셜 성장된다. 일 실시예에서, 핀(24)은 밴드갭 EgA를 갖는 한편, 하이-밴드갭 반도체층(26)은 밴드갭 EgA보다 더 큰 밴드갭 EgB를 갖는다. 일 실시예에서, 밴드갭 EgB은 밴드갭 EgA보다 약 0.1 eV 만큼 더 크며, 다만 보다 크거나 보다 작은 밴드갭 차이들이 적용될 수도 있다. 핀(24)의 도전 밴드(conduction band) EcA는 하이-밴드갭 반도체층(26)의 도전 밴드 EcB보다 또한 작을 수 있다. 예시적인 실시예에서, 도전 밴드 EcA는 도전 밴드 EcB보다 약 0.1 eV 만큼 작을 수 있으며, 다만 보다 크거나 보다 작은 도전 밴드 차이들이 또한 적용될 수 있다. 하이-밴드갭 반도체층(26)의 적절한 물질들은 높은 전자 이동성들을 지닌 유용가능한 반도체 물질들의 밴드갭들을 비교함으로써 선택될 수 있으며, 상기 유용가능한 반도체 물질들은 실리콘, 게르마늄, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP 등을 포함할 수 있으되 그에 한정되는 것은 아니다. 예시적인 실시예에서, 하이-밴드갭 반도체층(26)은 GaAs를 포함한다.
도 5에 도시된 구조들은 핀 전계-효과 트랜지스터(FinFET)를 형성하기 위해 사용될 수 있다. 도 6은 게이트 유전체(gate dielectric: 30) 및 게이트 전극(gate electrode: 34)의 형성을 또한 도시한다. 게이트 유전체(30)는 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 옥시나이트라이드(oxynitride), 그것들의 멀티층, 및 그것들의 조합들과 같은 일반적으로 사용되는 유전체 물질들로 형성될 수 있다. 게이트 유전체(30)는 또한 고(high)-k 유전체 물질로 형성될 수도 있다. 예시적인 고-k 물질들은 약 4.0보다 더 큰, 또는 심지어 약 7.0보다 더 큰 고-k 값들을 가질 수 있으며, Al2O3, HfAlO, HfAlON, AlZrO와 같은 알루미늄-포함 유전체들, HfO2, HfSiOx, HfAlOx, HfZrSiOx, HfSiON과 같은 Hf-포함 물질들, 및/또는 LaAlO3 and ZrO2와 같은 다른 물질들을 포함할 수 있다. 게이트 전극(34)은 도핑 폴리실리콘(doped polysilicon), 메탈들(metals), 메탈 나이트라이드들(metal nitrides), 메탈 실리사이드들(metal silicides), 등으로 형성될 수 있다. 게이트 유전체(30) 및 게이트 전극(34)의 하단들은 절연 영역들(14)의 상측 표면과 접촉할 수 있다.
게이트 유전체(30)와 게이트 전극(34)을 형성한 이후, 소스(source) 및 드레인(drain) 영역이 형성될 수 있다. 최종 FinFET(n-타입 FinFET일 수 있음)의 사시도가 도 7에 도시되어 있다. FinFET(100)은 소스 영역(44), 드레인 영역(46), 및 그들 사이의 핀(24)을 포함한다. FinFET(100)은 NFET일 수 있으며, 소스 영역(44)과 드레인 영역(46)은, 예로써 주입(implantation)에 의해, n-타입 불순물로 도핑된 n-타입 영역들이다. 대안적으로, FinFET(100)은 PFET일 수 있으며, 소스 영역(44)과 드레인 영역(46)은, p-타입 불순물로 도핑된 p-타입 영역들이다.
핀(24)의 밴드갭 EgA가 하이-밴드갭 반도체층(26)의 밴드갭 EgB보다 더 낮은 FinFET(100)에서, 핀(24)과, 핀(24)의 대향 측벽들(도 6 참조)에 접한 하이-밴드갭 반도체층(26)의 영역은 양자 우물(quantum well)을 형성한다. 양자 효과(quantum effect)는 핀(24)의 두께 T(도 6 참조)에 의해 부분적으로 영향받으며, 상기 두께는 도 2에서의 간격 S와 동일하다. 게이트 전극(34)에 0(zero) 전압이 아닌 게이트 전압이 인가될 때, 양자 구속 효과(quantum confinement effect)에 기해, 전자들은 핀(24)을 통해 흐르는 경향이 있다. 따라서, 낮은 밴드갭 EgA 때문에 캐리어 이동성(carrier mobility)이 높으며, 따라서 각각의 FinFET의 온-전류(on-current) Ion이 높다. 반면, 0(zero) 전압의 게이트 전압에 의해 FinFET(100)가 꺼질 때에는, 전자들은 하이-밴드갭 반도체층들(26)을 통해 흐르는 경향이 있다. 따라서, 높은 밴드갭 EgB에 기해 캐리어 이동성이 낮으며, 따라서 각각의 FinFET(100)의 오프-전류(off-current)(누설 전류) Ioff가 낮다. 따라서 FinFET(100)은 높은 온/오프 전류 비를 갖는다.
도 8 및 9는 다른 실시예에 따른 제2 실시예를 도시한다. 도 8을 참조하면, 반도체 기판(10)이 제공된다. 다음으로, 반도체 기판(10) 상에 마스크 층(50)이 형성된다. 마스크 층(50)은 실리콘 옥사이드를 포함할 수 있으며, 상기 실리콘 옥사이드는, 예로써 반도체 기판(10)의 상부 층을 열적으로 산화(thermally oxidizing)함으로써 형성될 수 있다. 대안적으로, 마스크 층(50)은 화학 기상 증착(chemical vapor deposition) 방법들 중 하나와 같은 증착 방법에 의해 형성될 수도 있다. 마스크 층(50)은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 등을 포함할 수 있으되, 그에 제한되지는 않는다. 마스크 층(50)은 약 200 nm와 약 450 nm 사이의 두께를 가질 수 있다.
도 9에서, 마스크 층(50)은 예로써 식각에 의해 패터닝되며(patterned), 따라서 개구(18)가 생성된다. 개구(18)를 통해 반도체 기판(10)이 노출된다. 이러한 실시예에서, 마스크 층(50)의 잔여 영역들은 절연 영역(14)으로서 작용하며 도 2-6에 도시된 바와 같은 절연 영역(14)과 실질적으로 동일한 기능을 갖는다. 이러한 실시예에서 나머지 단계들은 도 3-6에 도시된 단계들과 실질적으로 동일하며, 따라서 여기서 반복하지 않는다.
본 발명의 실시예들은 Ⅲ-Ⅴ 복합 반도체 물질들의 조성들을 점차적으로 조절함으로써, 고-이동성(high-mobility) 및 저 결함(low defect)의 Ⅲ-Ⅴ 복합 반도체 물질들을 성장시키기 위한 저비용의 공정들을 제공한다. Ⅲ-Ⅴ 복합 반도체 물질들 상에 형성된 트랜지스터들은 작은 밴드갭 채널들 및 큰 밴드갭 누설 경로(leakage path)들로 인해 높아진 Ion/Ioff 비(ratio)를 가질 수 있다.
본 발명 및 그것의 이점들이 상세하게 기술되었으나, 첨부된 청구항들에 의해 정의된 본 발명의 사상 및 범위를 벗어남 없이 여러 가지 수정들, 치환들 및 변경들이 가능함을 이해해야 할 것이다. 더욱이, 본 출원의 범위는 명세서에서 기술되어진 공정, 기계, 제조, 물질의 조합, 수단, 방법들 및 단계들에 관한 특정 실시예들에 제한되도록 하려는 것은 아니다. 해당 분야의 당업자는 본 발명이 개시하는 것으로부터, 현존하는 또는 이후 개발될, 앞서 기술된 대응하는 실시예들과 동일한 기능을 실질적으로 수행하거나 실질적으로 동일한 결과를 달성하는 공정, 기계, 제조, 물질의 조합, 수단들, 방법들, 또는 단계들이 본 발명에 따라 유용될 수 있음을 이해할 것이다. 따라서, 첨부된 청구항들은 그 범위 내에서 그와 같은 공정들, 기계들, 제조, 물질의 조합, 수단들, 방법들, 또는 단계들을 포함하도록 의도되어진다. 추가적으로, 각각의 청구항은 개별 실시예를 구성하며, 여러 청구항들 및 실시예들의 조합은 본 발명의 범위 내에 있다.

Claims (15)

  1. 반도체 기판;
    상기 반도체 기판 위에 있는 절연 영역들; 및
    상기 반도체 기판 위에 있고, 적어도 일부분이 상기 절연 영역들 사이의 공간에 있으며, 제1 Ⅲ-Ⅴ 복합 반도체 물질을 포함하는 에피택시 영역;을 포함하며,
    상기 에피택시 영역은,
    하부 영역으로서, 상기 하부 영역과 상기 반도체 기판은 제1 격자 불일치를 갖는 하부 영역; 및
    상기 하부 영역 위의 상부 영역으로서, 상기 상부 영역과 상기 반도체 기판은 상기 제1 격자 불일치와는 다른 제2 격자 불일치를 갖는 상부 영역;을 포함하는 집적 회로 구조.
  2. 제1항에 있어서,
    상기 에피택시 영역은, 연속적으로 변화하는 격자 상수들을 갖는 일부분을 더 포함하는 집적 회로 구조.
  3. 제1항에 있어서,
    상기 에피택시 영역은 적어도 세 개의 층들을 더 포함하며, 상기 적어도 세 개의 층들 중 하부의 것들로부터 상기 적어도 세 개의 층들 중 상부의 것들로 갈수록, 상기 적어도 세 개의 층들과 상기 반도체 기판 사이의 격자 상수 불일치들이 증가하는 집적 회로 구조.
  4. 제1항에 있어서,
    상기 에피택시 영역의 상부 영역은 상기 절연 영역의 상측 표면들보다 위에 있는 핀(fin)을 형성하며, 상기 핀의 측벽들은 상기 절연 영역들의 상부 표면들보다 아래에 있는 상기 에피택시 영역 일부분의 측벽들과 수직으로 정렬되는 집적 회로 구조.
  5. 제4항에 있어서,
    상기 집적 회로 구조는 상기 핀의 측벽들 상에 있는 하이-밴드갭 에피택시 층을 더 포함하며, 상기 하이-밴드갭 에피택시 층은 상기 핀의 제1 밴드갭보다 더 큰 제2 밴드갭을 갖는 집적 회로 구조.
  6. 제5항에 있어서,
    상기 핀은 InGaAs를 포함하며, 상기 하이-밴드갭 에피택시 층은 GaAs를 포함하는 집적 회로 구조.
  7. 제5항에 있어서,
    상기 제2 밴드갭은 상기 제1 밴드갭보다 대략 0.1 eV 이상 더 큰 집적 회로 구조.
  8. 제1항에 있어서,
    상기 반도체 기판은 실리콘을 포함하고, 상기 에피택시 영역은 InGaAS 층을 포함하며, 상기 InGaAs의 하부 영역들로부터 상기 InGaAs의 상부 영역들로 갈수록 인듐 퍼센티지가 증가하는 집적 회로 구조.
  9. 제8항에 있어서,
    상기 집적 회로 구조는, 상기 InGaAs의 하부 영역들 아래에 있으며 상기 반도체 기판과 접촉하는 GaAs 층 또는 게르마늄 층을 더 포함하는 집적 회로 구조.
  10. 제1항에 있어서,
    상기 절연 영역들은 STI(shallow-trench isolation) 영역들인 집적 회로 구조.
  11. 제1 격자 상수를 갖는 반도체 기판;
    상기 반도체 기판 위에 있으며, 서로 마주보는 측벽들을 갖는 절연 영역들; 및
    상기 반도체 기판 위의 Ⅲ-Ⅴ 복합 반도체 물질을 포함하며, 상기 절연 영역들의 측벽들에 인접하는 측벽들을 갖는 에피택시 영역;을 포함하며,
    상기 에피택시 영역은,
    상기 절연 영역들의 상부 표면들 위에 있으며 상기 제1 격자 상수와 다른 제2 격자 상수를 갖는 핀(fin); 및
    상기 핀 및 상기 반도체 기판 사이에 있으며 상기 핀 및 상기 반도체 기판과 접촉하는 증감 에피택시 영역으로서, 상기 증감 에피택시 영역은 상기 제1 격자 상수와 상기 제2 격자 상수 사이의 제3 격자 상수를 가지며, 상기 핀의 측벽들은 상기 증감 에피택시 영역의 측벽들과 실질적으로 수직으로 정렬되는 증감 에피택시 영역; 및
    상기 핀의 상부 표면 및 측벽들 상에 있는 하이-밴드갭 반도체층으로서, 상기 핀의 밴드갭보다 더 큰 밴드갭을 갖는 하이-밴드갭 반도체층;을 포함하는 집적 회로 구조.
  12. 제11항에 있어서,
    상기 하이-밴드갭 반도체층 상에 있는 게이트 유전체;
    상기 게이트 유전체 위에 있는 게이트 전극; 및
    상기 핀의 대향 단부들에 접하는 소스 영역 및 드레인 영역;을 더 포함하며,
    상기 핀과 상기 하이-밴드갭 반도체층 각각은 상기 소스 영역으로부터 상기 드레인 영역으로 연장된 집적 회로 구조.
  13. 제11항에 있어서,
    상기 하이-밴드갭 반도체층의 하단은 상기 절연 영역들의 상측 표면들과 접촉하는 집적 회로 구조.
  14. 제11항에 있어서,
    상기 핀은 3가의 Ⅲ-Ⅴ 복합 반도체 물질 또는 4가의 Ⅲ-Ⅴ 복합 반도체 물질로 형성되는 집적 회로 구조.
  15. 제11항에 있어서,
    상기 증감 에피택시 영역은 증감 격자 상수를 가지며, 상기 증감 에피택시 영역의 하부 영역들은 상기 증감 에피택시 영역의 상부 영역들의 격자 상수들보다 더 작은 격자 상수들을 갖는 집적 회로 구조.
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