JP2010278435A - 傾斜三元または四元マルチゲートトランジスタ - Google Patents

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Abstract

【課題】 フィン電界効果トランジスタ（FinFET）とその形成方法を提供する。
【解決手段】 半導体基板、前記半導体基板上の絶縁領域、及び前記半導体基板上に位置し、前記絶縁領域間の間隙に少なくとも一部を有し、第１III-V族化合物半導体材料を含むエピタキシー領域を含み、前記エピタキシー領域は、そこと前記半導体基板が第１格子不整合を有する下部分、及び前記下部分上に位置し、そこと前記半導体基板が前記第１格子不整合と異なる第２格子不整合を有する上部分を更に含む集積回路構造。
【選択図】 図６

Description

本発明は、集積回路デバイスに関し、特に、フィン電界効果トランジスタ（FinFET）とその形成方法に関するものである。
金属酸化物半導体（MOS）トランジスタの速度は、MOSトランジスタの駆動電流に密接に関連しており、駆動電流は、電荷の移動度と更に密接に関係している。例えば、NMOSトランジスタは、そのチャネル領域の電子移動度が高い時、高駆動電流を有し、PMOSトランジスタは、そのチャネル領域の正孔移動度が高い時、高駆動電流を有する。
III族元素とV族元素の化合物半導体材料（以下「III-V族化合物半導体」と呼ぶ。）は、その高い電子移動度により、NMOSデバイスを形成する良い候補である。また、ゲルマニウムは一般的に知られている半導体材料であり、ゲルマニウムの電子移動度と正孔移動度は、シリコンよりも大きく、集積回路の形成で最も一般的に用いられる半導体材料である。よって、ゲルマニウムは、集積回路を形成するのに優れた材料である。よって、III-V族ベースとゲルマニウムベースのトランジスタは、最近発展してきている。
しかし、半導体産業が直面する課題は、III-V族化合物半導体またはゲルマニウム上に形成されたMOSトランジスタが高駆動電流を有しても、これらのMOSトランジスタのリーク電流も高いことである。これはIII-V族化合物半導体とゲルマニウムの低バンドギャップと高誘電率に一部起因する。例えば、図１は、ゲルマニウム、一般的に用いられるIII-V族化合物半導体及びIV族材料などの他の半導体材料におけるバンドギャップと誘電率の関係を比較して示している。図１は、ゲルマニウムといくつかの一般的に用いられているIII-V族化合物半導体は、そのバンドギャップが小さいことを示している。よって、対応のMOSトランジスタは、そのゲートとソース／ドレイン間の高いバンド間リーク電流の発生を伴い、これらの材料の高誘電率は、リーク電流を更に増加させる。よって、III-V族ベースのMOSトランジスタとゲルマニウムベースのMOSトランジスタのオン／オフ電流比（Ion／Ioff）は、比較的低い。
フィン電界効果トランジスタ（FinFET）とその形成方法を提供する。
本発明の一形態によれば、半導体基板、半導体基板上の絶縁領域と、半導体基板上に位置し、絶縁領域間の間隙に少なくとも一部を有するエピタキシー領域を含む。エピタキシー領域は、III-V族化合物半導体材料を含む集積回路構造が得られる。エピタキシー領域は、下部分と下部分上の上部分も含む。下部分と半導体基板は、第１格子不整合を有する。上部分と半導体基板は、第１格子不整合と異なる第２格子不整合を有する。
他の実施例も説明される。
本発明の特徴は、改善された性能を改善された駆動電流、減少されたリーク電流と、高いオン／オフ電流比を含むMOSトランジスタに含むことである。
半導体材料のバンドギャップと誘電率を示すグラフである。 本発明の実施例に係るフィン電界効果トランジスタ（FinFET）を製造する際における一工程を説明する断面図である。 図２に示された工程の後に行われる工程を説明する断面図である。 図３に示された工程後に行われる工程を示す断面図である。 図４に示された工程後に行われる工程を示す断面図である。 図５に示された工程後に行われる工程を示す断面図である。 図２〜図６に示された工程を経て形成されたFinFETの透視図を示している。 本発明のもう一つの実施例に係るFinFETを製造する際における一工程を説明する断面図である。 図８に示された工程後に行われる工程を説明する断面図である。
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
本発明に係る新しいフィン電界効果トランジスタ（FinFET）とその形成方法が提示される。本発明の実施例を製造する中間工程が示される。実施例の変化と動作が述べられる。本発明の各図と実施態様中、同様の参照番号が同様の素子を示すのに用いられる。
図２〜図６は、FinFETの製造の中間工程の断面図を示している。図２を参照すると、まず、基板１０が準備される。基板１０は、例えば、シリコン、ゲルマニウム、炭化ケイ素（SiC）、シリコンゲルマニウム（SiGe）、ガリウムヒ素（GaAs）などの一般的に用いられる半導体材料で形成された半導体であれば良い。例えば、シャロートレンチアイソレーション（STI）領域の絶縁領域１４は、基板１０に形成される。STI領域１４の形成プロセスは、周知であるため、ここでは繰り返されない。隣接の絶縁領域１４間の間隔Ｓは、小さくて良い。例えば、間隔Ｓは、上述よりも大きいことができるが約５０nmより小さい、または約３０nmよりも小さくても良い。しかし、当業者には分かるように、説明中の寸法は単に例であり、異なる形成技術が用いられる場合、変更できることは云うまでもない。
次に、図３に示されるように、絶縁領域１４の対向の側壁間の基板１０の部分に凹所を形成することにより開口１８が形成されている、凹所の深さD1は、絶縁領域１４の厚さD2と実質的に等しいか、またはD2より小さくて良い。
図４では、半導体材料２２は、開口１８にエピタキシャル成長される。半導体材料２２は、例えば、III-V族化合物半導体材料の高電子移動度の材料を含むことができ、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、その組み合わせと、その多層構造などを含むことができるがこれを限定するものではない。実施例では、半導体材料２２は、下部分の組成が上部部分の所望の組成に徐々に変えられる傾斜組成を含む。また、半導体材料２２の下部分は、基板１０の格子定数に近い格子定数を有することができ、半導体材料２２と基板１０間の格子不整合度は、半導体材料２２の底部から上部に徐々に増加する。例示的実施例では、図４に概略的に示されたように、底部２２１は、GaAsで形成され、基板１０は、シリコンで形成される。GaAsの格子定数は、シリコンの格子定数より大きく、GaAsとシリコン間の格子不整合率は、約４％である。半導体材料２２の上部２２３は、In0.5Ga0.47AsとIn0.7Ga0.3Asの間の組成のInGaAsで形成されることができる。In0.5Ga0.47Asで形成された場合、上部２２３の格子定数は、シリコンの格子定数より約８％大きい。半導体材料２２の中間部分は、底部２２１の組成と上部２２３の組成の間の組成を有する。よって、半導体材料２２の中間部分は、底部２２１の格子定数と上部２２３の格子定数の間の格子定数を有する。例えば、中間部分２２２では、インジウムの比率は、底部から上部に増加され、例示的な中間部分２２２の部分は、組成In0.２Ga0.8Asを有する。
もう１つの実施例では、底部２２１は、ゲルマニウムで形成され、InGaAsは、ゲルマニウム上に形成される。InGaAsのInの比率は、例えばIn0.5Ga0.47As、In0.7Ga0.3As、またはその間の組成の所望の組成が上部２２３に達成されるまで底部から上部に徐々に増加される。
半導体材料２２は、連続的に変えられる組成を有することができ、例えば、トリメチルインジウム（TMIn）などのインジウム含有ガスと、トリメチルガリウム（TMGa）などのガリウム含有ガスの流速を連続的に調整することで達成されることができる。半導体材料２２の組成も層状構造であることができ、層から層へと実質的に不連続的な組成の変化を有する。半導体材料２２の結果として生じる組成（連続的な変化または層状構造でも）は、傾斜組成とされる。
結果として生じる構造では、半導体材料２２の上部２２３は、３つのIII族とV族素子を含む少なくとも三元材料である高移動度のIII-V族化合物半導体材料で形成される。また、高移動度のIII-V族化合物半導体材料は、追加のIII族とV族素子を更に含み、例えばInGaAlAs、InGaAlN、InPAsGaなどの四元材料を形成する。
図５を参照すると、絶縁領域１４の上部分は選択的にエッチングされ、下部分はエッチングされていない。その結果、半導体材料２２は、絶縁領域１４の下部分の上方に立つ部分を有し、フィン２４を形成する。
次に、図６に示されるように、半導体層２６は、フィン２４より高いバンドギャップを有する半導体層であり、エピタキシャル成長される。実施例では、フィン２４は、バンドギャップEgAを有し、高バンドギャップの半導体層２６は、バンドギャップEgAより大きいバンドギャップEgBを有する。より大きい、またはより小さいバンドギャップ差でも用いられることができるが、例示的実施例では、バンドギャップEgBは、バンドギャップEgAより約０.１eVだけ高い。フィン２４の伝導バンドEcAも高バンドギャップの半導体層２６の伝導バンドEcBより低くても良い。より大きい、またはより小さい伝導バンド差でも用いられることができるが、例示的実施例では、伝導バンドEcAは、伝導バンドEcBより約０.１eVだけ低い。高バンドギャップの半導体層２６の適当な材料は、高電子移動度の使用可能な半導体材料のバンドギャップを比較することで選ばれることができ、シリコン、ゲルマニウム、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、Gaなどを含むことができるがこれを限定するものではない。例示的実施例では、高バンドギャップ半導体層２６は、GaAsを含む。
図５に示された構造は、フィン電界効果トランジスタ（FinFET）を形成するのに用いられることができる。図６は、ゲート誘電体３０とゲート電極３４の形成を更に示している。ゲート誘電体３０は、例えば、酸化ケイ素、窒化ケイ素、酸窒化物、その多層材料と、その組み合わせなどの一般的に用いられる誘電材料で形成される。ゲート誘電体３０も高k誘電体材料で形成されることができる。例示的な高k材料は、約４.０より大きいk値か、または更に約７.０より大きいk値を有することができ、例えばAl2O3、HfAlO、HfAlON、AlZrOのアルミニウムを含む誘電体、例えば、HfO2、HfSiOx、HfAlOx、HfZrSiOx、HfSiONのハフニウムを含む材料と、例えば、LaAlO3 と ZrO2の他の材料を含むことができる。ゲート電極３４は、ドープされたポリシリコン、金属、金属窒化物、金属シリサイドなどで形成されることができる。ゲート誘電体３０とゲート電極３４の底部端は、絶縁領域１４の上表面に接触することができる。
ゲート誘電体３０とゲート電極３４の形成後、ソースとドレイン領域が形成されることができる。FinFET（n型FinFETであることができる）１００の透視図が図７に示される。FinFET１００は、ソース領域４４、ドレイン領域４６と、その間のフィン２４を含む。FinFET１００は、n型電界効果トランジスタ（NFET）であっても良く、この場合、ソース領域４４とドレイン領域４６は、n型不純物でドープされたn型領域であり、例えば注入によって形成される。また、FinFET１００は、p型電界効果トランジスタ（PFET）であっても良く、この場合、ソース領域４４とドレイン領域４６は、p型不純物でドープされたp型領域である。
FinFET１００では、フィン２４のバンドギャップEgAは、高バンドギャップの半導体層２６のバンドギャップEgBより低く、フィン２４とフィン２４と対向する側壁の高バンドギャップの半導体層２６の部分(図６を参照)は、量子井戸を形成する。量子効果は、フィン２４の厚さTによって部分的に影響され（図６を参照）、厚さは図２の間隙Sと同じである。ゼロでないゲート電圧がゲート電極３４に加えられた時、量子閉じ込め効果により、電子は、フィン２４に流れる傾向にある。よって、キャリア移動度は、フィン２４の低バンドギャップEgAにより高くなり、対応するFinFET１００のオン電流Ionが高くなる。一方、FinFET１００が０ボルトであるゲート電圧でオフにされた時、電子は、高バンドギャップの半導体層２６に流れる傾向にある。よって、キャリア移動度は、半導体層２６の高バンドギャップEgBにより低くなり、対応するFinFET１００のオフ電流（リーク電流）Ioffが小さくなる。よって、FinFET１００は、高いオン／オフ電流比を有する。
図８と図９は、もう１つの実施例に基づいた第２実施例を示している。図８を参照すると、まず、半導体基板１０が準備される。次にマスク層５０が半導体基板１０上に形成される。マスク層５０は、酸化ケイ素を含むことができ、例えばシリコン基板１０の上層を熱酸化することで形成されることができる。また、マスク層５０は、例えば化学気相蒸着法の一つの堆積法によって形成されることもできる。マスク層５０の材料は、窒化ケイ素、酸窒化物などを含むことができるがこれを限定するものではない。マスク層５０は、約２００nm〜約４５０nmの間の厚さを有することができる。
図９では、マスク層５０は、例えばエッチングによってパターン化されるため、開口１８が形成される。半導体基板１０は、開口１８によって露出される。この実施例では、マスク層５０の残りの部分は、絶縁領域１４となり、図２〜図６に示された絶縁領域１４と実質的に同じ作用をする。この実施例の残りのステップは、図３〜図６に示されたステップと実質的に同じであるため、ここでは繰り返されない。
本発明の実施例は、III-V族化合物半導体材料の組成を徐々に調整することで、高移動度、且つ低欠陥のIII-V族化合物半導体材料を成長させる低コストのプロセスを提供する。III-V族化合物半導体材料に形成されたトランジスタは、低バンドギャップのチャネルと高バンドギャップの漏れ経路を用いることによりオン／オフ電流比を高くすることができる。
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。また、本発明の範囲は、説明書に説明された特定の実施例のプロセス、機器、製造、物質組成、装置、方法とステップを限定するものではない。当業者は、本発明の掲示内容より現存する、または後に開発されるプロセス、機器、製造、物質組成、装置、方法とステップが、ここに記述される実施例に基づいて実質的に同様の機能または実質的に同様の結果を達成すれば、本発明中に用いられることができる。よって、本発明の範囲は、上述のプロセス、機器、製造、物質組成、装置、方法とステップを含む。また、各特許請求の範囲は個別の実施例を構成し、本発明の範囲も各特許請求の範囲と実施例の組み合わせを含む。
D1 凹所の深さ
D2 絶縁領域の厚さ
S 隣接の絶縁領域間の間隔
T フィンの厚さ
１０ 基板
１４ 絶縁領域
１８ 開口
２２ 半導体材料
２２１ 半導体材料の底部
２２２ 半導体材料の中間部
２２３ 半導体材料の上部
２４ フィン
２６ 高エネルギーギャップの半導体層
３０ ゲート誘電体
３４ ゲート
４４ ソース領域
４６ ドレイン領域
５０ マスク層
１００ FinFET

Claims (15)

  1. 半導体基板、
    前記半導体基板上の絶縁領域、及び
    前記半導体基板上に位置し、前記絶縁領域間の間隙に少なくとも一部を有し、第１のIII-V族化合物半導体材料を含むエピタキシー領域を含み、前記エピタキシー領域は、
    前記半導体基板に対して第１格子不整合を有する下部分、及び
    前記下部分の上部に位置し、前記半導体基板に対して、前記第１格子不整合と異なる第２格子不整合を有する上部分を更に含む集積回路構造。
  2. 前記エピタキシー領域は、連続的に変化した格子定数を有する部分を更に含む請求項１に記載の集積回路構造。
  3. 前記エピタキシー領域は、少なくとも３つの層を更に含み、前記少なくとも３つの層と前記半導体基板間の格子不整合は、前記少なくとも３つの層のより下層から前記少なくとも３つの層のより上層に増加する請求項１に記載の集積回路構造。
  4. 前記エピタキシー領域の上部分は、前記絶縁領域の上表面より高いフィンを形成し、前記フィンの側壁は、前記絶縁領域の上表面より低い前記エピタキシー領域の部分の側壁に垂直に位置合わせされる請求項１に記載の集積回路構造。
  5. 前記フィンの側壁上に設けられた高バンドギャップエピタキシャル層を更に含み、前記高バンドギャップエピタキシャル層は、前記フィンの第１バンドギャップより大きい第２バンドギャップを有する請求項４に記載の集積回路構造。
  6. 前記フィンは、InGaAsを含み、前記高バンドギャップエピタキシャル層は、GaAsを含む請求項５に記載の集積回路構造。
  7. 前記第２バンドギャップは、前記第１バンドギャップより約０.１eVだけ大きい請求項５に記載の集積回路構造。
  8. 前記半導体基板は、シリコンを含み、前記エピタキシー領域は、InGaAs層を含み、インジウムの比率はInGaAs層の下部分からInGaAs層の上部分に増加する請求項１に記載の集積回路構造。
  9. InGaAs層の下部分の下方に位置し、前記半導体基板に接触したGaAs層またはゲルマニウム層を更に含む請求項８に記載の集積回路構造。
  10. 前記絶縁領域は、シャロートレンチアイソレーション（STI）領域である請求項１に記載の集積回路構造。
  11. 第１格子定数を有する半導体基板、
    前記半導体基板上に位置し、互いに対向した側壁を有する絶縁領域、
    前記半導体基板上に設けられたIII-V族化合物半導体材料を含むと共に、前記絶縁領域の側壁に隣接した側壁を有するエピタキシー領域を含み、前記エピタキシー領域は、
    前記絶縁領域の上表面の上部に位置し、前記第１格子定数と異なる第２格子定数を有するフィン、及び
    前記フィンと前記半導体基板の間に位置し、且つそれらに接触する傾斜エピタキシー領域を備え、
    前記傾斜エピタキシー領域は、前記第１格子定数と前記第２格子定数の間の第３格子定数を備え、前記フィンの側壁が前記傾斜エピタキシー側壁にほぼ垂直に位置合わせされており、且つ、前記フィンの上表面と側壁に位置し、前記フィンのバンドギャップより大きいバンドギャップを有する高バンドギャップ半導体層が設けられている集積回路構造。
  12. 高バンドギャップ半導体層上に設けられたゲート誘電体層、
    前記ゲート誘電体層上に形成されたゲート電極、及び
    前記フィンの互いに反対側の端部上に位置したソース領域とドレイン領域を更に含み、前記フィンと前記高バンドギャップ半導体層のそれぞれは、前記ソース領域から前記ドレイン領域に延伸する請求項１１に記載の集積回路構造。
  13. 前記高バンドギャップ半導体層の底部端は、前記絶縁領域の上表面に接触する請求項１１に記載の集積回路構造。
  14. 前記フィンは、三元III-V族化合物半導体材料または四元III-V族化合物半導体材料で形成される請求項１１に記載の集積回路構造。
  15. 前記傾斜エピタキシー領域は、傾斜の格子定数を有し、前記傾斜エピタキシー領域の下部分は、前記傾斜エピタキシー領域の上部分の格子定数より小さい格子定数を有する請求項１１に記載の集積回路構造。
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