KR20160061980A - 클래딩된 ⅲ-ⅴ족 채널 재료들에서 높은 이동도를 달성하기 위한 방법들 - Google Patents

클래딩된 ⅲ-ⅴ족 채널 재료들에서 높은 이동도를 달성하기 위한 방법들 Download PDF

Info

Publication number
KR20160061980A
KR20160061980A KR1020167004461A KR20167004461A KR20160061980A KR 20160061980 A KR20160061980 A KR 20160061980A KR 1020167004461 A KR1020167004461 A KR 1020167004461A KR 20167004461 A KR20167004461 A KR 20167004461A KR 20160061980 A KR20160061980 A KR 20160061980A
Authority
KR
South Korea
Prior art keywords
iii
band gap
substrate
semiconductor
inas
Prior art date
Application number
KR1020167004461A
Other languages
English (en)
Inventor
길버트 드웨이
매튜 브이. 멧쯔
닐로이 무커지
로버트 에스. 차우
마르코 라도사블예비치
라비 필라리세티
벤자민 추-쿵
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160061980A publication Critical patent/KR20160061980A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10333—Indium arsenide [InAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10337—Indium gallium arsenide [InGaAs]

Abstract

장치는, 기판 상에 배치되며, 채널 영역을 정의하는 헤테로구조체 - 헤테로구조체는 기판의 재료의 밴드갭보다 작은 제1 밴드갭을 갖는 제1 재료, 및 제1 밴드갭보다 큰 제2 밴드갭을 갖는 제2 재료를 포함함 -; 및 채널 영역 상의 게이트 스택을 포함하고, 제2 재료는 제1 재료와 게이트 스택 사이에 배치된다. 방법은 제1 밴드갭을 갖는 제1 재료를 기판 상에 형성하는 단계; 제1 밴드갭보다 큰 제2 밴드갭을 갖는 제2 재료를 제1 재료 상에 형성하는 단계; 및 제2 재료 상에 게이트 스택을 형성하는 단계를 포함한다.

Description

클래딩된 Ⅲ-Ⅴ족 채널 재료들에서 높은 이동도를 달성하기 위한 방법들{METHODS TO ACHIEVE HIGH MOBILITY IN CLADDED Ⅲ-Ⅴ CHANNEL MATERIALS}
본 발명은 낮은 밴드갭 클래딩 층들을 구비한 채널 영역들을 갖는 비평면 반도체 디바이스들을 포함하는 반도체 디바이스들에 관한 것이다.
지난 수십년 동안, 집적 회로들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소시키는 것은 칩 상의 증가된 개수의 메모리 디바이스들의 통합을 허용하여, 증가된 용량을 갖는 제품들의 제조를 초래한다. 그러나, 훨씬 더 큰 용량에 대한 드라이브가 이슈가 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다.
Ⅲ-Ⅴ족 화합물 반도체 재료계들(compound semiconductor material systems)로 형성된 반도체 디바이스들은, 감소된 불순물 산란과 함께 낮은 유효 질량으로 인해 트랜지스터 채널들에서 매우 높은 캐리어 이동도를 제공한다. Ⅲ족 및 Ⅴ족은 원소 주기율표의 13-15족(이전의 Ⅲ-Ⅴ족)의 반도체 재료의 원소들의 위치를 지칭한다. 이러한 디바이스들은 높은 구동 전류 성능을 제공하고, 미래의 저전력 고속 로직 애플리케이션들에 유망한 것으로 보인다. 실리콘 기판 상에 이러한 재료들을 집적하기 위해서, 실리콘과 Ⅲ-Ⅴ족 화합물 채널 재료 사이에 비교적 더 넓은 밴드갭 재료의 버퍼 층(들)이 통상적으로 도입되어, 캐리어들을 채널 재료에 한정(confine)하고, 버퍼 층(들)에서 쇼트 채널 효과를 달성한다.
도 1은 비평면 반도체 디바이스의 상부 사시도를 도시한다.
도 2는 라인 2-2'를 통한 도 1의 구조체의 실시예를 도시하는데, 여기서 채널에서의 클래딩 재료는 제1 Ⅲ-Ⅴ족 화합물 반도체 재료 및 제2 Ⅲ-Ⅴ족 화합물 반도체 재료를 포함하고, 제1 Ⅲ-Ⅴ족 화합물 반도체 재료와 제2 Ⅲ-Ⅴ족 화합물 반도체 재료 사이에 경사형 전이(graded transition)가 존재한다.
도 3은 도 2에 도시된 실시예에 대한 에너지 밴드를 도시한다.
도 4는 라인 2-2'를 통한 구조체의 다른 실시예를 도시하는데, 여기서 클래딩 재료는 제1 Ⅲ-Ⅴ족 화합물 반도체 재료 및 제2 Ⅲ-Ⅴ족 화합물 반도체 재료를 포함하고, 제1 Ⅲ-Ⅴ족 화합물 반도체 재료와 제2 Ⅲ-Ⅴ족 화합물 반도체 재료 사이에 계단형 전이(stepped transition)가 존재한다.
도 5는 도 4에 도시된 실시예에 대한 에너지 밴드 도면을 도시한다.
도 6은 InGaAs에서의 증가하는 인듐 함량의 함수로서의 캐리어들의 홀 이동도의 그래프를 도시한다.
도 7은 In0.7Ga0.3As와 비교하여 인듐 비화물(InAs) 상의 게이트 유전체의 주파수 분산을 도시한다.
본 명세서에 설명된 하나 이상의 실시예는, 채널 재료가 기판 상에 직접 도입되는 것을 허용하는 디바이스를 정의하기 위해서 반도체 기판 상에 높은 이동도 채널 재료를 집적하는 것에 관한 것이다. Ⅲ-Ⅴ족 화합물 반도체 재료를 포함한 반도체 디바이스들이 설명된다. 일 실시예에서, 반도체 디바이스는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 또는 마이크로전자기계 시스템(microelectromechanical system)(MEMS) 디바이스이다. 대표적으로는, 반도체 디바이스는 3차원 MOSFET이며, 격리된 디바이스이거나 또는 복수의 중첩(nested) 디바이스 중의 하나의 디바이스이다. 집적 회로에 대해 인식되는 바와 같이, N-채널 트랜지스터 및 P-채널 트랜지스터 양쪽 모두가 상보성 금속 산화물 반도체(CMOS) 집적 회로를 형성하기 위해 단일 기판 상에 제조될 수 있다. 또한, 이러한 디바이스를 집적 회로에 집적하기 위해서 부가적인 인터커넥트가 제조될 수 있다.
도 1은 비평면 반도체 디바이스의 상부 사시도를 도시한다. 도 1을 참조하면, 구조체(100)는 기판(102) 위에 배치된 헤테로구조체(heterostructure)(104)를 포함한다. 헤테로구조체(104)는 예를 들어 실리콘과 같은 반도체 재료의 코어 재료(105), 및 코어 재료(105) 상의 클래딩 재료(106)를 포함한다. 일 실시예에서, 클래딩 재료는 코어 재료와는 상이한 격자 간격 및 더 낮은 밴드갭을 갖는 재료이다. 대표적인 예들은 하나 이상의 Ⅲ-Ⅴ족 화합물 반도체 재료 및 게르마늄(Ge)이다. 헤테로구조체(104)는 기판(102) 상에 3차원 바디를 정의하며, 채널 영역(108)을 포함한다. 채널 영역(108)의 적어도 일부를 둘러싸도록 게이트 스택(118)이 배치된다. 게이트 스택(118)은 게이트 전극(124) 및 게이트 유전체(120)를 포함한다. 일 실시예에서, 게이트 유전체(120)는 실리콘 이산화물(하이 K 재료)보다 높은 유전율을 갖는 유전체 재료이다. 예들은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 란타늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈룸 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈룸 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 이들의 조합을 포함하지만, 이에 제한되지는 않는다. 일 실시예에서, 게이트 전극(124)은, 금속(예를 들어, 하프늄, 지르코늄, 탄탈룸, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈), 금속 탄화물들, 금속 질화물들, 금속 규화물들, 금속 알루미나이드들(metal aluminides) 및 전도성 금속 산화물들과 같지만 이에 제한되지는 않는 금속 재료이다. 게이트 스택(118)은 유전체 스페이서들(160)을 또한 포함할 수 있다. 최종적으로, 헤테로구조체(104) 및 (게이트 스택(118) 외부의) 채널 영역(108)의 양 측에 소스 및 드레인 영역들(114)이 정의된다.
기판(102)은 대표적으로 반도체 디바이스 제조에 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(102)은, 실리콘 또는 게르마늄을 포함할 수 있지만 이에 제한되지는 않는 단결정 재료로 구성된 벌크 기판이다. 다른 실시예에서, 기판(102)은 (보여지는 바와 같이) 상부 에피택셜 층을 갖는 벌크 층을 포함한다. 특정 실시예에서, 벌크 층은, 예를 들어 실리콘 또는 게르마늄을 포함할 수 있는 단결정 재료로 구성되는 한편, 상부 층은, 실리콘, 게르마늄, 실리콘-게르마늄 또는 Ⅲ-Ⅴ족 화합물 반도체 재료를 포함할 수 있지만 이에 제한되지는 않는 단결정 재료로 구성된다. 다른 실시예에서, 기판(102)은 하부 벌크 층 위에 있는 절연된 층 상의 상부 에피택셜 층을 포함한다. 상부 에피택셜 층은, 실리콘(예를 들어, SOI(silicon-on-insulator) 반도체 기판)을 포함할 수 있지만 이에 제한되지는 않는 단결정 층으로 구성된다. 대표적인 절연체 층은 실리콘 이산화물을 포함하지만, 이에 제한되지는 않는다. 하부 벌크 층은, 실리콘 또는 게르마늄을 포함할 수 있지만 이에 제한되지는 않는 단결정 층으로 구성될 수 있다.
일 실시예에서, 헤테로구조체(104)는 코어 재료(105)를 포함한다. 일 실시예에서, 코어 재료(105)는, 5 나노미터 미만, 예를 들어 2 내지 3 나노미터 정도의 두께로 도입되는 실리콘과 같은 단결정 반도체 재료이다. 이러한 방식으로, 코어 재료(105)는 그 위에 도입되는 클래딩 재료의 격자 구조를 따를 것이다. 예를 들어, 코어 재료(105)는 코어 재료(105)의 격자 구조보다 큰 격자 구조를 갖는 클래딩 재료를 수용할 정도로 연성이거나 신장될 것이다. 일반적으로, 벌크 기판 상에 격자 부정합 재료가 성장될 때, 격자 부정합으로 인해 성장 동안 발현되는 변형의 대부분 또는 전부가 성장 재료에 걸쳐 일어난다. 성장 재료 또는 본 경우에는 코어 재료(105)가 나노구조이거나 또는 다른 방식으로 극도로 얇은 방식으로 얇아지는 경우, 그것은, 코어 재료 상에 성장된 재료보다 더 얇거나 동일한 두께에 가깝기 때문에 코어 상의 격자 부정합 재료의 후속 성장 동안 코어 재료에 걸쳐 변형의 일부 또는 대부분이 소멸될 때 순응성 코어(compliant core)로 고려될 수 있다.
도 1의 구조체(100)에서의 코어 재료(105) 위에 클래딩 재료(106)가 놓인다. 일 실시예에서, 클래딩 재료(106)는 코어 재료(105)에 순응하도록 하는 두께로 도입되는 다수의 Ⅲ-Ⅴ족 화합물 반도체 재료로 구성된다. 대표적으로는, 실리콘과 같은 단결정 반도체의 코어 재료 상에서의 Ⅲ-Ⅴ족 화합물 반도체 재료 성장을 더 양호하게 핵형성(nucleate)하기 위해서, 높은 이동도 및 비교적 낮은 밴드갭을 갖는 2원 Ⅲ-Ⅴ족 화합물 반도체 재료가 코어 재료 상에 도입되고, 제2 Ⅲ-Ⅴ족 화합물 반도체 재료, 예컨대 3원 Ⅲ-Ⅴ족 화합물 반도체 재료와 같은 3원 Ⅲ-Ⅴ족 재료가 제1 Ⅲ-Ⅴ족 화합물 반도체 재료 상에 도입되는데, 여기서 제2 Ⅲ-Ⅴ족 화합물 반도체 재료는 제1 재료보다 큰 밴드갭을 갖지만, 제1 Ⅲ-Ⅴ족 화합물 반도체 재료보다 게이트 유전체(예를 들어, 게이트 유전체(120))와 더 양호하게 상호작용하는 특성을 갖는다. 도 1에서의 코어 재료(105) 및 클래딩 재료(106)의 예시는 재료들의 예시일 뿐이며, 두께들 사이의 관계를 암시하도록 의도되지는 않는다. 유사하게, 구조체(100)와 같은 구조체의 제조 시에, 일반적으로 이용가능한 툴링(tooling)은 도시된 바와 같이 깨끗한 정의 에지들(clean, defined edges)을 생성가능하지는 않을 수 있고, 전이들은 예를 들어 더 둥근 것일 수 있다는 점이 인식된다.
도 2는 라인 2-2'를 통한 도 1의 구조체의 실시예를 도시한다. 도 2는 기판(102) 상에 배치된 헤테로구조체(104) 및 헤테로구조체(104) 상에 배치된 게이트 스택(118)을 도시한다. 도 2는 대표적으로는 채널 영역(108)(도 1 참조)과 연관된 구조체의 일부를 도시한다. 헤테로구조체(104)를 참조하면, 일 실시예에서, 헤테로구조체(104)는 예를 들어 실리콘의 코어 재료(105)를 포함한다. 실시예에서, 구조체(100)가 N형 3차원 트랜지스터 디바이스를 정의하는 경우, 일 실시예에서, 클래딩 재료(106)는, 예를 들어, 3 나노미터(㎚) 내지 15㎚ 정도의 대표적인 두께를 갖는 인듐 비화물(InAs)과 같은 2원 Ⅲ-Ⅴ족 재료의 제1 클래딩 재료(1060)를 포함한다. InAs는 실리콘 상에 적절히 핵형성하고, 더 낮은 밴드갭 및 더 높은 이동도를 갖는다. InAs의 제1 클래딩 재료(1060) 위에는 예를 들어 인듐 갈륨 비화물(InGaAs)의 제2 Ⅲ-Ⅴ족 화합물 반도체 재료가 놓인다. InGaAs는 기판 상의 InAs보다 높은 밴드갭을 갖는다. 도 2에 도시된 실시예에서, InAs로부터 In0.53Ga0.47As로의 전이를 경사형으로 하기 위해서 더 높은 백분율로 갈륨이 도입된다. 제2 클래딩 재료(1065)는 InAs(클래딩 재료(1060))로부터 일 실시예에서는 In0.53Ga0.47As로의 각각의 전이를 나타낸다. 이 실시예에서, 제2 클래딩 재료에서의 갈륨 농도가 코어 재료(105)의 계면에서의 0 퍼센트로부터 게이트 유전체(120)의 계면에서의 47 퍼센트로 점진적으로 증가한다는 점에서, 전이는 경사형이다. 갈륨의 양의 증가 및 인듐의 양의 감소는 캐리어들(예를 들어, 전자들)을 제1 클래딩 재료(1060)로 한정하는 경향이 있으며, Ⅲ-Ⅴ족 화합물 반도체 재료와 게이트 유전체 계면(게이트 유전체(120))의 상호작용을 향상시키는 경향이 있다. 상이한 층들의 이용은 게이트 유전체 양립성(compatability)이 최대화될 수 있도록 마지막 층이 엔지니어링되거나 선택되는 것을 가능하게 한다.
도 3은 캐리어들을 높은 이동도 InAs로 한정하고 게이트 유전체(120)와 상호작용하기 위해서 클래딩 재료(106)가 예를 들어 InAs로부터 In0.53Ga0.47As로 경사형으로 이루어지는 실시예에 대한 에너지 밴드를 도시한다. 도 3에 도시된 바와 같이, 최저 에너지 상태는 Ⅲ-Ⅴ족 화합물 반도체 재료가 100 퍼센트 인듐(InAs)인 경우에 존재한다. 캐리어들(예를 들어, 전자들)이 찾아져 최저 에너지 상태로 한정될 것이다. Ⅲ-Ⅴ족 화합물 반도체 재료로 갈륨이 도입됨에 따라, 에너지 레벨이 증가한다. 도 3은 100 퍼센트 인듐으로부터 53 퍼센트 인듐과 47 퍼센트 갈륨(In0.53Ga0.47As)으로 진행하는 경사형 변화(gradation)를 도시한다. 캐리어들이 최저 에너지 상태(InAs)로 한정되기 때문에, 캐리어들은 유전체 재료(유전체 층(120), 도 2)로부터 떨어져 한정되고, 따라서 더 높은 이동도를 갖는 경향이 있다. 또한, 실리콘(코어 재료(105))과 같은 재료와 직접 접촉하여 InAs와 같은 2원 재료를 이용하는 것의 이점은, 2원 Ⅲ-Ⅴ족 재료가 실리콘 상에서 더 손쉽게 핵형성하는 경향이 있고, 다음에 3원 재료가 다른 방식으로 핵형성할 수 있다는 점이다.
도 4는 구조체(100)의 라인 2-2'를 통한 구조체(100)의 다른 실시예를 도시한다. 도 4는 기판(102) 상에 배치된 헤테로구조체(104) 및 헤테로구조체(104) 상의 게이트 스택(118)을 도시한다. 이 실시예에서, 헤테로구조체(104)는 2개의 재료, 즉 낮은 밴드갭을 갖는 제1 재료, 및 제1 재료와 비교하여 상대적으로 더 높은 밴드갭을 갖는 제2 재료를 포함한다. N형 디바이스에 있어서, 재료(1060)는 InAs와 같은 2원 Ⅲ-Ⅴ족 화합물 반도체 재료이고, 재료(1065)는 In0.53Ga0.47As와 같은 3원 Ⅲ-Ⅴ족 재료이다. 도 4에 도시된 실시예에서, 제1 재료(1060)(예를 들어, InAs에서의 100 퍼센트 인듐)로부터 제2 재료(1065)(예를 들어, 게이트 유전체와 적절히 상호작용하는 더 작은 퍼센트의 인듐을 갖는 재료)로의 전이는 계단형이다. 도 5는 도 4에서 설명된 구성들 또는 에너지 밴드 도면을 도시한다. 이 실시예에서, 최저 에너지 상태는 역시 100 퍼센트 인듐(InAs)이고, 캐리어들은 증가된 이동도로 그리고 게이트 유전체로부터 떨어져 거기에서 한정될 것이다. 하나의 의미에서, 소정의 퍼센트의 갈륨을 갖는 InGaAs(In0.53Ga0.47As)는 캐리어 재료(InAs) 상의 캡(cap)의 역할을 하여, 게이트 유전체와 상호작용하고 캐리어들을 높은 이동도 재료 내에 한정한다.
도 6은 InGaAs에서의 증가하는 인듐 함량의 함수로서의 캐리어들의 홀 이동도의 그래프를 도시한다. 도 6에 도시된 바와 같이, InAs(100 퍼센트 In)에서 최고 이동도가 발생한다. 도 7은 In0.7Ga0.3As와 비교하여 인듐 비화물(InAs) 상의 게이트 유전체의 주파수 분산을 도시한다. In0.7Ga0.3As의 비교적 평활한 라인은 산란 사이트들과 같이 작용할 수 있는 결함들의 회피 및 게이트 유전체와의 상호작용의 향상을 나타낸다.
전술한 실시예는, 클래딩을 통해 실리콘 코어 재료 상에 직접 성장된 높은 이동도 재료를 통합하는 3차원 N형 구조체에 관련되었다. 클래딩 기술은 하나의 대표 기술이며, 종횡비 트래핑(aspect ratio trapping) - 예를 들어, 핀이 실리콘으로부터 잘라내어지고(carved), Ⅲ-Ⅴ족 화합물 반도체 재료가 핀의 안팎에 형성됨 - 을 포함하지만 이에 제한되지는 않는 다른 것들이 또한 이용될 수 있다는 점이 인식된다. 본 교시들은, 2차원 디바이스들 및 나노와이어 디바이스들을 포함하지만 이에 제한되지는 않는 다른 디바이스 구조체들에 적용될 것이라는 점이 인식된다. 또한, 하나의 예는 N형 디바이스들 및 InGaAs와 InAs의 이용에 관련되었다. 다른 Ⅲ-Ⅴ족 재료들에 대해 그리고 N형 및 P형 디바이스들(예를 들어, Ge, InSb, GaAsSb, GaSb 등)에 대해 유사한 원리들이 적용될 수 있다는 점이 인식된다. 예를 들어, Ge 및 Ge/Si는 P형 디바이스에서와 같이 유사한 방식으로 이용되고, 얇은 실리콘 막(나노스케일 실리콘)에 대하여 게르마늄의 양을 경사형으로 하거나 계단형으로 할 수 있다.
도 8은 일 구현에 따른 컴퓨팅 디바이스(200)를 도시한다. 컴퓨팅 디바이스(200)는 보드(202)를 하우징한다. 보드(202)는, 프로세서(204) 및 적어도 하나의 통신 칩(206)을 포함하지만 이에 제한되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(204)는 보드(202)에 물리적으로 그리고 전기적으로 연결된다. 일부 구현들에서, 적어도 하나의 통신 칩(206)도 또한 보드(202)에 물리적으로 그리고 전기적으로 연결된다. 추가 구현들에서, 통신 칩(206)은 프로세서(204)의 일부이다.
그 애플리케이션들에 따라, 컴퓨팅 디바이스(200)는, 보드(202)에 물리적으로 그리고 전기적으로 연결될 수도 있고 연결되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 콤팩트 디스크(CD), DVD(digital versatile disk) 등)를 포함하지만, 이에 제한되지는 않는다.
통신 칩(206)은 컴퓨팅 디바이스(200)로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 그렇지 않을 수도 있다. 통신 칩(206)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(200)는 복수의 통신 칩(206)을 포함할 수 있다. 예를 들어, 제1 통신 칩(206)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(206)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(200)의 프로세서(204)는 프로세서(204) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 발명의 구현들에 따라 구축된 MOSFET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(206)도 통신 칩(206) 내에 패키징된 집적 회로 다이를 또한 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는, 본 발명의 구현들에 따라 구축된 MOSFET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(200) 내에 하우징된 다른 컴포넌트는, 본 발명의 구현들에 따라 구축된 MOSFET 트랜지스터들과 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(200)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(200)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예들:
예 1은 반도체 장치인데, 이 반도체 장치는, 기판 상에 배치되며, 채널 영역을 정의하는 헤테로구조체 - 헤테로구조체는 기판의 재료의 밴드갭보다 작은 제1 밴드갭을 갖는 제1 재료, 및 제1 밴드갭보다 큰 제2 밴드갭을 갖는 제2 재료를 포함함 -; 및 채널 영역 상의 게이트 스택 - 게이트 스택은 유전체 재료 및 유전체 재료 상의 게이트 전극을 포함함 - 을 포함하고, 제2 재료는 제1 Ⅲ-Ⅴ족 재료와 게이트 스택 사이에 배치된다.
예 2에서, 예 1의 반도체 장치의 제1 재료는 2원 Ⅲ-Ⅴ족 반도체 재료를 포함한다.
예 3에서, 예 2의 반도체 장치의 제1 재료는 InAs를 포함한다.
예 4에서, 예 1의 반도체 장치의 제2 재료는 3원 Ⅲ-Ⅴ족 반도체 재료이다.
예 5에서, 예 1의 반도체 장치에서 제1 재료와 제2 재료 사이의 전이는 경사형이다.
예 6에서, 예 1의 반도체 장치에서 제1 재료와 제2 재료 사이의 전이는 계단형이다.
예 7에서, 예 1의 반도체 장치의 제1 재료는 InAs를 포함하고, 제2 재료는 InGaAs를 포함한다.
예 8은 반도체 디바이스를 형성하는 방법인데, 이 방법은 제1 밴드갭을 갖는 제1 재료를 기판 상에 형성하는 단계 - 제1 밴드갭은 기판의 재료의 밴드갭보다 작음 -; 제1 밴드갭보다 큰 제2 밴드갭을 갖는 제2 Ⅲ-Ⅴ족 재료를 제1 2원 Ⅲ-Ⅴ족 재료 상에 형성하는 단계; 및 제2 Ⅲ-Ⅴ족 재료 상에 게이트 스택을 형성하는 단계를 포함한다.
예 9에서, 예 8의 방법에서 제1 Ⅲ-Ⅴ족 재료는 2원 Ⅲ-Ⅴ족 재료를 포함한다.
예 10에서, 예 8의 방법에서 제1 Ⅲ-Ⅴ족 재료는 InAs이다.
예 11에서, 예 8의 방법에서 제2 Ⅲ-Ⅴ족 재료는 3원 Ⅲ-Ⅴ족 재료이다.
예 12에서, 예 8의 방법에서 제1 Ⅲ-Ⅴ족 재료와 제2 Ⅲ-Ⅴ족 재료 사이의 전이는 경사형이다.
예 13에서, 예 8의 방법에서 제1 2원 Ⅲ-Ⅴ족 재료와 제2 Ⅲ-Ⅴ족 재료 사이의 전이는 계단형이다.
예 14는 예 8 내지 예 13 중 어느 하나의 방법에 의해 형성되는 반도체 디바이스이다.
예 15는 반도체 장치인데, 이 반도체 장치는 기판 상의 트랜지스터 - 트랜지스터는 기판의 부분 상의 채널 영역을 포함함 -; 기판의 반도체 재료의 밴드갭보다 작은 제1 밴드갭을 갖는 제1 재료와, 제1 밴드갭보다 큰 제2 밴드갭을 갖는 제2 재료; 및 채널 영역 상의 게이트 스택 - 게이트 스택은 유전체 재료 및 유전체 재료 상의 게이트 전극을 포함함 - 을 포함하고, 채널 영역과 연관된 기판의 부분은 제1 재료의 격자 구조를 따르는 특성을 갖는다.
예 16에서, 예 15의 반도체 장치의 제1 재료는 2원 Ⅲ-Ⅴ족 반도체 재료를 포함한다.
예 17에서, 예 15의 반도체 장치의 제1 재료는 InAs를 포함한다.
예 18에서, 예 15의 반도체 장치의 제2 재료는 3원 Ⅲ-Ⅴ족 반도체 재료이다.
예 19에서, 예 15의 반도체 장치의 제1 재료와 제2 재료 사이의 전이는 경사형이다.
예 20에서, 예 15의 반도체 장치의 제1 재료와 제2 재료 사이의 전이는 계단형이다.
전술한 설명에서, 설명의 목적으로, 실시예들의 철저한 이해를 제공하기 위해서 다수의 특정 상세가 제시되었다. 그러나, 하나 이상의 다른 실시예는 이들 특정 상세의 일부 없이 실시될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다. 설명된 특정 실시예들은 본 발명을 제한하기 위해 제공된 것이 아니라, 본 발명을 예시하기 위해 제공된다. 본 발명의 범위는 위에서 제공된 특정 예들에 의해서가 아니라 이하의 청구항들에 의해서만 결정되어야 한다. 다른 경우에, 본 설명의 이해를 모호하게 하는 것을 회피하기 위해서 잘 알려진 구조들, 디바이스들 및 동작들은 블록도 형태로 또는 상세하지 않게 도시되었다. 적절한 것으로 고려되는 경우, 선택적으로는 유사한 특성들을 가질 수 있는 대응하거나 유사한 요소들을 나타내기 위해서 도면들 사이에 참조 번호들 또는 참조 번호들의 말단 부분들이 반복되었다.
예를 들어 본 명세서 전체에 걸쳐 "일 실시예(one embodiment)", "실시예(an embodiment)", "하나 이상의 실시예(one or more embodiments)" 또는 "상이한 실시예들(different embodiments)"에 대한 언급은, 특정 특징이 본 발명의 실시에 포함될 수 있다는 것을 의미한다는 점이 또한 인식되어야 한다. 유사하게, 본 설명에서, 본 개시물을 간소화하며 다양한 본 발명의 양태들의 이해를 돕기 위해, 다양한 특징들은 때때로 단일의 실시예, 도면 또는 그것의 설명에서 함께 그룹화된다는 점이 인식되어야 한다. 그러나, 이러한 개시 방법은, 본 발명이 각각의 청구항에서 명백하게 기재되는 것보다 더 많은 특징들을 요구한다는 의도를 반영하는 것으로서 해석되어서는 안 된다. 오히려, 다음의 청구항들이 반영하는 바와 같이, 본 발명의 양태들은 단일의 개시된 실시예의 모든 특징보다 더 적은 특징에 있을 수 있다. 따라서, 본 상세한 설명에 후속하는 청구항들은 이로써 본 상세한 설명에 명백하게 포함되고, 각각의 청구항은 본 발명의 별개의 실시예로서 자립한다.

Claims (20)

  1. 반도체 장치로서,
    기판 상에 배치되며, 채널 영역을 정의하는 헤테로구조체(heterostructure) - 상기 헤테로구조체는 상기 기판의 재료의 밴드갭보다 작은 제1 밴드갭을 갖는 제1 재료, 및 상기 제1 밴드갭보다 큰 제2 밴드갭을 갖는 제2 재료를 포함함 -; 및
    상기 채널 영역 상의 게이트 스택 - 상기 게이트 스택은 유전체 재료 및 상기 유전체 재료 상의 게이트 전극을 포함함 -
    을 포함하고,
    상기 제2 재료는 상기 제1 Ⅲ-Ⅴ족 재료와 상기 게이트 스택 사이에 배치되는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 재료는 2원 Ⅲ-Ⅴ족 반도체 재료를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 재료는 InAs를 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 재료는 3원 Ⅲ-Ⅴ족 반도체 재료인 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 재료와 상기 제2 재료 사이의 전이는 경사형(graded)인 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 재료와 상기 제2 재료 사이의 전이는 계단형(stepped)인 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 재료는 InAs를 포함하고, 상기 제2 재료는 InGaAs를 포함하는 반도체 장치.
  8. 반도체 디바이스를 형성하는 방법으로서,
    제1 밴드갭을 갖는 제1 재료를 기판 상에 형성하는 단계 - 상기 제1 밴드갭은 상기 기판의 재료의 밴드갭보다 작음 -;
    상기 제1 밴드갭보다 큰 제2 밴드갭을 갖는 제2 Ⅲ-Ⅴ족 재료를 상기 제1 2원 Ⅲ-Ⅴ족 재료 상에 형성하는 단계; 및
    상기 제2 Ⅲ-Ⅴ족 재료 상에 게이트 스택을 형성하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 제1 Ⅲ-Ⅴ족 재료는 2원 Ⅲ-Ⅴ족 재료를 포함하는 방법.
  10. 제9항에 있어서,
    상기 제1 Ⅲ-Ⅴ족 재료는 InAs인 방법.
  11. 제8항에 있어서,
    상기 제2 Ⅲ-Ⅴ족 재료는 3원 Ⅲ-Ⅴ족 재료인 방법.
  12. 제8항에 있어서,
    상기 제1 Ⅲ-Ⅴ족 재료와 상기 제2 Ⅲ-Ⅴ족 재료 사이의 전이는 경사형인 방법.
  13. 제8항에 있어서,
    상기 제1 2원 Ⅲ-Ⅴ족 재료와 상기 제2 Ⅲ-Ⅴ족 재료 사이의 전이는 계단형인 방법.
  14. 제8항 내지 제13항 중 어느 한 항의 방법에 의해 형성되는 반도체 디바이스.
  15. 반도체 장치로서,
    기판 상의 트랜지스터 - 상기 트랜지스터는 상기 기판의 부분 상의 채널 영역을 포함함 -;
    상기 기판의 반도체 재료의 밴드갭보다 작은 제1 밴드갭을 갖는 제1 재료와, 상기 제1 밴드갭보다 큰 제2 밴드갭을 갖는 제2 재료; 및
    상기 채널 영역 상의 게이트 스택 - 상기 게이트 스택은 유전체 재료 및 상기 유전체 재료 상의 게이트 전극을 포함함 -
    을 포함하고,
    상기 채널 영역과 연관된 상기 기판의 부분은 상기 제1 재료의 격자 구조를 따르는 특성을 갖는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 재료는 2원 Ⅲ-Ⅴ족 반도체 재료를 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 재료는 InAs를 포함하는 반도체 장치.
  18. 제15항에 있어서,
    상기 제2 재료는 3원 Ⅲ-Ⅴ족 반도체 재료인 반도체 장치.
  19. 제15항에 있어서,
    상기 제1 재료와 상기 제2 재료 사이의 전이는 경사형인 반도체 장치.
  20. 제15항에 있어서,
    상기 제1 재료와 상기 제2 재료 사이의 전이는 계단형인 반도체 장치.
KR1020167004461A 2013-09-27 2013-09-27 클래딩된 ⅲ-ⅴ족 채널 재료들에서 높은 이동도를 달성하기 위한 방법들 KR20160061980A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/062475 WO2015047353A1 (en) 2013-09-27 2013-09-27 Methods to achieve high mobility in cladded iii-v channel materials

Publications (1)

Publication Number Publication Date
KR20160061980A true KR20160061980A (ko) 2016-06-01

Family

ID=52744244

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167004461A KR20160061980A (ko) 2013-09-27 2013-09-27 클래딩된 ⅲ-ⅴ족 채널 재료들에서 높은 이동도를 달성하기 위한 방법들

Country Status (6)

Country Link
US (1) US20160172477A1 (ko)
EP (1) EP3050114A4 (ko)
KR (1) KR20160061980A (ko)
CN (1) CN105900243A (ko)
TW (1) TW201528520A (ko)
WO (1) WO2015047353A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9590107B2 (en) 2015-06-25 2017-03-07 International Business Machines Corporation III-V gate-all-around field effect transistor using aspect ratio trapping
US11257904B2 (en) * 2018-06-29 2022-02-22 Intel Corporation Source-channel junction for III-V metal-oxide-semiconductor field effect transistors (MOSFETs)

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3279795D1 (en) * 1981-04-23 1989-08-03 Fujitsu Ltd High electron mobility semiconductor device
GB2189345A (en) * 1986-04-16 1987-10-21 Philips Electronic Associated High mobility p channel semi conductor devices
US5051786A (en) * 1989-10-24 1991-09-24 Mcnc Passivated polycrystalline semiconductors quantum well/superlattice structures fabricated thereof
US5049951A (en) * 1990-12-20 1991-09-17 Motorola, Inc. Superlattice field effect transistor with monolayer confinement
US5159421A (en) * 1991-06-28 1992-10-27 Nec Research Institute, Inc. Double channel heterostructures
JP3173080B2 (ja) * 1991-12-05 2001-06-04 日本電気株式会社 電界効果トランジスタ
JP2001244419A (ja) * 2000-02-28 2001-09-07 Hitachi Ltd 高周波モジュール及び移動体検知モジュール
US6992319B2 (en) * 2000-07-18 2006-01-31 Epitaxial Technologies Ultra-linear multi-channel field effect transistor
US6528373B2 (en) * 2001-02-12 2003-03-04 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
US6765238B2 (en) * 2002-09-12 2004-07-20 Agilent Technologies, Inc. Material systems for semiconductor tunnel-junction structures
US6998320B2 (en) * 2003-04-23 2006-02-14 Triquint Semiconductor, Inc. Passivation layer for group III-V semiconductor devices
US20080203425A1 (en) * 2004-01-22 2008-08-28 Advanced Optical Materials, Llc Phototransistors, Methods of Making Phototransistors, and Methods of Detecting Light
US7749872B2 (en) * 2004-03-17 2010-07-06 The Board Of Trustees Of The Leland Stanford Junior University Crystalline-type device and approach therefor
WO2006135337A1 (en) * 2005-06-16 2006-12-21 Qunano Ab Semiconductor nanowire vertical device architecture
WO2007046150A1 (ja) * 2005-10-21 2007-04-26 Fujitsu Limited フィン型半導体装置及びその製造方法
US20080001173A1 (en) * 2006-06-23 2008-01-03 International Business Machines Corporation BURIED CHANNEL MOSFET USING III-V COMPOUND SEMICONDUCTORS AND HIGH k GATE DIELECTRICS
US7928426B2 (en) * 2007-03-27 2011-04-19 Intel Corporation Forming a non-planar transistor having a quantum well channel
US20090078999A1 (en) * 2007-09-20 2009-03-26 Anderson Brent A Semiconductor device structures with floating body charge storage and methods for forming such semiconductor device structures.
US7863710B2 (en) * 2008-02-15 2011-01-04 Intel Corporation Dislocation removal from a group III-V film grown on a semiconductor substrate
US8278687B2 (en) * 2008-03-28 2012-10-02 Intel Corporation Semiconductor heterostructures to reduce short channel effects
US8017933B2 (en) * 2008-06-30 2011-09-13 Intel Corporation Compositionally-graded quantum-well channels for semiconductor devices
US8138410B2 (en) * 2008-10-01 2012-03-20 International Business Machines Corporation Optical tandem photovoltaic cell panels
KR101539669B1 (ko) * 2008-12-16 2015-07-27 삼성전자주식회사 코어-쉘 타입 구조물 형성방법 및 이를 이용한 트랜지스터 제조방법
US8816391B2 (en) * 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
CN101853882B (zh) * 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US9768305B2 (en) * 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
CN101908543B (zh) * 2009-06-02 2016-06-22 台湾积体电路制造股份有限公司 集成电路结构
US8482073B2 (en) * 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8178946B1 (en) * 2009-11-20 2012-05-15 Hrl Laboratories, Llc Modulation doped super-lattice base for heterojunction bipolar transistors
US8440998B2 (en) * 2009-12-21 2013-05-14 Intel Corporation Increasing carrier injection velocity for integrated circuit devices
JP5604147B2 (ja) * 2010-03-25 2014-10-08 パナソニック株式会社 トランジスタ及びその製造方法
US8415671B2 (en) * 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
JP2011233751A (ja) * 2010-04-28 2011-11-17 Panasonic Corp 窒化物半導体トランジスタ
JP2012195579A (ja) * 2011-03-02 2012-10-11 Sumitomo Chemical Co Ltd 半導体基板、電界効果トランジスタ、半導体基板の製造方法および電界効果トランジスタの製造方法
US8823011B2 (en) * 2011-08-17 2014-09-02 Bae Systems Information And Electronic Systems Integration Inc. High linearity bandgap engineered transistor
US9640617B2 (en) * 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US8872159B2 (en) * 2011-09-29 2014-10-28 The United States Of America, As Represented By The Secretary Of The Navy Graphene on semiconductor detector
US20150001588A1 (en) * 2012-02-13 2015-01-01 Tokyo Electron Limited Semiconductor device and method for manufacturing same
US9214555B2 (en) * 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8912609B2 (en) * 2013-05-08 2014-12-16 International Business Machines Corporation Low extension resistance III-V compound fin field effect transistor

Also Published As

Publication number Publication date
EP3050114A4 (en) 2017-05-03
CN105900243A (zh) 2016-08-24
TW201528520A (zh) 2015-07-16
EP3050114A1 (en) 2016-08-03
US20160172477A1 (en) 2016-06-16
WO2015047353A1 (en) 2015-04-02

Similar Documents

Publication Publication Date Title
KR102102829B1 (ko) 실리콘 상의 이종 집적화를 위한 템플릿 엔지니어링을 통한 개선된 클래딩층 에피택시
US10411122B2 (en) Semiconductor device having group III-V material active region and graded gate dielectric
CN106062953B (zh) 用于CMOS的双轴向拉伸应变的Ge沟道
KR20160061980A (ko) 클래딩된 ⅲ-ⅴ족 채널 재료들에서 높은 이동도를 달성하기 위한 방법들
KR102106472B1 (ko) 응력과 밴드 갭 변조에 대해 가변적인 클래드/코어 치수를 갖는 트랜지스터 구조

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E601 Decision to refuse application