JP3173080B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
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Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合界面に生成さ
れる二次元電子ガスを能動層として利用する二次元電子
ガス電界効果トランジスタ（２ＤＥＧＦＥＴ）の構造に
係わり、特にその性能を向上することを可能とするエピ
タキシャル層構造に関する。
れる二次元電子ガスを能動層として利用する二次元電子
ガス電界効果トランジスタ（２ＤＥＧＦＥＴ）の構造に
係わり、特にその性能を向上することを可能とするエピ
タキシャル層構造に関する。
【０００２】
【従来の技術】図１０は従来技術による２ＤＥＧＦＥＴ
の一例の素子構造図である。図１１（ａ）はこの従来例
におけるｎ型ＡｌＧａＡｓ層からノンドープＧａＡｓバ
ッファ層に向かう断面におけるＡｌ組成比及びＩｎ組成
比の分布を示し、図１１（ｂ）は対応するポテンシャル
バンド図である。このような２ＤＥＧＦＥＴは、例え
ば、ヘンダースン（Ｈｅｎｄｅｒｓｏｎ）らによってア
イ・イー・イー・イー・エレクトロン・デバイス・レタ
ーズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅ
ｔｔ．）第ＥＤＬ−７巻，第１２号，６４９号，１９８
６年に報告されている。図１０において、１は半絶縁性
（Ｓ．Ｉ．）ＧａＡｓ基板、２はバッファ層を構成する
ノンドープＧａＡｓ層、１０３はノンドープＩｎ0.15Ｇ
ａ0.85Ａｓ層からなるチャネル層、４は電子供給層であ
りｎ型Ａｌ0.15Ｇａ0.85Ａｓ層によって構成されてい
る。ＩｎＧａＡｓ層１０３のＡｌＧａＡｓ層４との界面
近傍には二次元電子ガス（２ＤＥＧ）が誘起されチャネ
ルを形成している。ＡｌＧａＡｓ層４上にはｎ型ＧａＡ
ｓからなるキャップ層５が形成され、キャップ層５上に
ソース電極６Ｓ及びドレイン電極６Ｄが蒸着により形成
され２ＤＥＧチャネル層とのオーム性接触をとってあ
る。また、キャップ層５を除去して形成されたリセス部
にはゲート電極７が形成されている。このようにチャネ
ル層にＩｎＧａＡｓを用いるメリットはＡｌＧａＡｓ電
子供給層とチャネル層間の伝導帯オフセットの増加に伴
うシート電子濃度の増加、及び電子有効質量の減少に伴
う電子移動度の増加が期待できることである。
の一例の素子構造図である。図１１（ａ）はこの従来例
におけるｎ型ＡｌＧａＡｓ層からノンドープＧａＡｓバ
ッファ層に向かう断面におけるＡｌ組成比及びＩｎ組成
比の分布を示し、図１１（ｂ）は対応するポテンシャル
バンド図である。このような２ＤＥＧＦＥＴは、例え
ば、ヘンダースン（Ｈｅｎｄｅｒｓｏｎ）らによってア
イ・イー・イー・イー・エレクトロン・デバイス・レタ
ーズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅ
ｔｔ．）第ＥＤＬ−７巻，第１２号，６４９号，１９８
６年に報告されている。図１０において、１は半絶縁性
（Ｓ．Ｉ．）ＧａＡｓ基板、２はバッファ層を構成する
ノンドープＧａＡｓ層、１０３はノンドープＩｎ0.15Ｇ
ａ0.85Ａｓ層からなるチャネル層、４は電子供給層であ
りｎ型Ａｌ0.15Ｇａ0.85Ａｓ層によって構成されてい
る。ＩｎＧａＡｓ層１０３のＡｌＧａＡｓ層４との界面
近傍には二次元電子ガス（２ＤＥＧ）が誘起されチャネ
ルを形成している。ＡｌＧａＡｓ層４上にはｎ型ＧａＡ
ｓからなるキャップ層５が形成され、キャップ層５上に
ソース電極６Ｓ及びドレイン電極６Ｄが蒸着により形成
され２ＤＥＧチャネル層とのオーム性接触をとってあ
る。また、キャップ層５を除去して形成されたリセス部
にはゲート電極７が形成されている。このようにチャネ
ル層にＩｎＧａＡｓを用いるメリットはＡｌＧａＡｓ電
子供給層とチャネル層間の伝導帯オフセットの増加に伴
うシート電子濃度の増加、及び電子有効質量の減少に伴
う電子移動度の増加が期待できることである。
【０００３】
【発明が解決しようとする課題】ＩｎＧａＡｓとＧａＡ
ｓは格子定数が異なるが、Ｉｎx Ｇａ1-x Ａｓ層をミス
フィット転移の起こる臨界膜厚以下にすることによっ
て、弾性歪が格子不整を緩和する歪格子層となり、良好
な界面が形成されることが知られている。ここで、Ｉｎ
組成比ｘが大きくなるほど格子不整が増大するために、
この臨界膜厚は減少する。Ｉｎ組成比を増やすにしたが
って、ミスフィット転移の発生を抑えるために、膜厚を
薄くすると、量子井戸内のサブバンドエネルギーは膜厚
の二乗に逆比例して上昇するため、電子濃度の低下、更
にはＩｎＧａＡｓ井戸内へのキャリア閉じ込めの低下が
起こり、ＩｎＧａＡｓをチャネルに用いるメリットがな
くなってしまう。即ち、シート電子濃度の増加と電子移
動度の向上を目的として、ＩｎＧａＡｓ歪層におけるＩ
ｎ組成を増やせば増やすほど、格子不整が増大し、臨界
膜厚からくるチャネル膜厚の制限が厳しくなるというジ
レンマが生じる。このような事態の結果、２ＤＥＧＦＥ
ＴにおけるＩｎＧａＡｓチャネル層としては、通常、従
来技術のようにＩｎ組成比が０．１５〜０．２、膜厚が
臨界膜厚以下の１５０オングストローム程度のものが用
いられており、Ｉｎ組成比を増加することによるシート
電子濃度の増加と電子輸送特性の向上を十分に発揮でき
ないという問題があった。
ｓは格子定数が異なるが、Ｉｎx Ｇａ1-x Ａｓ層をミス
フィット転移の起こる臨界膜厚以下にすることによっ
て、弾性歪が格子不整を緩和する歪格子層となり、良好
な界面が形成されることが知られている。ここで、Ｉｎ
組成比ｘが大きくなるほど格子不整が増大するために、
この臨界膜厚は減少する。Ｉｎ組成比を増やすにしたが
って、ミスフィット転移の発生を抑えるために、膜厚を
薄くすると、量子井戸内のサブバンドエネルギーは膜厚
の二乗に逆比例して上昇するため、電子濃度の低下、更
にはＩｎＧａＡｓ井戸内へのキャリア閉じ込めの低下が
起こり、ＩｎＧａＡｓをチャネルに用いるメリットがな
くなってしまう。即ち、シート電子濃度の増加と電子移
動度の向上を目的として、ＩｎＧａＡｓ歪層におけるＩ
ｎ組成を増やせば増やすほど、格子不整が増大し、臨界
膜厚からくるチャネル膜厚の制限が厳しくなるというジ
レンマが生じる。このような事態の結果、２ＤＥＧＦＥ
ＴにおけるＩｎＧａＡｓチャネル層としては、通常、従
来技術のようにＩｎ組成比が０．１５〜０．２、膜厚が
臨界膜厚以下の１５０オングストローム程度のものが用
いられており、Ｉｎ組成比を増加することによるシート
電子濃度の増加と電子輸送特性の向上を十分に発揮でき
ないという問題があった。
【０００４】本発明は、２ＤＥＧＦＥＴのエピタキシャ
ル層構造に変更を加えることにより、格子不整の増加に
伴う臨界膜厚の低下を極力抑制しながら、実効的なＩｎ
組成を増加しうるエピタキシャル層構造を提供するもの
である。
ル層構造に変更を加えることにより、格子不整の増加に
伴う臨界膜厚の低下を極力抑制しながら、実効的なＩｎ
組成を増加しうるエピタキシャル層構造を提供するもの
である。
【０００５】
【課題を解決するための手段】本発明は、バッファ層，
ノンドープチャネル層，ｎ型不純物がドープされた電子
供給層がこの順で積層された電界効果トランジスタにお
いて、前記ノンドープチャネル層がＩｎｘ Ｇａ１−ｘ
Ａｓ層（０≦ｘ≦１）であると共に、そのＩｎ組成比
ｘは層厚方向に階段状に変化し、このノンドープチャネ
ル層の前記電子供給層との界面から３０オングストロー
ム以上１１０オングストローム以下離れた位置で最大値
をとり、それ以外の位置においてＩｎ組成比が最大値を
とる層が存在しないことを特徴とする。
ノンドープチャネル層，ｎ型不純物がドープされた電子
供給層がこの順で積層された電界効果トランジスタにお
いて、前記ノンドープチャネル層がＩｎｘ Ｇａ１−ｘ
Ａｓ層（０≦ｘ≦１）であると共に、そのＩｎ組成比
ｘは層厚方向に階段状に変化し、このノンドープチャネ
ル層の前記電子供給層との界面から３０オングストロー
ム以上１１０オングストローム以下離れた位置で最大値
をとり、それ以外の位置においてＩｎ組成比が最大値を
とる層が存在しないことを特徴とする。
【０００６】
【作用】２ＤＥＧＦＥＴ構造における二次元電子の密度
分布は電子供給層・チャネル層間のヘテロ界面から約５
０オングストロームの位置でピークを有し、その重心は
約８０オングストロームに位置することが、論理的に示
されている。このような解析結果は、例えば、スターン
（Ｆ．Ｓｔｅｒｎ）とサーマ（Ｓ．Ｄ．Ｓａｒｍａ）に
よってフィジカル・レヴュー・Ｂ（Ｐｈｙｓ．Ｒｅｖ．
Ｂ），第３０巻，８４０頁〜８４８頁，１９８４年に報
告されている。
分布は電子供給層・チャネル層間のヘテロ界面から約５
０オングストロームの位置でピークを有し、その重心は
約８０オングストロームに位置することが、論理的に示
されている。このような解析結果は、例えば、スターン
（Ｆ．Ｓｔｅｒｎ）とサーマ（Ｓ．Ｄ．Ｓａｒｍａ）に
よってフィジカル・レヴュー・Ｂ（Ｐｈｙｓ．Ｒｅｖ．
Ｂ），第３０巻，８４０頁〜８４８頁，１９８４年に報
告されている。
【０００７】本発明ではＩｎx Ｇａ1-x Ａｓチャネル層
におけるＩｎ組成比ｘを膜厚方向に階段状に変化させ、
電子密度分布が最大となる位置近傍でｘを最大とすると
共に、電子密度分布の小さくなる電子供給層界面近傍及
びバッファ層界面近傍ではｘを小さくする。こうするこ
とによって、全体としては格子不整の増大を抑制しなが
ら、電子密度が高い位置でのＩｎ組成比ｘを増加するこ
とが可能になり、電子が実効的に走行する場所でのｘ値
を通常用いられている上限値（０．１５〜０．２）より
大きくすることができる。
におけるＩｎ組成比ｘを膜厚方向に階段状に変化させ、
電子密度分布が最大となる位置近傍でｘを最大とすると
共に、電子密度分布の小さくなる電子供給層界面近傍及
びバッファ層界面近傍ではｘを小さくする。こうするこ
とによって、全体としては格子不整の増大を抑制しなが
ら、電子密度が高い位置でのＩｎ組成比ｘを増加するこ
とが可能になり、電子が実効的に走行する場所でのｘ値
を通常用いられている上限値（０．１５〜０．２）より
大きくすることができる。
【０００８】
【実施例】（第一の実施例）図１に本発明による実施例
の２ＤＥＧＦＥＴの素子構造図を示す。図において、
１，２，４，５，６Ｓ，６Ｄ，７は、図１０におけるの
と同一の構成要素を示す。また、３Ａ，３Ｂ，３Ｃはノ
ンドープＩｎＧａＡｓ層であり、そのＩｎ組成比は各々
Ｘ1 ＝０．１，ｘ2 ＝０．３，ｘ3 ＝０．１である。図
２（ａ）は本実施例におけるｎ型Ａｌy Ｇａ1-y Ａｓ
（ｙ＝０．１５）層４からノンドープＧａＡｓバッファ
層２に向かう断面におけるＡｌ組成比及びＩｎ組成比の
分布を示し、図２（ｂ）は対応するポテンシャルバンド
図である。図２（ａ），（ｂ）において、破線は従来技
術の場合におけるＩｎ組成比及びポテンシャルバンドを
示している。本実施例の特徴は図２（ａ）に示すよう
に、３Ａ，３Ｂ，３Ｃの３層構造から成るＩｎＧａＡｓ
層においてＩｎ組成が中間層３Ｂで最大になっていると
共に、中間層３ＢはＡｌＧａＡｓとのヘテロ界面から３
０オングストローム以上１１０オングストローム以下離
れて位置することである。
の２ＤＥＧＦＥＴの素子構造図を示す。図において、
１，２，４，５，６Ｓ，６Ｄ，７は、図１０におけるの
と同一の構成要素を示す。また、３Ａ，３Ｂ，３Ｃはノ
ンドープＩｎＧａＡｓ層であり、そのＩｎ組成比は各々
Ｘ1 ＝０．１，ｘ2 ＝０．３，ｘ3 ＝０．１である。図
２（ａ）は本実施例におけるｎ型Ａｌy Ｇａ1-y Ａｓ
（ｙ＝０．１５）層４からノンドープＧａＡｓバッファ
層２に向かう断面におけるＡｌ組成比及びＩｎ組成比の
分布を示し、図２（ｂ）は対応するポテンシャルバンド
図である。図２（ａ），（ｂ）において、破線は従来技
術の場合におけるＩｎ組成比及びポテンシャルバンドを
示している。本実施例の特徴は図２（ａ）に示すよう
に、３Ａ，３Ｂ，３Ｃの３層構造から成るＩｎＧａＡｓ
層においてＩｎ組成が中間層３Ｂで最大になっていると
共に、中間層３ＢはＡｌＧａＡｓとのヘテロ界面から３
０オングストローム以上１１０オングストローム以下離
れて位置することである。
【０００９】この様な素子は以下の様にして作製され
る。Ｓ．Ｉ．ＧａＡｓ基板１上に例えば、分子線エピタ
キシャル（ＭＢＥ）成長法により、ノンドープＧａＡｓ
バッファ層２・・・１μｍ，ノンドープＩｎ0.1 Ｇａ
0.9 Ａｓ層３Ａ・・・５０オングストローム，ノンドー
プＩｎ0.3 Ｇａ0.7 Ａｓ層３Ｂ・・・５０オングストロ
ーム，ノンドープＩｎ0.1 Ｇａ0.9 Ａｓ層３Ｃ・・・５
０オングストローム，ｎ型Ａｌ0.15Ｇａ0.85Ａｓ（ドナ
ー濃度１．５×１０18／ｃｍ3 ）層４・・・３５０オン
グストローム，ｎ型ＧａＡｓ（ドナー濃度５×１０18／
ｃｍ3 ）層５・・・５００オングストロームを順次形成
する。ここで、ＩｎＧａＡｓチャネル層（３Ａ＋３Ｂ＋
３Ｃ）における平均Ｉｎ組成比は０．１６であり、トー
タル膜厚の１５０オングストロームはＩｎ0.16Ｇａ0.84
Ａｓにおいてミスフィット転移の起こる臨界膜厚（〜２
００オングストローム）以下である。ｎ型ＧａＡｓキャ
ップ層５上にはソース電極６Ｓ及びドレイン電極６Ｄを
蒸着によって形成した後、アロイ処理によって、オーム
性接触をとる。また、ｎ型ＧａＡｓ層５をエッチング除
去して形成されたリセス部にはゲート電極７を形成す
る。
る。Ｓ．Ｉ．ＧａＡｓ基板１上に例えば、分子線エピタ
キシャル（ＭＢＥ）成長法により、ノンドープＧａＡｓ
バッファ層２・・・１μｍ，ノンドープＩｎ0.1 Ｇａ
0.9 Ａｓ層３Ａ・・・５０オングストローム，ノンドー
プＩｎ0.3 Ｇａ0.7 Ａｓ層３Ｂ・・・５０オングストロ
ーム，ノンドープＩｎ0.1 Ｇａ0.9 Ａｓ層３Ｃ・・・５
０オングストローム，ｎ型Ａｌ0.15Ｇａ0.85Ａｓ（ドナ
ー濃度１．５×１０18／ｃｍ3 ）層４・・・３５０オン
グストローム，ｎ型ＧａＡｓ（ドナー濃度５×１０18／
ｃｍ3 ）層５・・・５００オングストロームを順次形成
する。ここで、ＩｎＧａＡｓチャネル層（３Ａ＋３Ｂ＋
３Ｃ）における平均Ｉｎ組成比は０．１６であり、トー
タル膜厚の１５０オングストロームはＩｎ0.16Ｇａ0.84
Ａｓにおいてミスフィット転移の起こる臨界膜厚（〜２
００オングストローム）以下である。ｎ型ＧａＡｓキャ
ップ層５上にはソース電極６Ｓ及びドレイン電極６Ｄを
蒸着によって形成した後、アロイ処理によって、オーム
性接触をとる。また、ｎ型ＧａＡｓ層５をエッチング除
去して形成されたリセス部にはゲート電極７を形成す
る。
【００１０】この様な素子においては、図２（ｂ）に示
すように、ＩｎＧａＡｓ量子井戸層のほぼ中央部（即
ち、ＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ界面から５０〜
１００オングストローム離れた位置）で２ＤＥＧの密度
分布は最大になり、この位置はＩｎ組成比が最大値０．
３をとる場所にほぼ一致する。したがって、大多数の電
子はＩｎ組成比が０．３のＩｎＧａＡｓ層中を走行する
ことになる。このように、本実施例では、Ｉｎの平均組
成は０．１６に固定したままで、電子の走行する領域の
実効的Ｉｎ組成比をそれ以上に増加できる。
すように、ＩｎＧａＡｓ量子井戸層のほぼ中央部（即
ち、ＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ界面から５０〜
１００オングストローム離れた位置）で２ＤＥＧの密度
分布は最大になり、この位置はＩｎ組成比が最大値０．
３をとる場所にほぼ一致する。したがって、大多数の電
子はＩｎ組成比が０．３のＩｎＧａＡｓ層中を走行する
ことになる。このように、本実施例では、Ｉｎの平均組
成は０．１６に固定したままで、電子の走行する領域の
実効的Ｉｎ組成比をそれ以上に増加できる。
【００１１】（第二の実施例）図３に本発明の第二の実
施例の２ＤＥＧＦＥＴの素子断面図を示す。図におい
て、１，２，５，６Ｓ，６Ｄ，７は図１０におけるのと
同一の構成要素を示す。３４はｎ型Ａｌy Ｇａ1-y Ａｓ
層であり、そのＡｌ組成比はｙ＝０．３である。また、
３３Ａ，３３Ｂ，３３Ｃ，３３ＤはノンドープＩｎＧａ
Ａｓ層であり、そのＩｎ組成比は各々ｘ1,ｘ2,ｘ3,ｘ4
である。図４（ａ）は本実施例におけるＡｌＧａＡｓ層
３４からノンドープＧａＡｓバッファ層２に向かう断面
におけるＡｌ組成比及びＩｎ組成比の分布を示し、図４
（ｂ）は対応するポテンシャルバンド図である。本実施
例の特徴は図４（ａ）に示すように、３３Ａ，３３Ｂ，
３３Ｃ，３３Ｄの４層構造から成るＩｎＧａＡｓ層にお
いてＩｎ組成が第３層３３Ｃで最大になっていると共
に、第３層３３ＣはＡｌＧａＡｓとのヘテロ界面から３
０オングストローム以上１１０オングストローム以下離
れて位置することである。
施例の２ＤＥＧＦＥＴの素子断面図を示す。図におい
て、１，２，５，６Ｓ，６Ｄ，７は図１０におけるのと
同一の構成要素を示す。３４はｎ型Ａｌy Ｇａ1-y Ａｓ
層であり、そのＡｌ組成比はｙ＝０．３である。また、
３３Ａ，３３Ｂ，３３Ｃ，３３ＤはノンドープＩｎＧａ
Ａｓ層であり、そのＩｎ組成比は各々ｘ1,ｘ2,ｘ3,ｘ4
である。図４（ａ）は本実施例におけるＡｌＧａＡｓ層
３４からノンドープＧａＡｓバッファ層２に向かう断面
におけるＡｌ組成比及びＩｎ組成比の分布を示し、図４
（ｂ）は対応するポテンシャルバンド図である。本実施
例の特徴は図４（ａ）に示すように、３３Ａ，３３Ｂ，
３３Ｃ，３３Ｄの４層構造から成るＩｎＧａＡｓ層にお
いてＩｎ組成が第３層３３Ｃで最大になっていると共
に、第３層３３ＣはＡｌＧａＡｓとのヘテロ界面から３
０オングストローム以上１１０オングストローム以下離
れて位置することである。
【００１２】この様な素子は以下の様にして作製され
る。Ｓ．Ｉ．ＧａＡｓ基板１上に例えば、分子線エピタ
キシャル（ＭＢＥ）成長法により、ノンドープＧａＡｓ
バッファ層２・・・１μｍ，ノンドープＩｎ0.1 Ｇａ
0.9 Ａｓ層３３Ａ・・・４０オングストローム，ノンド
ープＩｎ0.2Ｇａ0.8 Ａｓ層３３Ｂ・・・４０オングス
トローム，ノンドープＩｎ0.3 Ｇａ0.7 Ａｓ層３３Ｃ・
・・４０オングストローム，ノンドープＩｎ0.1 Ｇａ
0.9 Ａｓ層３３Ｄ・・・４０オングストローム，ｎ型Ａ
ｌ0.3 Ｇａ0.7 Ａｓ（ドナー濃度３×１０18／ｃｍ3 ）
層３４・・・２５０オングストローム，ｎ型ＧａＡｓ
（ドナー濃度５×１０18／ｃｍ3 ）層５・・・５００オ
ングストロームを順次形成する。ここで、ＩｎＧａＡｓ
チャネル層（３３Ａ＋３３Ｂ＋３３Ｃ＋３３Ｄ）におけ
る平均Ｉｎ組成比は０．１７５であり、トータル膜厚の
１６０オングストロームはミスフィット転移の起こる臨
界膜厚（〜１８０オングストローム）以下である。ｎ型
ＧａＡｓキャップ層５上にはソース電極６Ｓ及びドレイ
ン電極６Ｄを蒸着によって形成した後、アロイ処理によ
って、オーム性接触をとる。また、ｎ型ＧａＡｓ層５を
エッチング除去して形成されたリセス部にはゲート電極
７を形成する。
る。Ｓ．Ｉ．ＧａＡｓ基板１上に例えば、分子線エピタ
キシャル（ＭＢＥ）成長法により、ノンドープＧａＡｓ
バッファ層２・・・１μｍ，ノンドープＩｎ0.1 Ｇａ
0.9 Ａｓ層３３Ａ・・・４０オングストローム，ノンド
ープＩｎ0.2Ｇａ0.8 Ａｓ層３３Ｂ・・・４０オングス
トローム，ノンドープＩｎ0.3 Ｇａ0.7 Ａｓ層３３Ｃ・
・・４０オングストローム，ノンドープＩｎ0.1 Ｇａ
0.9 Ａｓ層３３Ｄ・・・４０オングストローム，ｎ型Ａ
ｌ0.3 Ｇａ0.7 Ａｓ（ドナー濃度３×１０18／ｃｍ3 ）
層３４・・・２５０オングストローム，ｎ型ＧａＡｓ
（ドナー濃度５×１０18／ｃｍ3 ）層５・・・５００オ
ングストロームを順次形成する。ここで、ＩｎＧａＡｓ
チャネル層（３３Ａ＋３３Ｂ＋３３Ｃ＋３３Ｄ）におけ
る平均Ｉｎ組成比は０．１７５であり、トータル膜厚の
１６０オングストロームはミスフィット転移の起こる臨
界膜厚（〜１８０オングストローム）以下である。ｎ型
ＧａＡｓキャップ層５上にはソース電極６Ｓ及びドレイ
ン電極６Ｄを蒸着によって形成した後、アロイ処理によ
って、オーム性接触をとる。また、ｎ型ＧａＡｓ層５を
エッチング除去して形成されたリセス部にはゲート電極
７を形成する。
【００１３】この様な素子においては、図４（ｂ）に示
すように、ＩｎＧａＡｓ量子井戸層のほぼ中央部（即
ち、ＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ界面から５０〜
１００オングストローム離れた位置）で２ＤＥＧの密度
分布は最大になり、この位置はＩｎ組成比が最大値０．
３をとる場所にほぼ一致する。したがって、大多数の電
子はＩｎ組成比が０．３のＩｎＧａＡｓ層中を走行する
ことになる。このように、本実施例では、電子の走行す
る領域の実効的Ｉｎ組成比を平均Ｉｎ組成より大きくで
きる。
すように、ＩｎＧａＡｓ量子井戸層のほぼ中央部（即
ち、ＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ界面から５０〜
１００オングストローム離れた位置）で２ＤＥＧの密度
分布は最大になり、この位置はＩｎ組成比が最大値０．
３をとる場所にほぼ一致する。したがって、大多数の電
子はＩｎ組成比が０．３のＩｎＧａＡｓ層中を走行する
ことになる。このように、本実施例では、電子の走行す
る領域の実効的Ｉｎ組成比を平均Ｉｎ組成より大きくで
きる。
【００１４】（第三の実施例）図３と同様な構造におい
て、第２ＩｎＧａＡｓ層３３ＢでＩｎ組成が最大になる
と共に、第２ＩｎＧａＡｓ層がＡｌＧａＡｓとのヘテロ
界面から３０オングストローム以上１１０オングストロ
ーム以下離れて位置する場合にも同様な効果が得られ
る。このようにした場合のＡｌ組成比及びＩｎ組成比の
分布とポテンシャルバンド図を図５（ａ），（ｂ）に示
す。作製方法も第二の実施例とほぼ同様であるが、エピ
タキシャル層構造の３３Ａ，３３Ｂ，３３Ｃ，３３Ｄの
部分が次のように変わる。
て、第２ＩｎＧａＡｓ層３３ＢでＩｎ組成が最大になる
と共に、第２ＩｎＧａＡｓ層がＡｌＧａＡｓとのヘテロ
界面から３０オングストローム以上１１０オングストロ
ーム以下離れて位置する場合にも同様な効果が得られ
る。このようにした場合のＡｌ組成比及びＩｎ組成比の
分布とポテンシャルバンド図を図５（ａ），（ｂ）に示
す。作製方法も第二の実施例とほぼ同様であるが、エピ
タキシャル層構造の３３Ａ，３３Ｂ，３３Ｃ，３３Ｄの
部分が次のように変わる。
【００１５】ノンドープＩｎ0.1 Ｇａ0.9 Ａｓ層３３Ａ
・・・４０オングストローム，ノンドープＩｎ0.3 Ｇａ
0.7 Ａｓ層３３Ｂ・・・４０オングストローム，ノンド
ープＩｎ0.2Ｇａ0.8 Ａｓ層３３Ｃ・・・４０オングス
トローム，ノンドープＩｎ0.1 Ｇａ0.9 Ａｓ層３３Ｄ・
・・４０オングストローム，ＩｎＧａＡｓチャネル層
（３３Ａ＋３３Ｂ＋３３Ｃ＋３３Ｄ）における平均Ｉｎ
組成比は０．１７５であり、トータル膜厚の１６０オン
グストロームはミスフィット転移の起こる臨界膜厚（〜
１８０オングストローム）以下である。この様な素子で
も、図５（ｂ）に示すように、ＩｎＧａＡｓ量子井戸層
のほぼ中央部（即ち、ＡｌＧａＡｓ／ＩｎＧａＡｓヘテ
ロ界面から５０〜１００オングストローム離れた位置）
で２ＤＥＧの密度分布は最大になり、この位置はＩｎ組
成比が最大値０．３をとる場所にほぼ一致する。したが
って、大多数の電子はＩｎ組成比が０．３のＩｎＧａＡ
ｓ層中を走行することになる。このように、本実施例で
も、電子の走行する領域の実効的Ｉｎ組成比を平均Ｉｎ
組成より大きくできる。
・・・４０オングストローム，ノンドープＩｎ0.3 Ｇａ
0.7 Ａｓ層３３Ｂ・・・４０オングストローム，ノンド
ープＩｎ0.2Ｇａ0.8 Ａｓ層３３Ｃ・・・４０オングス
トローム，ノンドープＩｎ0.1 Ｇａ0.9 Ａｓ層３３Ｄ・
・・４０オングストローム，ＩｎＧａＡｓチャネル層
（３３Ａ＋３３Ｂ＋３３Ｃ＋３３Ｄ）における平均Ｉｎ
組成比は０．１７５であり、トータル膜厚の１６０オン
グストロームはミスフィット転移の起こる臨界膜厚（〜
１８０オングストローム）以下である。この様な素子で
も、図５（ｂ）に示すように、ＩｎＧａＡｓ量子井戸層
のほぼ中央部（即ち、ＡｌＧａＡｓ／ＩｎＧａＡｓヘテ
ロ界面から５０〜１００オングストローム離れた位置）
で２ＤＥＧの密度分布は最大になり、この位置はＩｎ組
成比が最大値０．３をとる場所にほぼ一致する。したが
って、大多数の電子はＩｎ組成比が０．３のＩｎＧａＡ
ｓ層中を走行することになる。このように、本実施例で
も、電子の走行する領域の実効的Ｉｎ組成比を平均Ｉｎ
組成より大きくできる。
【００１６】（第四の実施例）図６に本発明の第四の実
施例の２ＤＥＧＦＥＴの素子断面図を示す。図におい
て、１，２，３４，５，６Ｓ，６Ｄ，７は図３における
のと同一の構成要素を示す。また、６３Ａ，６３Ｂ，６
３Ｃ，６３ＤはノンドープＩｎＧａＡｓ層であり、その
Ｉｎ組成比は各々ｘ1,ｘ2,ｘ3,ｘ4,ｘ5 である。図７は
本実施例におけるＡｌＧａＡｓ層３４からノンドープＧ
ａＡｓバッファ層２に向かう断面におけるＡｌ組成比及
びＩｎ組成比の分布を示す。本実施例の特徴は図７に示
すように、６３Ａ，６３Ｂ，６３Ｃ，６３Ｄ，６３Ｅの
５層構造から成るＩｎＧａＡｓ層においてＩｎ組成が第
４層６３Ｄで最大になっていると共に、第４層６３Ｄは
ＡｌＧａＡｓとのヘテロ界面から３０オングストローム
以上１１０オングストローム以下離れて位置することで
ある。
施例の２ＤＥＧＦＥＴの素子断面図を示す。図におい
て、１，２，３４，５，６Ｓ，６Ｄ，７は図３における
のと同一の構成要素を示す。また、６３Ａ，６３Ｂ，６
３Ｃ，６３ＤはノンドープＩｎＧａＡｓ層であり、その
Ｉｎ組成比は各々ｘ1,ｘ2,ｘ3,ｘ4,ｘ5 である。図７は
本実施例におけるＡｌＧａＡｓ層３４からノンドープＧ
ａＡｓバッファ層２に向かう断面におけるＡｌ組成比及
びＩｎ組成比の分布を示す。本実施例の特徴は図７に示
すように、６３Ａ，６３Ｂ，６３Ｃ，６３Ｄ，６３Ｅの
５層構造から成るＩｎＧａＡｓ層においてＩｎ組成が第
４層６３Ｄで最大になっていると共に、第４層６３Ｄは
ＡｌＧａＡｓとのヘテロ界面から３０オングストローム
以上１１０オングストローム以下離れて位置することで
ある。
【００１７】この様な素子は以下の様にして作製され
る。Ｓ．Ｉ．ＧａＡｓ基板１上に例えば、分子線エピタ
キシャル（ＭＢＥ）成長法により、ノンドープＧａＡｓ
バッファ層２・・・１μｍ，ノンドープＩｎ0.06Ｇａ
0.94Ａｓ層３３Ａ・・・３０オングストローム，ノンド
ープＩｎ0.1Ｇａ0.9 Ａｓ層３３Ｂ・・・３０オングス
トローム，ノンドープＩｎ0.14Ｇａ0.86Ａｓ層３３Ｃ・
・・３０オングストローム，ノンドープＩｎ0.5 Ｇａ
0.5 Ａｓ層３３Ｄ・・・３０オングストローム，ノンド
ープＩｎ0.1 Ｇａ0.9Ａｓ層３３Ｅ・・・３０オングス
トローム，ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ（ドナー濃度３×
１０18／ｃｍ3 ）層３４・・・２５０オングストロー
ム，ｎ型ＧａＡｓ（ドナー濃度５×１０18／ｃｍ3 ）層
５・・・５００オングストロームを順次形成する。ここ
で、ＩｎＧａＡｓチャネル層（３３Ａ＋３３Ｂ＋３３Ｃ
＋３３Ｄ）における平均Ｉｎ組成比は０．１８であり、
トータル膜厚の１５０オングストロームはミスフィット
転移の起こる臨界膜厚（〜１７０オングストローム）以
下である。ｎ型ＧａＡｓキャップ層５上にはソース電極
６Ｓ及びドレイン電極６Ｄを蒸着によって形成した後、
アロイ処理によって、オーム性接触をとる。また、ｎ型
ＧａＡｓ層５をエッチング除去して形成されたリセス部
にはゲート電極７を形成する。
る。Ｓ．Ｉ．ＧａＡｓ基板１上に例えば、分子線エピタ
キシャル（ＭＢＥ）成長法により、ノンドープＧａＡｓ
バッファ層２・・・１μｍ，ノンドープＩｎ0.06Ｇａ
0.94Ａｓ層３３Ａ・・・３０オングストローム，ノンド
ープＩｎ0.1Ｇａ0.9 Ａｓ層３３Ｂ・・・３０オングス
トローム，ノンドープＩｎ0.14Ｇａ0.86Ａｓ層３３Ｃ・
・・３０オングストローム，ノンドープＩｎ0.5 Ｇａ
0.5 Ａｓ層３３Ｄ・・・３０オングストローム，ノンド
ープＩｎ0.1 Ｇａ0.9Ａｓ層３３Ｅ・・・３０オングス
トローム，ｎ型Ａｌ0.3 Ｇａ0.7 Ａｓ（ドナー濃度３×
１０18／ｃｍ3 ）層３４・・・２５０オングストロー
ム，ｎ型ＧａＡｓ（ドナー濃度５×１０18／ｃｍ3 ）層
５・・・５００オングストロームを順次形成する。ここ
で、ＩｎＧａＡｓチャネル層（３３Ａ＋３３Ｂ＋３３Ｃ
＋３３Ｄ）における平均Ｉｎ組成比は０．１８であり、
トータル膜厚の１５０オングストロームはミスフィット
転移の起こる臨界膜厚（〜１７０オングストローム）以
下である。ｎ型ＧａＡｓキャップ層５上にはソース電極
６Ｓ及びドレイン電極６Ｄを蒸着によって形成した後、
アロイ処理によって、オーム性接触をとる。また、ｎ型
ＧａＡｓ層５をエッチング除去して形成されたリセス部
にはゲート電極７を形成する。
【００１８】この様な素子においては、ＩｎＧａＡｓ量
子井戸層のほぼ中央部（即ち、ＡｌＧａＡｓ／ＩｎＧａ
Ａｓヘテロ界面から５０〜１００オングストローム離れ
た位置）で２ＤＥＧの密度分布は最大になり、この位置
はＩｎ組成比が最大値０．５をとる場所にほぼ一致す
る。したがって、大多数の電子はＩｎ組成比が平均値よ
り高い領域を走行することになる。このように、本実施
例では、電子の走行する領域の実効的Ｉｎ組成比を平均
Ｉｎ組成より高くできる。
子井戸層のほぼ中央部（即ち、ＡｌＧａＡｓ／ＩｎＧａ
Ａｓヘテロ界面から５０〜１００オングストローム離れ
た位置）で２ＤＥＧの密度分布は最大になり、この位置
はＩｎ組成比が最大値０．５をとる場所にほぼ一致す
る。したがって、大多数の電子はＩｎ組成比が平均値よ
り高い領域を走行することになる。このように、本実施
例では、電子の走行する領域の実効的Ｉｎ組成比を平均
Ｉｎ組成より高くできる。
【００１９】（第五の実施例）図６と同様な構造におい
て、第３ＩｎＧａＡｓ層６３ＣでＩｎ組成が最大にな
り、第３ＩｎＧａＡｓ層がＡｌＧａＡｓとのヘテロ界面
から３０オングストローム以上１１０オングストローム
以下離れて位置する場合にも同様な効果が得られる。こ
のようにした場合のＡｌ組成比及びＩｎ組成比の分布を
図８に示す。作製方法も第二の実施例とほぼ同様である
が、エピタキシャル層構造の６３Ａ，６３Ｂ，６３Ｃ，
６３Ｄ，６３Ｅの部分が次のように変わる。
て、第３ＩｎＧａＡｓ層６３ＣでＩｎ組成が最大にな
り、第３ＩｎＧａＡｓ層がＡｌＧａＡｓとのヘテロ界面
から３０オングストローム以上１１０オングストローム
以下離れて位置する場合にも同様な効果が得られる。こ
のようにした場合のＡｌ組成比及びＩｎ組成比の分布を
図８に示す。作製方法も第二の実施例とほぼ同様である
が、エピタキシャル層構造の６３Ａ，６３Ｂ，６３Ｃ，
６３Ｄ，６３Ｅの部分が次のように変わる。
【００２０】ノンドープＩｎ0.06Ｇａ0.94Ａｓ層６３Ａ
・・・３０オングストローム，ノンドープＩｎ0.14Ｇａ
0.86Ａｓ層６３Ｂ・・・３０オングストローム，ノンド
ープＩｎ0.5Ｇａ0.5 Ａｓ層６３Ｃ・・・３０オングス
トローム，ノンドープＩｎ0.14Ｇａ0.86Ａｓ層６３Ｄ・
・・３０オングストローム，ノンドープＩｎ0.06Ｇａ
0.94Ａｓ層６３Ｅ・・・３０オングストローム，ＩｎＧ
ａＡｓチャネル層（６３Ａ＋６３Ｂ＋６３Ｃ＋６３Ｄ＋
６３Ｅ）における平均Ｉｎ組成比は０．１８であり、ト
ータル膜厚の１５０オングストロームはミスフィット転
移の起こる臨界膜厚（〜１７０オングストローム）以下
である。この様な素子でも、ＩｎＧａＡｓ量子井戸層の
ほぼ中央部（即ち、ＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ
界面から５０〜１００オングストローム離れた位置）で
２ＤＥＧの密度分布は最大になり、この位置はＩｎ組成
比が最大値０．５をとる場所にほぼ一致する。したがっ
て、大多数の電子はＩｎ組成比が平均値より高い領域を
走行することになる。このように、本実施例でも、電子
の走行する領域の実効的Ｉｎ組成比を平均Ｉｎ組成より
高くできる。
・・・３０オングストローム，ノンドープＩｎ0.14Ｇａ
0.86Ａｓ層６３Ｂ・・・３０オングストローム，ノンド
ープＩｎ0.5Ｇａ0.5 Ａｓ層６３Ｃ・・・３０オングス
トローム，ノンドープＩｎ0.14Ｇａ0.86Ａｓ層６３Ｄ・
・・３０オングストローム，ノンドープＩｎ0.06Ｇａ
0.94Ａｓ層６３Ｅ・・・３０オングストローム，ＩｎＧ
ａＡｓチャネル層（６３Ａ＋６３Ｂ＋６３Ｃ＋６３Ｄ＋
６３Ｅ）における平均Ｉｎ組成比は０．１８であり、ト
ータル膜厚の１５０オングストロームはミスフィット転
移の起こる臨界膜厚（〜１７０オングストローム）以下
である。この様な素子でも、ＩｎＧａＡｓ量子井戸層の
ほぼ中央部（即ち、ＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ
界面から５０〜１００オングストローム離れた位置）で
２ＤＥＧの密度分布は最大になり、この位置はＩｎ組成
比が最大値０．５をとる場所にほぼ一致する。したがっ
て、大多数の電子はＩｎ組成比が平均値より高い領域を
走行することになる。このように、本実施例でも、電子
の走行する領域の実効的Ｉｎ組成比を平均Ｉｎ組成より
高くできる。
【００２１】（第六の実施例）更に、図６と同様な構造
において、第２ＩｎＧａＡｓ層６３ＢでＩｎ組成が最大
になり、第２ＩｎＧａＡｓ層がＡｌＧａＡｓとのヘテロ
界面から３０オングストローム以上１１０オングストロ
ーム以下離れて位置する場合にも同様な効果が得られ
る。このようにした場合のＡｌ組成比及びＩｎ組成比の
分布を図９に示す。作製方法も第二の実施例とほぼ同様
であるが、エピタキシャル層構造の６３Ａ，６３Ｂ，６
３Ｃ，６３Ｄ，６３Ｅの部分が次のように変わる。
において、第２ＩｎＧａＡｓ層６３ＢでＩｎ組成が最大
になり、第２ＩｎＧａＡｓ層がＡｌＧａＡｓとのヘテロ
界面から３０オングストローム以上１１０オングストロ
ーム以下離れて位置する場合にも同様な効果が得られ
る。このようにした場合のＡｌ組成比及びＩｎ組成比の
分布を図９に示す。作製方法も第二の実施例とほぼ同様
であるが、エピタキシャル層構造の６３Ａ，６３Ｂ，６
３Ｃ，６３Ｄ，６３Ｅの部分が次のように変わる。
【００２２】ノンドープＩｎ0.1 Ｇａ0.9 Ａｓ層６３Ａ
・・・５０オングストローム，ノンドープＩｎ0.3 Ｇａ
0.7 Ａｓ層６３Ｂ・・・２５オングストローム，ノンド
ープＩｎ0.22Ｇａ0.78Ａｓ層６３Ｃ・・・２５オングス
トローム，ノンドープＩｎ0.16Ｇａ0.84Ａｓ層６３Ｄ・
・・２５オングストローム，ノンドープＩｎ0.1 Ｇａ
0.9 Ａｓ層６３Ｅ・・・２５オングストローム，ＩｎＧ
ａＡｓチャネル層（６３Ａ＋６３Ｂ＋６３Ｃ＋６３Ｄ＋
６３Ｅ）における平均Ｉｎ組成比は０．１６であり、ト
ータル膜厚の１５０オングストロームはミスフィット転
移の起こる臨界膜厚（〜２００オングストローム）以下
である。この様な素子でも、ＩｎＧａＡｓ量子井戸層の
ほぼ中央部（即ち、ＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ
界面から５０〜１００オングストローム離れた位置）で
２ＤＥＧの密度分布は最大になり、この位置はＩｎ組成
比が最大値０．３をとる場所にほぼ一致する。したがっ
て、大多数の電子はＩｎ組成比が平均値より高い領域を
走行することになる。このように、本実施例では、電子
の走行する領域の実効的Ｉｎ組成比を平均Ｉｎ組成より
高くできる。
・・・５０オングストローム，ノンドープＩｎ0.3 Ｇａ
0.7 Ａｓ層６３Ｂ・・・２５オングストローム，ノンド
ープＩｎ0.22Ｇａ0.78Ａｓ層６３Ｃ・・・２５オングス
トローム，ノンドープＩｎ0.16Ｇａ0.84Ａｓ層６３Ｄ・
・・２５オングストローム，ノンドープＩｎ0.1 Ｇａ
0.9 Ａｓ層６３Ｅ・・・２５オングストローム，ＩｎＧ
ａＡｓチャネル層（６３Ａ＋６３Ｂ＋６３Ｃ＋６３Ｄ＋
６３Ｅ）における平均Ｉｎ組成比は０．１６であり、ト
ータル膜厚の１５０オングストロームはミスフィット転
移の起こる臨界膜厚（〜２００オングストローム）以下
である。この様な素子でも、ＩｎＧａＡｓ量子井戸層の
ほぼ中央部（即ち、ＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ
界面から５０〜１００オングストローム離れた位置）で
２ＤＥＧの密度分布は最大になり、この位置はＩｎ組成
比が最大値０．３をとる場所にほぼ一致する。したがっ
て、大多数の電子はＩｎ組成比が平均値より高い領域を
走行することになる。このように、本実施例では、電子
の走行する領域の実効的Ｉｎ組成比を平均Ｉｎ組成より
高くできる。
【００２３】以上の実施例では、ＧａＡｓ基板上のＡｌ
ＧａＡｓ／ＩｎＧａＡｓ系２ＤＥＧＦＥＴを用いて、本
発明を説明したが、本発明は勿論、ＩｎＰ基板上のＩｎ
ＡｌＡｓ／ＩｎＧａＡｓ系、ＩｎＰ／ＩｎＧａＡｓ系２
ＤＥＧＦＥＴ等にも適用可能である。
ＧａＡｓ／ＩｎＧａＡｓ系２ＤＥＧＦＥＴを用いて、本
発明を説明したが、本発明は勿論、ＩｎＰ基板上のＩｎ
ＡｌＡｓ／ＩｎＧａＡｓ系、ＩｎＰ／ＩｎＧａＡｓ系２
ＤＥＧＦＥＴ等にも適用可能である。
【００２４】
【発明の効果】以上の詳細な説明から明らかなように、
本発明によれば、ＩｎＧａＡｓチャネルにおける格子不
整の増加を極力抑制しながら、実効的なＩｎ組成比を通
常用いられる上限値（０．１５〜０．２）より増加する
ことが可能になり、電子有効質量の軽減に伴う電子輸送
特性の改善によってＩｎＧａＡｓチャネル２ＤＥＧＦＥ
Ｔの素子特性をより向上することができる。
本発明によれば、ＩｎＧａＡｓチャネルにおける格子不
整の増加を極力抑制しながら、実効的なＩｎ組成比を通
常用いられる上限値（０．１５〜０．２）より増加する
ことが可能になり、電子有効質量の軽減に伴う電子輸送
特性の改善によってＩｎＧａＡｓチャネル２ＤＥＧＦＥ
Ｔの素子特性をより向上することができる。
【図１】本発明によるＦＥＴの第一の実施例の素子構造
図である。
図である。
【図２】第一の実施例におけるＡｌ組成比とＩｎ組成比
の分布及びポテンシャルバンド図である。
の分布及びポテンシャルバンド図である。
【図３】本発明によるＦＥＴの第二，第三の実施例の素
子構造図である。
子構造図である。
【図４】第二の実施例におけるＡｌ組成比とＩｎ組成比
の分布及びポテンシャルバンド図である。
の分布及びポテンシャルバンド図である。
【図５】第三の実施例におけるＡｌ組成比とＩｎ組成比
の分布及びポテンシャルバンド図である。
の分布及びポテンシャルバンド図である。
【図６】本発明によるＦＥＴの第四，第五，第六の実施
例の素子構造図である。
例の素子構造図である。
【図７】第四の実施例におけるＡｌ組成比とＩｎ組成比
の分布図である。
の分布図である。
【図８】第五の実施例におけるＡｌ組成比とＩｎ組成比
の分布図である。
の分布図である。
【図９】第六の実施例におけるＡｌ組成比とＩｎ組成比
の分布図である。
の分布図である。
【図１０】従来の技術によるＦＥＴの素子構造図であ
る。
る。
【図１１】従来例におけるＡｌ組成比とＩｎ組成比の分
布及びポテンシャルバンド図である。
布及びポテンシャルバンド図である。
１ Ｓ．Ｉ．ＧａＡｓ基板 ２ ノンドープＧａＡｓ層 ３Ａ，３Ｂ，３Ｃ，３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ，
６３Ａ，６３Ｂ，６３Ｃ，６３Ｄ，６３Ｅ，１０３ ノ
ンドープＩｎＧａＡｓ層 ４，３４ ｎ型ＡｌＧａＡｓ層 ５ ｎ型ＧａＡｓ層 ６Ｓ，６Ｄ オーム性電極 ７ ショットキー電極
６３Ａ，６３Ｂ，６３Ｃ，６３Ｄ，６３Ｅ，１０３ ノ
ンドープＩｎＧａＡｓ層 ４，３４ ｎ型ＡｌＧａＡｓ層 ５ ｎ型ＧａＡｓ層 ６Ｓ，６Ｄ オーム性電極 ７ ショットキー電極
フロントページの続き (56)参考文献 特開 平３−68143（ＪＰ，Ａ) 特開 平２−202029（ＪＰ，Ａ) 特開 昭61−3464（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/812
Claims (6)
- 【請求項１】 バッファ層，ノンドープチャネル層，ｎ
型不純物がドープされた電子供給層がこの順で積層され
た電界効果トランジスタにおいて、前記ノンドープチャ
ネル層がＩｎｘ Ｇａ１−ｘ Ａｓ層（０≦ｘ≦１）で
あると共に、そのＩｎ組成比ｘは層厚方向に階段状に変
化し、このノンドープチャネル層の前記電子供給層との
界面から３０オングストローム以上１１０オングストロ
ーム以下離れた位置で最大値をとり、前記ノンドープチ
ャネル層は、膜厚ｄ１ のＩｎｘ１Ｇａ１−ｘ１Ａｓ
層、膜厚ｄ２ のＩｎｘ２Ｇａ１−ｘ２Ａｓ層、膜厚ｄ
３のＩｎｘ３Ｇａ１−ｘ３Ａｓ層がこの順で前記バッフ
ァ層から電子供給層に向かう方向に積層された構造であ
ると共に、０≦ｘ１＜ｘ２≦１及び０≦ｘ３＜ｘ２≦１
を充し、かつ、ｄ３ ≧３０オングストローム及びｄ３
＋ｄ２ ≦１１０オングストロームを充すことを特徴
とする電界効果トランジスタ。 - 【請求項２】 バッファ層，ノンドープチャネル層，ｎ
型不純物がドープされた電子供給層がこの順で積層され
た電界効果トランジスタにおいて、前記ノンドープチャ
ネル層がＩｎｘ Ｇａ１−ｘ Ａｓ層（０≦ｘ≦１）で
あると共に、そのＩｎ組成比ｘは層厚方向に階段状に変
化し、このノンドープチャネル層の前記電子供給層との
界面から３０オングストローム以上１１０オングストロ
ーム以下離れた位置で最大値をとり、前記ノンドープチ
ャネル層は、膜厚ｄ１ のＩｎｘ１Ｇａ１−ｘ１Ａｓ
層、膜厚ｄ２ のＩｎｘ２Ｇａ１−ｘ２Ａｓ層、膜厚ｄ
３のＩｎｘ３Ｇａ１−ｘ３Ａｓ層、膜厚ｄ４ のＩｎｘ
４Ｇａ１−ｘ４Ａｓ層がこの順で前記バッファ層から電
子供給層に向かう方向に積層された構造であると共に、
０≦ｘ１＜ｘ２＜ｘ３≦１及び０≦ｘ４＜ｘ３≦１を充
し、かつ、ｄ４≧３０オングストローム及びｄ４ ＋ｄ
３ ≦１１０オングストロームを充すことを特徴とする
電界効果トランジスタ。 - 【請求項３】 バッファ層，ノンドープチャネル層，ｎ
型不純物がドープされた電子供給層がこの順で積層され
た電界効果トランジスタにおいて、前記ノンドープチャ
ネル層がＩｎｘ Ｇａ１−ｘ Ａｓ層（０≦ｘ≦１）で
あると共に、そのＩｎ組成比ｘは層厚方向に階段状に変
化し、このノンドープチャネル層の前記電子供給層との
界面から３０オングストローム以上１１０オングストロ
ーム以 下離れた位置で最大値をとり、前記ノンドープチ
ャネル層は、膜厚ｄ１ のＩｎｘ１Ｇａ１−ｘ１Ａｓ
層、膜厚ｄ２ のＩｎｘ２Ｇａ１−ｘ２Ａｓ層、膜厚ｄ
３のＩｎｘ３Ｇａ１−ｘ３Ａｓ層、膜厚ｄ４ のＩｎｘ
４Ｇａ１−ｘ４Ａｓ層がこの順で前記バッファ層から電
子供給層に向かう方向に積層された構造であると共に、
０≦ｘ１＜ｘ２≦１及び０≦ｘ４＜ｘ３＜ｘ２≦１を充
し、かつ、ｄ４＋ｄ３ ≧３０オングストローム及びｄ
４ ＋ｄ３ ＋ｄ２ ≦１１０オングストロームを充す
ことを特徴とする電界効果トランジスタ。 - 【請求項４】 バッファ層，ノンドープチャネル層，ｎ
型不純物がドープされた電子供給層がこの順で積層され
た電界効果トランジスタにおいて、前記ノンドープチャ
ネル層がＩｎｘ Ｇａ１−ｘ Ａｓ層（０≦ｘ≦１）で
あると共に、そのＩｎ組成比ｘは層厚方向に階段状に変
化し、このノンドープチャネル層の前記電子供給層との
界面から３０オングストローム以上１１０オングストロ
ーム以下離れた位置で最大値をとり、前記ノンドープチ
ャネル層は、膜厚ｄ１ のＩｎｘ１Ｇａ１−ｘ１Ａｓ
層、膜厚ｄ２ のＩｎｘ２Ｇａ１−ｘ２Ａｓ層、膜厚ｄ
３のＩｎｘ３Ｇａ１−ｘ３Ａｓ層、膜厚ｄ４ のＩｎｘ
４Ｇａ１−ｘ４Ａｓ層、膜厚ｄ５ のＩｎｘ５Ｇａ１−
ｘ５Ａｓ層がこの順で前記バッファ層から電子供給層に
向かう方向に積層された構造であると共に、０≦ｘ１＜
ｘ２＜ｘ３＜ｘ４≦１及び０≦ｘ５＜ｘ４≦１を充し、
かつ、ｄ５ ≧３０オングストローム及びｄ５ ＋ｄ４
≦１１０オングストロームを充すことを特徴とする電
界効果トランジスタ。 - 【請求項５】 バッファ層，ノンドープチャネル層，ｎ
型不純物がドープされた電子供給層がこの順で積層され
た電界効果トランジスタにおいて、前記ノンドープチャ
ネル層がＩｎｘ Ｇａ１−ｘ Ａｓ層（０≦ｘ≦１）で
あると共に、そのＩｎ組成比ｘは層厚方向に階段状に変
化し、このノンドープチャネル層の前記電子供給層との
界面から３０オングストローム以上１１０オングストロ
ーム以下離れた位置で最大値をとり、前記ノンドープチ
ャネル層は、膜厚ｄ１ のＩｎｘ１Ｇａ１−ｘ１Ａｓ
層、膜厚ｄ２ のＩｎｘ２Ｇａ１−ｘ２Ａｓ層、膜厚ｄ
３のＩｎｘ３Ｇａ１−ｘ３Ａｓ層、膜厚ｄ４ のＩｎｘ
４Ｇａ１−ｘ４Ａｓ層、膜厚ｄ５ のＩｎｘ５Ｇａ１−
ｘ５Ａｓ層がこの順で前記バッファ層から電子供給層に
向かう方向に積層された構造であると共に、０≦ｘ１＜
ｘ２＜ｘ３≦１及び０≦ｘ５＜ｘ４＜ｘ３≦１を充し、
かつ、ｄ５ ＋ｄ４ ≧３０オングストローム及びｄ５
＋ｄ４ ＋ｄ３ ≦１１０オングストロームを充すこ
とを特徴とする電界効果トランジスタ。 - 【請求項６】 バッファ層，ノンドープチャネル層，ｎ
型不純物がドープされた電子供給層がこの順で積層され
た電界効果トランジスタにおいて、前記ノンドープチャ
ネル層がＩｎｘ Ｇａ１−ｘ Ａｓ層（０≦ｘ≦１）で
あると共に、そのＩｎ組成比ｘは層厚方向に階段状に変
化し、このノンドープチャネル層の前記電子供給層との
界面から３０オングストローム以上１１０オングストロ
ーム以下離れた位置で最大値をとり、前記ノンドープチ
ャネル層は、膜厚ｄ１ のＩｎｘ１Ｇａ１−ｘ１Ａｓ
層、膜厚ｄ２ のＩｎｘ２Ｇａ１−ｘ２Ａｓ層、膜厚ｄ
３のＩｎｘ３Ｇａ１−ｘ３Ａｓ層、膜厚ｄ４ のＩｎｘ
４Ｇａ１−ｘ４Ａｓ層、膜厚ｄ５ のＩｎｘ５Ｇａ１−
ｘ５Ａｓ層がこの順で前記バッファ層から電子供給層に
向かう方向に積層された構造であると共に、０≦ｘ１＜
ｘ２≦１及び０≦ｘ５＜ｘ４＜ｘ３＜ｘ２≦１を充し、
かつ、ｄ５ ＋ｄ４ ＋ｄ３ ≧３０オングストローム
及びｄ５ ＋ｄ４ ＋ｄ３ ＋ｄ２ ≦１１０オングス
トロームを充すことを特徴とする電界効果トランジス
タ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32082891A JP3173080B2 (ja) | 1991-12-05 | 1991-12-05 | 電界効果トランジスタ |
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|---|---|
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-
1991
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-
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