JPS60144979A - 半導体デバイス - Google Patents
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- JPS60144979A JPS60144979A JP59000523A JP52384A JPS60144979A JP S60144979 A JPS60144979 A JP S60144979A JP 59000523 A JP59000523 A JP 59000523A JP 52384 A JP52384 A JP 52384A JP S60144979 A JPS60144979 A JP S60144979A
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- 229910000673 Indium arsenide Inorganic materials 0.000 claims abstract description 38
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はへテロ接合半導体デバイスに関し、特にInA
s/A7xGa r−xAs’y Sb r −y (
y= 0.067x + 0.09’)系のヘテロ接合
を用いた半導体デバイスに関する。
s/A7xGa r−xAs’y Sb r −y (
y= 0.067x + 0.09’)系のヘテロ接合
を用いた半導体デバイスに関する。
2つの異種半導体の接合(ヘテロ接合)は、導電帯の底
の不連続性によりヘテロ界面の低い導電帯側に電子蓄積
層を形成したり゛−キャリヤを閉じ込める作用があり。
の不連続性によりヘテロ界面の低い導電帯側に電子蓄積
層を形成したり゛−キャリヤを閉じ込める作用があり。
、高速デバイスや半導体レーザ等に利用されている。ヘ
テロ接合の特性は、接合する2種の半導体のエネルギ・
バンド構造(エネルギ・バンド・ギャップ、電子親和度
)により著しく異なる。
テロ接合の特性は、接合する2種の半導体のエネルギ・
バンド構造(エネルギ・バンド・ギャップ、電子親和度
)により著しく異なる。
従来、高速デバイスに用いられてきた代表的なヘテロ接
合はGaAs/AlGaAs系であり、GaAsME
S F ET以」二の高速動作を与えるが、動作層のG
aAs内でキャリヤがP谷(主バンド)からし谷(・サ
ブバンド)へ遷移しやすいため、負□性微分移1勧度を
伴う谷間散乱が起こり、バリスティックデバイスや高移
動度能動デバイスを実現する上で問題があった。
合はGaAs/AlGaAs系であり、GaAsME
S F ET以」二の高速動作を与えるが、動作層のG
aAs内でキャリヤがP谷(主バンド)からし谷(・サ
ブバンド)へ遷移しやすいため、負□性微分移1勧度を
伴う谷間散乱が起こり、バリスティックデバイスや高移
動度能動デバイスを実現する上で問題があった。
したがって、本発明の目的はGaAs/A#GaAs系
およびI nGaAs系へテロ接合デバイスの問題点を
解決した高速デバイスを提供することにあり、この目的
は、本発明においてI nAsとAnxGa 1−)(
AsySb’+−yとのへテロ接合を用いた半導体デノ
くイス&ζよって解決される。
およびI nGaAs系へテロ接合デバイスの問題点を
解決した高速デバイスを提供することにあり、この目的
は、本発明においてI nAsとAnxGa 1−)(
AsySb’+−yとのへテロ接合を用いた半導体デノ
くイス&ζよって解決される。
本発明は、GaAsの代わりにInAsを用いる。第1
図の電界強度と電子のドリフト速度との関係に示されて
いるように、I nAsはGaAsに比べ電子の低電界
移動度が大きいこと、ピーク速度が犬き(1こと、電子
速度のオーバーシーートが太き’yzことなどの利点が
ある。このため高速動作する電子輸送デバイスの動作層
としてはGaAsエリ適してν)る。
図の電界強度と電子のドリフト速度との関係に示されて
いるように、I nAsはGaAsに比べ電子の低電界
移動度が大きいこと、ピーク速度が犬き(1こと、電子
速度のオーバーシーートが太き’yzことなどの利点が
ある。このため高速動作する電子輸送デバイスの動作層
としてはGaAsエリ適してν)る。
さて、I nAsを動作層、すなわち実際にキャリヤが
走行する層として用いるためには、I nAsと接合す
る他方の半導体が電子親和度はI nAsより小さく1
が禁制帯幅はInAsより大きくかつI nAsに格子
整合したものでなければならない。本発明による4元混
晶AnxGa+−)(AsySb+−y(y=0.06
7x+0.09 )はこれら′;条件を満足した材料で
ある。即を、AdxGa+ −)cAsy Sb I−
y (y=0.067x+ 0.09 )のエネルギ・
ノ(ンドギャノプは、第2図に示すように0.75eV
〜1.6eVであり(InAsは0.36eV)、格子
定数はl5Asに等しい6.058″Aである。またA
lSb + GaAs 、 InAsの電子親和度はそ
れぞれ3.64eV、 4.05eV、 4.03eV
、 4.54eVであるので、MxGa+−xAsys
b l−y (y=0.067x+0.09)とInA
sの電子親和度は、I nAsの方が、約0.5.eV
〜0.9eV大きいと考えられる。
走行する層として用いるためには、I nAsと接合す
る他方の半導体が電子親和度はI nAsより小さく1
が禁制帯幅はInAsより大きくかつI nAsに格子
整合したものでなければならない。本発明による4元混
晶AnxGa+−)(AsySb+−y(y=0.06
7x+0.09 )はこれら′;条件を満足した材料で
ある。即を、AdxGa+ −)cAsy Sb I−
y (y=0.067x+ 0.09 )のエネルギ・
ノ(ンドギャノプは、第2図に示すように0.75eV
〜1.6eVであり(InAsは0.36eV)、格子
定数はl5Asに等しい6.058″Aである。またA
lSb + GaAs 、 InAsの電子親和度はそ
れぞれ3.64eV、 4.05eV、 4.03eV
、 4.54eVであるので、MxGa+−xAsys
b l−y (y=0.067x+0.09)とInA
sの電子親和度は、I nAsの方が、約0.5.eV
〜0.9eV大きいと考えられる。
以下添付図面を参照して本発明の具体的な実施例を述べ
る。
る。
第3図に本発明による変調ドーピングショット′キグー
ト電界効果トランジスタの実施例の断面構造を示す。第
3図において、半絶縁性InP基板ll」二に、l μ
mのアンドープl nO,58Ga O,47As層1
2、各zoooXのアンドープ1 n O,66Ga
O,35As層13、I n 、o、q7Ga (1,
23As層14、Ino、aaGao、+2As層15
.1μmのAlAs o、+r+sbo、84層■6.
100OAのアンドープInAs層17.0〜20OA
のアンドープAlo、l) Ga O−5As 11.
12Sbo、sa層18、Si ドープによる厚さ50
0〜100OAのl X 10181/cm8のn+型
Alo、5Gaa5Aso、uSbo、sa層19を例
えば分子線エピタキシャル法により順次成長させ)この
n+型AJI?o5Gao、s As G、12 Sb
O,8B ”上にMのショットキゲート電極20とゲー
ト電極20の両側にAuGeN iのオーミック電極2
1.22とを設けた構造である。第4・図に示すように
、InAsとAlo、++ Gag5ASo、12sb
o、geとの導電帯の底の不連続性のためにヘテロ界面
のInAs側に電子の蓄積が起こる。すなわち、InA
sの電子親和度が大きいためn+型Alo5Gao5A
SO,IQ sbo、ss層内のドナにより供給された
電子がInAs側に引きつけられて電子蓄積層が形成さ
れる。この電子蓄積層がソース・ドレイン間の電気伝導
に寄与するわけであるが、InAs層には不純物をドー
プしていないためにイオン化不純物散乱が少なくなり、
特にイオン化不純物散乱が支配的になる低温でこの効果
は太き(高電子移動度が得られる。
ト電界効果トランジスタの実施例の断面構造を示す。第
3図において、半絶縁性InP基板ll」二に、l μ
mのアンドープl nO,58Ga O,47As層1
2、各zoooXのアンドープ1 n O,66Ga
O,35As層13、I n 、o、q7Ga (1,
23As層14、Ino、aaGao、+2As層15
.1μmのAlAs o、+r+sbo、84層■6.
100OAのアンドープInAs層17.0〜20OA
のアンドープAlo、l) Ga O−5As 11.
12Sbo、sa層18、Si ドープによる厚さ50
0〜100OAのl X 10181/cm8のn+型
Alo、5Gaa5Aso、uSbo、sa層19を例
えば分子線エピタキシャル法により順次成長させ)この
n+型AJI?o5Gao、s As G、12 Sb
O,8B ”上にMのショットキゲート電極20とゲー
ト電極20の両側にAuGeN iのオーミック電極2
1.22とを設けた構造である。第4・図に示すように
、InAsとAlo、++ Gag5ASo、12sb
o、geとの導電帯の底の不連続性のためにヘテロ界面
のInAs側に電子の蓄積が起こる。すなわち、InA
sの電子親和度が大きいためn+型Alo5Gao5A
SO,IQ sbo、ss層内のドナにより供給された
電子がInAs側に引きつけられて電子蓄積層が形成さ
れる。この電子蓄積層がソース・ドレイン間の電気伝導
に寄与するわけであるが、InAs層には不純物をドー
プしていないためにイオン化不純物散乱が少なくなり、
特にイオン化不純物散乱が支配的になる低温でこの効果
は太き(高電子移動度が得られる。
これと同様の原理、即ちキャリアが発生するドープ領域
と実際にキャリヤが動き回るアンドープ領域とを空間的
に分散したFETとしては、従来GaAs /AlGa
Asヘテロ接合を用いたものが知られている。
と実際にキャリヤが動き回るアンドープ領域とを空間的
に分散したFETとしては、従来GaAs /AlGa
Asヘテロ接合を用いたものが知られている。
本発明では動作層としてGaAsのかわりにInAsを
用いているため前述したようにInAsの電子速度がG
aAsのそれより大きいことにより高速動作が可能とな
る。まけ、動作層にI nAsを用いているため合金散
乱の問題はなく、高速動作のFETが実現できる。なふ
・本発明によるFETでは、基板に半絶縁性のInPを
用い、またInxGa、、 Asの組成がステップ状に
異なるバッファ層を用いている。これはInAsに格子
整合する良質な半絶縁性基板がないために、基板として
はIr+Pを用い、また少しずつ格子定数の異なったバ
ッファ層を用いている。このjnxGa 、、xAs
バッファ層は界面で0.896の格子不整が存在するが
、このバッファ層上に成長させたInAs層は良質の結
晶になっていることが第5図に示すX線回折実験の結果
より判明している。
用いているため前述したようにInAsの電子速度がG
aAsのそれより大きいことにより高速動作が可能とな
る。まけ、動作層にI nAsを用いているため合金散
乱の問題はなく、高速動作のFETが実現できる。なふ
・本発明によるFETでは、基板に半絶縁性のInPを
用い、またInxGa、、 Asの組成がステップ状に
異なるバッファ層を用いている。これはInAsに格子
整合する良質な半絶縁性基板がないために、基板として
はIr+Pを用い、また少しずつ格子定数の異なったバ
ッファ層を用いている。このjnxGa 、、xAs
バッファ層は界面で0.896の格子不整が存在するが
、このバッファ層上に成長させたInAs層は良質の結
晶になっていることが第5図に示すX線回折実験の結果
より判明している。
このバッファ層は本実施例で述べたものに限らず、格子
定数の異なる半導体層間を無理なく結びつけるものであ
れば、どのようなものでも良い。
定数の異なる半導体層間を無理なく結びつけるものであ
れば、どのようなものでも良い。
第6図には本発明による実空間遷移型半導体素子の実施
例の断面構造を示す。第6図において、半絶縁性InP
基板31上に、1μmのアンドープIna、5aGao
、、As層32.各2000へのアンドープIno、6
6 Gao、36 AS層83 、 Ino、7Ga6
..3As層34 + I no88Ga、、2A5層
35.1μmのA、eASO,1IISbo、et層3
6を成長させ、その上にAlas Ga as単一積層
構造でも良い。89.40はこの積層構造にほぼ垂直に
設けられたオーミック電極である。前述と同様に各ヘテ
ロ界面のI nAB側に電子蓄積層が形成される。オー
ミック電極89.40間に電界を印加すると、 InA
s中の電子は加速されてホットエレクトロンとなるが、
InAg中の上の谷(L谷)に遷移する前にAl166
Ga1ll As U 2 S bo8g層中に散乱
される。
例の断面構造を示す。第6図において、半絶縁性InP
基板31上に、1μmのアンドープIna、5aGao
、、As層32.各2000へのアンドープIno、6
6 Gao、36 AS層83 、 Ino、7Ga6
..3As層34 + I no88Ga、、2A5層
35.1μmのA、eASO,1IISbo、et層3
6を成長させ、その上にAlas Ga as単一積層
構造でも良い。89.40はこの積層構造にほぼ垂直に
設けられたオーミック電極である。前述と同様に各ヘテ
ロ界面のI nAB側に電子蓄積層が形成される。オー
ミック電極89.40間に電界を印加すると、 InA
s中の電子は加速されてホットエレクトロンとなるが、
InAg中の上の谷(L谷)に遷移する前にAl166
Ga1ll As U 2 S bo8g層中に散乱
される。
A7.、 Gao、、 Aso、、llSb、88中で
は電子の移動度はjnA5 中よりも小さいために負性
微分抵抗が生じる。電子の遷移時間は横方向の長さで決
まるため、ガンダイオードより高周波での動作が期待で
きる。従来この型の半導体素子としては、GaAs−A
nGaAsヘテロ界面を用いたものが知られている。と
ころがGaAsではP谷とL谷間のエネルギー差ΔEP
Lが0,31eVと比較的小さいため、ホットエレクト
ロンがAnxGa、−XAs中に散乱する前にL谷に遷
移しやすい。
は電子の移動度はjnA5 中よりも小さいために負性
微分抵抗が生じる。電子の遷移時間は横方向の長さで決
まるため、ガンダイオードより高周波での動作が期待で
きる。従来この型の半導体素子としては、GaAs−A
nGaAsヘテロ界面を用いたものが知られている。と
ころがGaAsではP谷とL谷間のエネルギー差ΔEP
Lが0,31eVと比較的小さいため、ホットエレクト
ロンがAnxGa、−XAs中に散乱する前にL谷に遷
移しやすい。
したがって、負性微分抵抗は得られてもそれはガン効果
によるものであり、純粋な実空間遷移による負性微分抵
抗という現象は実現し難かった。これに比べ本発明によ
るInAs/A7xGa、−xAsySb、−。
によるものであり、純粋な実空間遷移による負性微分抵
抗という現象は実現し難かった。これに比べ本発明によ
るInAs/A7xGa、−xAsySb、−。
りに<<、高電界で純粋な実空間遷移による負性微分抵
抗が得られる。なお変調ドピング法によりアンドープI
nAs層38と。十型AA!o、s Gao5ASo、
+gSl)o、ea層37とを形成してInAs中の電
子移動度を高めてもよい。
抗が得られる。なお変調ドピング法によりアンドープI
nAs層38と。十型AA!o、s Gao5ASo、
+gSl)o、ea層37とを形成してInAs中の電
子移動度を高めてもよい。
第7図は本発明によるバイポーラへテロ接合トランジス
タの実施例を示す。第7図において1型InAs基板(
n=2 X 10”、1/an8) 41上に0.5μ
m厚のP−型InAs コレクタ層(1x10161/
an”) 42.500八厚の計型(1x 10” 1
/cm3) I nAsベース層43 、0.2μm厚
のP型(2x 10” l/cm8) An、、 Ga
oSAso、H5b188工ミツタ層44゜0.27x
m厚のP十型(1xlO191/cm’) InAsキ
ャップ層4.5を備えた構造である。この構造のトラン
ジスタは、ベース、コレクタの動作層で大きな電流密度
が得られ、gmが大きいこと、ファンアウト依存性が小
さいこと、動作振幅が小さいことなどの利点がある。ま
たベース層の厚さをサブ・ミクロンまで縮小できるとパ
リスティック動作又は電子速度のオーバーシーート効果
が可能である。
タの実施例を示す。第7図において1型InAs基板(
n=2 X 10”、1/an8) 41上に0.5μ
m厚のP−型InAs コレクタ層(1x10161/
an”) 42.500八厚の計型(1x 10” 1
/cm3) I nAsベース層43 、0.2μm厚
のP型(2x 10” l/cm8) An、、 Ga
oSAso、H5b188工ミツタ層44゜0.27x
m厚のP十型(1xlO191/cm’) InAsキ
ャップ層4.5を備えた構造である。この構造のトラン
ジスタは、ベース、コレクタの動作層で大きな電流密度
が得られ、gmが大きいこと、ファンアウト依存性が小
さいこと、動作振幅が小さいことなどの利点がある。ま
たベース層の厚さをサブ・ミクロンまで縮小できるとパ
リスティック動作又は電子速度のオーバーシーート効果
が可能である。
従来知られているGaAs/A#xGa、−xAs系の
ノ(イボるトランジスタではInAs を動作層として
用いており△EPLが大きいので、べ一艮領域で帯間フ
ォノン散乱されずにパリスティック動作または電子速度
のオーバーシュート動作が起こりやすい。このため超高
速のトランジスタが実現できる。
ノ(イボるトランジスタではInAs を動作層として
用いており△EPLが大きいので、べ一艮領域で帯間フ
ォノン散乱されずにパリスティック動作または電子速度
のオーバーシュート動作が起こりやすい。このため超高
速のトランジスタが実現できる。
以上のように、本発明によるInAs/AA!xGa、
−XAsyS b + −y (y −0,067x
+o、09 )へテロ接合を用いた種々のデバイスは、
従来のデバイスに比べて動作速度が高いため、現在FE
T、ICガンダイオード等が用いられている。あらゆる
分野に用いることができ、その産業上′の利用価値は極
めて大きく特に高速処理が必要な分野、例えば計算機の
CPU 、メモリ、画像処理等での利用が期待できる。
−XAsyS b + −y (y −0,067x
+o、09 )へテロ接合を用いた種々のデバイスは、
従来のデバイスに比べて動作速度が高いため、現在FE
T、ICガンダイオード等が用いられている。あらゆる
分野に用いることができ、その産業上′の利用価値は極
めて大きく特に高速処理が必要な分野、例えば計算機の
CPU 、メモリ、画像処理等での利用が期待できる。
第1図は、GaAs + I nAsの電子速度の電界
強度依存性を示す図である。 第2図は、]l[−V族化合物半導体の工法ルギーバン
ドギャップと格子定数との関係を示す図である。 第3図は、本発明によるInAs/A6xGa、−XA
syS’b、−。 If’/y=o、o67x + 0.09 )の界面を
用いた変調ドープ電界tq果トランジスタの断面図であ
る。 第4図は、InAs/AJ?o、+ Gao、6 AS
q+Qsb0.88へテロ界面でのエネルギーバンド図
である。 第5図は、InP基板上にInxGa、−xAs多層バ
ッファ層を介して成長させたInAsQX線 ロッキン
グ・カーブである。 第6図は、本発明によるI nAs/AnxGa、−x
AsySb、−。 (y=0.067x +0.09)へテロ界面を用いた
実空間遷移型半導体素子の断面構造図である。 第7図は、ベース層にI nAs +エミツタ層にAj
?xGa AsySb+ −3’ (y−0,067x
+0.09) を用いた本発明−X によるバイポーラ・ヘテロ接合トランジスタの断面構造
図である。 11.31は半絶縁性InP基板 12.32は I no、 Gao、、、As層13.
83は I no6.Ga、、、 As層14.34は
l n0J7 Gao、8As層15.35は ’
no、HGao、11 AS層16.36は AIA
s +u 6S bIlg 4層17はアンドープIn
AsFi 18はアンドープAlo、s Gaa6Aso、+*
Sba、ss層19はn+型Aβas Gaaa As
o、、 Sbo、ss層20はショットキ電極 41はP生型InP基板 上板はP−型)1A3 :2 L/クタ層4.3はn+
梨型1nASベ一層 44はP型A(Jx Ga r −x As y S
b + −y (y−o、067 ” o、09 )層
45は P+型I nAsキャンプ層 特許出願人 工業技術院長 ′川田裕男 契k)jヒ禮(0,(入) 第2図 Alos Cyaos Asar2Sbo、ss第4図 X−ray dIffraction spectru
m捧5図 第6図 第7図
強度依存性を示す図である。 第2図は、]l[−V族化合物半導体の工法ルギーバン
ドギャップと格子定数との関係を示す図である。 第3図は、本発明によるInAs/A6xGa、−XA
syS’b、−。 If’/y=o、o67x + 0.09 )の界面を
用いた変調ドープ電界tq果トランジスタの断面図であ
る。 第4図は、InAs/AJ?o、+ Gao、6 AS
q+Qsb0.88へテロ界面でのエネルギーバンド図
である。 第5図は、InP基板上にInxGa、−xAs多層バ
ッファ層を介して成長させたInAsQX線 ロッキン
グ・カーブである。 第6図は、本発明によるI nAs/AnxGa、−x
AsySb、−。 (y=0.067x +0.09)へテロ界面を用いた
実空間遷移型半導体素子の断面構造図である。 第7図は、ベース層にI nAs +エミツタ層にAj
?xGa AsySb+ −3’ (y−0,067x
+0.09) を用いた本発明−X によるバイポーラ・ヘテロ接合トランジスタの断面構造
図である。 11.31は半絶縁性InP基板 12.32は I no、 Gao、、、As層13.
83は I no6.Ga、、、 As層14.34は
l n0J7 Gao、8As層15.35は ’
no、HGao、11 AS層16.36は AIA
s +u 6S bIlg 4層17はアンドープIn
AsFi 18はアンドープAlo、s Gaa6Aso、+*
Sba、ss層19はn+型Aβas Gaaa As
o、、 Sbo、ss層20はショットキ電極 41はP生型InP基板 上板はP−型)1A3 :2 L/クタ層4.3はn+
梨型1nASベ一層 44はP型A(Jx Ga r −x As y S
b + −y (y−o、067 ” o、09 )層
45は P+型I nAsキャンプ層 特許出願人 工業技術院長 ′川田裕男 契k)jヒ禮(0,(入) 第2図 Alos Cyaos Asar2Sbo、ss第4図 X−ray dIffraction spectru
m捧5図 第6図 第7図
Claims (1)
- 【特許請求の範囲】 (1) InAsとAlxGar、−xAsy Sb+
−y (y−0,06,7x 十0.090)とのへテ
ロ接合を用いたことを特徴とする半導体デバイス (2)半絶縁性InP基板上のアンドープIn05g”
aO,+9 As層と、該1 n058 Gao、、
As層上のステップ状に組成を変えたInxGa+□A
s多層バッファ層と、該バッファ層上のアンドープA6
xGat−xAsysb+ −Y(y=0.067x+
0.09 )層と、該Al xGa l −X As
y Sb 1−y層上のアンドープI nAs層と、該
I nAs層上のアンドープAlxGa+−xAsys
bt−y(y=0.067x+0.09) 層と、該A
lxGa I−xAsySb+−y層上のn十型A4
xGa +’−xAsy Sb+−y(y= 0.0.
67 x + 0.09 )とを備え、前記n十型Al
’xGa+−XAsy Sb 1−y 層の離隔した2
領域にソースおよびドレイン用のオーミック電極全それ
ぞれ設け、これらの電極間にゲート用のショットキ電極
を設けた電界効果トランジスタであることを特徴とする
特許請求の範囲第1項記載の半導体デバイス(3)半絶
縁性InP基板上のアンドープIno53Ga O,4
? As層と、該Ino、5a Gao、nAs層上の
ステップ状に組成を変えたInxGat−xAs多層バ
ッファ層と、該バッファ層上のアンドープAlxGa
I −x A−s y Sb + −y(y=0.06
7x+0.09)層と、該AnxGa+−)(AsyS
b、、 N上にI nAsとAIJ xGa I −X
AS y Sb r−yの単一または多重の積層を有し
、該積層部の両側面にオーミック電極を設けた半導体素
子であることを特徴とする特許請求の範囲第1項記載の
半導体デバイス (4)p型InAs基板上にp−型InAs コレクタ
層、n十型I nAsベース層、該ベース層上にp型A
7xGa 1−)(Asy sb 1−y(y=0.0
67x+0.09) −c ミy タ層を備□゛えたバ
イポーラへテロ接合トランジスタであることを特徴とす
る特許請求の範囲第1項記載の半導体デバイス
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59000523A JPS60144979A (ja) | 1984-01-07 | 1984-01-07 | 半導体デバイス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59000523A JPS60144979A (ja) | 1984-01-07 | 1984-01-07 | 半導体デバイス |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60144979A true JPS60144979A (ja) | 1985-07-31 |
JPH0312769B2 JPH0312769B2 (ja) | 1991-02-21 |
Family
ID=11476125
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59000523A Granted JPS60144979A (ja) | 1984-01-07 | 1984-01-07 | 半導体デバイス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60144979A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4827320A (en) * | 1986-09-19 | 1989-05-02 | University Of Illinois | Semiconductor device with strained InGaAs layer |
US4987462A (en) * | 1987-01-06 | 1991-01-22 | Texas Instruments Incorporated | Power MISFET |
EP0448981A2 (en) * | 1990-03-06 | 1991-10-02 | Fujitsu Limited | High electron mobility transistor |
US5091759A (en) * | 1989-10-30 | 1992-02-25 | Texas Instruments Incorporated | Heterostructure field effect transistor |
US5148245A (en) * | 1989-07-12 | 1992-09-15 | Fujitsu Limited | Semiconductor device having a selectively doped heterostructure |
WO1992017908A1 (en) * | 1991-03-28 | 1992-10-15 | Asahi Kasei Kogyo Kabushiki Kaisha | Field effect transistor |
US5373168A (en) * | 1991-12-05 | 1994-12-13 | Nec Corporation | Two-dimensional electron gas field effect transistor including an improved InGaAs channel layer |
US5521404A (en) * | 1992-11-30 | 1996-05-28 | Fujitsu Limited | Group III-V interdiffusion prevented hetero-junction semiconductor device |
CN103137477A (zh) * | 2013-02-27 | 2013-06-05 | 中国科学院半导体研究所 | 在Si基上制备InP基HEMT的方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20230287791A1 (en) | 2020-07-13 | 2023-09-14 | Nof Corporation | Wireless detonation system, relay device for wireless detonation system, and wireless detonation method using wireless detonation system |
-
1984
- 1984-01-07 JP JP59000523A patent/JPS60144979A/ja active Granted
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4827320A (en) * | 1986-09-19 | 1989-05-02 | University Of Illinois | Semiconductor device with strained InGaAs layer |
US4987462A (en) * | 1987-01-06 | 1991-01-22 | Texas Instruments Incorporated | Power MISFET |
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US5091759A (en) * | 1989-10-30 | 1992-02-25 | Texas Instruments Incorporated | Heterostructure field effect transistor |
EP0448981A2 (en) * | 1990-03-06 | 1991-10-02 | Fujitsu Limited | High electron mobility transistor |
WO1992017908A1 (en) * | 1991-03-28 | 1992-10-15 | Asahi Kasei Kogyo Kabushiki Kaisha | Field effect transistor |
US5430310A (en) * | 1991-03-28 | 1995-07-04 | Asahi Kasei Kogyo Kabushiki Kaisha | Field effect transistor |
US5373168A (en) * | 1991-12-05 | 1994-12-13 | Nec Corporation | Two-dimensional electron gas field effect transistor including an improved InGaAs channel layer |
US5521404A (en) * | 1992-11-30 | 1996-05-28 | Fujitsu Limited | Group III-V interdiffusion prevented hetero-junction semiconductor device |
CN103137477A (zh) * | 2013-02-27 | 2013-06-05 | 中国科学院半导体研究所 | 在Si基上制备InP基HEMT的方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0312769B2 (ja) | 1991-02-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |